JPH0878682A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH0878682A
JPH0878682A JP8117295A JP8117295A JPH0878682A JP H0878682 A JPH0878682 A JP H0878682A JP 8117295 A JP8117295 A JP 8117295A JP 8117295 A JP8117295 A JP 8117295A JP H0878682 A JPH0878682 A JP H0878682A
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gate electrode
semiconductor substrate
semiconductor
forming
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JP8117295A
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Katsumi Tsuneno
克己 常野
Hiroo Masuda
弘生 増田
Hisako Sato
久子 佐藤
Takahide Nakamura
高秀 中村
Jinko Aoyama
仁子 青山
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure

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Abstract

(57)【要約】 【目的】 設計したしきい値電圧が得られる短チャネル
ＭＩＳＦＥＴを提供する。 【構成】 ゲート電極６とサイドウォールスペーサ７を
マスクにして不純物を半導体基板１にイオン注入し、ソ
ース領域、ドレイン領域を構成する半導体領域９を形成
した後に、半導体基板１全面に高エネルギーで不純物を
イオン注入してチャネル領域１０に不純物を導入する。
これにより、ソース領域、ドレイン領域を構成する半導
体領域９を形成する際に生じるフレンケル欠陥によるチ
ャネル領域１０での不純物の再分布が防げるので、逆短
チャネル効果を生じなくすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、ＭＩＳＦＥＴ（Metal Insulato
r Semiconductor Field Effect Transistor)を有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】ＭＩＳＦＥＴのしきい値電圧は、半導体
集積回路装置を設計する際の最も重要なパラメータの一
つである。
【０００３】しきい値電圧はゲート絶縁膜の膜厚、ゲー
ト絶縁膜中あるいはゲート絶縁膜と基板界面の電荷、ま
たは基板不純物濃度によって決まる。しかし、ゲート絶
縁膜の膜厚と基板不純物濃度はＭＩＳＦＥＴの動作速度
にも関係してくるので、任意に設定することができな
い。また、ゲート絶縁膜中あるいはゲート絶縁膜と基板
界面の電荷は製造工程に依存するので、制御することが
難しい。
【０００４】このため、しきい値電圧を所定の値に設定
する方法としては、一般に、ＭＩＳＦＥＴのチャネル領
域となるゲート電極下の半導体基板に不純物を導入し
て、チャネル領域の不純物濃度を設定するチャネルドー
プ法が用いられている。
【０００５】この方法を用いたＬＤＤ（Lightly Doped
Drain)構造のｎチャネル型ＭＩＳＦＥＴの製造方法は、
まず、後に形成されるフィールド絶縁膜下のｐ型半導体
基板にｐ型不純物をイオン注入して、寄生ＭＩＳＦＥＴ
のしきい値電圧を調整するためのｐ型不純物領域を形成
する。次いで、半導体基板の主面上にフィールド絶縁膜
を形成する。
【０００６】次に、半導体基板の表面にゲート絶縁膜を
形成した後、ゲート絶縁膜下の半導体基板にｐ型の不純
物をイオン注入して、チャネル領域の不純物濃度を１０
17〜１０18ｃｍ-3に設定する。
【０００７】次に、半導体基板上にリンを添加した多結
晶シリコン膜をＣＶＤ（Chemical Vapor Deposition)法
で堆積した後、レジストをマスクにして、この多結晶シ
リコン膜をドライエッチング法で加工し、ゲート電極を
形成する。
【０００８】次に、このゲート電極をマスクにして、半
導体基板に低濃度のｎ型不純物をイオン注入し、１０18
〜１０19ｃｍ-3の低濃度のソース領域、ドレイン領域を
構成する半導体領域を形成する。
【０００９】次に、半導体基板上にＣＶＤ法で酸化シリ
コン膜を堆積し、次いで、ＲＩＥ（Reactive Ion Etchi
ng）法でこの酸化シリコン膜をエッチングして、ゲート
電極の側壁にサイドウォールスペーサを形成する。この
後、ゲート電極とサイドウォールスペーサをマスクにし
て、半導体基板に高濃度のｎ型不純物をイオン注入し、
１０19ｃｍ-3以上の高濃度のソース領域、ドレイン領域
を構成する半導体領域を形成する。
【００１０】上記方法によれば、ゲート電極下の半導体
基板に所定の不純物濃度のチャネル領域を形成すること
ができて、しきい値電圧を任意の値に設定することが可
能となる。
【００１１】なお、ＭＩＳＦＥＴのチャネルドープ法に
関しては、例えば、フィジカル・オブ・セミコンダクタ
・デバイス（John Wiley & Sons, Inc. 「Physical of
Semiconductor Devices 」 1981, Sze S. M., P456）に
記載してある。
【００１２】
【発明が解決しようとする課題】微細化が進んだＭＩＳ
ＦＥＴにおいては、チャネル領域の電界や電圧に及ぼす
ソース領域、ドレイン領域の影響が顕著となる短チャネ
ル効果が起きることが知られている。短チャネル効果の
代表的なものは、ゲート電極の長さ、すなわちチャネル
長が短くなるにつれて、しきい値電圧が低下する現象で
ある。
【００１３】しかしながら、近年、ｎチャネル型ＭＩＳ
ＦＥＴにおいて、チャネルドープ法によりｐ型不純物で
あるボロンをチャネル領域に導入すると、チャネル長が
短くなるにつれてしきい値電圧が高くなる、いわゆる逆
短チャネル効果が生じ、大きな問題となっている。
【００１４】この逆短チャネル効果は、ソース領域、ド
レイン領域を構成するｎ型半導体領域を形成するために
行うイオン注入の際に半導体基板に生成されるフレンケ
ル欠陥に起因すると考えられている。フレンケル欠陥と
は、正規の結晶格子点にある原子がとりのぞかれて形成
されるものであり、とりのぞかれた原子を格子間の位置
に割り込ませてつくられる空格子点と格子間原子の一対
から構成される。
【００１５】すなわち、フレンケル欠陥が生じた後に半
導体基板に熱処理を施すと、フレンケル欠陥の横方向拡
散が起こり、すでにゲート電極下のチャネル領域に導入
されているｐ型不純物の拡散が増速されて半導体基板の
表面濃度が上がり（不純物の再分布）、この結果、設計
した値よりもしきい値電圧は高くなってしまう。
【００１６】従って、チャネル長が短いほどゲート電極
下のチャネル領域の表面濃度が高くなりやすく、特にチ
ャネル長が1.０μｍ以下のＭＩＳＦＥＴにおいては、逆
短チャネル効果が顕著に現れる。
【００１７】ところが、フレンケル欠陥に起因した不純
物の再分布によるしきい値電圧の変動を正確に予測する
ことは難しく、逆短チャネル効果を考慮したしきい値電
圧の設計は困難となっている。
【００１８】本発明の目的は、ＭＩＳＦＥＴ、特にチャ
ネル長が1.０μｍ以下のＭＩＳＦＥＴにおいて、チャネ
ル領域の不純物の再分布を防ぎ、設計に従ったしきい値
電圧を得ることができる技術を提供することにある。
【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置の製造方法は、ま
ず、半導体基板の表面にゲート絶縁膜およびゲート電極
を形成する。次に、ゲート電極をマスクにして半導体基
板に不純物をイオン注入し、半導体領域（ソース領域、
ドレイン領域）を形成する。次に、半導体基板全面に高
エネルギーで不純物をイオン注入して、ゲート電極下の
チャネル領域に不純物を導入するものである。
【００２１】（２）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の表面にゲート絶縁膜
およびゲート電極を形成する。次に、ゲート電極をマス
クにして半導体基板に不純物をイオン注入し、半導体領
域（ソース領域、ドレイン領域）を形成する。次に、ゲ
ート電極が設けられている領域以外の半導体基板上に形
成したレジストをマスクにして、半導体基板に高エネル
ギーで不純物をイオン注入し、ゲート電極下のチャネル
領域に不純物を導入するものである。
【００２２】（３）また、本発明の半導体集積回路装置
の製造方法は、まず、後にゲート電極が設けられる領域
の半導体基板上にレジストを形成し、このレジストをマ
スクにして半導体基板に不純物をイオン注入し、半導体
領域（ソース領域、ドレイン領域）を形成する。レジス
トを除去した後、半導体基板全面に不純物をイオン注入
し、チャネル領域に不純物を導入する。次に、半導体基
板の表面にゲート絶縁膜およびゲート電極を形成するも
のである。
【００２３】（４）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の表面にゲート絶縁膜
およびゲート電極を形成する。次に、ゲート電極をマス
クにして半導体基板に低濃度の不純物をイオン注入し、
低濃度半導体領域（ソース領域、ドレイン領域）を形成
する。次に、ゲート電極の側壁にサイドウォールスペー
サを形成した後、ゲート電極とサイドウォールスペーサ
をマスクにして半導体基板に高濃度の不純物をイオン注
入し、高濃度半導体領域（ソース領域、ドレイン領域）
を形成する。次に、半導体基板に熱処理を施した後、半
導体基板全面に高エネルギーで不純物をイオン注入し
て、ゲート電極下のチャネル領域に不純物を導入するも
のである。
【００２４】（５）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の表面にフィールド絶
縁膜、ゲート絶縁膜およびゲート電極を順次形成する。
次に、ゲート電極をマスクにして半導体基板に低濃度の
不純物をイオン注入し、低濃度半導体領域（ソース領
域、ドレイン領域）を形成する。次に、ゲート電極の側
壁にサイドウォールスペーサを形成した後、ゲート電極
とサイドウォールスペーサをマスクにして半導体基板に
高濃度の不純物をイオン注入し、高濃度半導体領域（ソ
ース領域、ドレイン領域）を形成する。次に、半導体基
板に熱処理を施した後、半導体基板全面に高エネルギー
で不純物をイオン注入して、ゲート電極下のチャネル領
域およびフィールド絶縁膜下の半導体基板に不純物を導
入するものである。
【００２５】（６）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の表面にフィールド絶
縁膜、ゲート絶縁膜およびゲート電極を順次形成する。
次に、ゲート電極をマスクにして半導体基板に低濃度の
不純物をイオン注入し、低濃度半導体領域（ソース領
域、ドレイン領域）を形成する。次に、ゲート電極の側
壁にサイドウォールスペーサを形成した後、ゲート電極
とサイドウォールスペーサをマスクにして半導体基板に
高濃度の不純物をイオン注入し、高濃度半導体領域（ソ
ース領域、ドレイン領域）を形成する。次に、半導体基
板に熱処理を施した後、半導体基板全面に第１の高エネ
ルギーで不純物をイオン注入して、ゲート電極下のチャ
ネル領域に不純物を導入し、さらに、半導体基板全面に
第２の高エネルギーで不純物をイオン注入して、フィー
ルド絶縁膜下の半導体基板に不純物を導入するものであ
る。
【００２６】（７）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の表面にフィールド絶
縁膜を形成し、さらに、半導体基板にｐ型ウエル領域お
よびｎ型ウエル領域を形成した後、半導体基板の表面に
ゲート絶縁膜およびゲート電極を形成する。次に、ゲー
ト電極をマスクにしてｐ型ウエル領域に低濃度のｎ型不
純物をイオン注入し、ｎ型低濃度半導体領域（ソース領
域、ドレイン領域）を形成する。さらに、ゲート電極を
マスクにしてｎ型ウエル領域に低濃度のｐ型不純物をイ
オン注入し、ｐ型低濃度半導体領域（ソール領域、ドレ
イン領域）を形成する。次に、ゲート電極の側壁にサイ
ドウォールスペーサを形成した後、ゲート電極とサイド
ウォールスペーサをマスクにしてｐ型ウエル領域に高濃
度のｎ型不純物をイオン注入し、ｎ型高濃度半導体領域
（ソース領域、ドレイン領域）を形成する。さらに、ゲ
ート電極とサイドウォールスペーサをマスクにしてｎ型
ウエル領域に高濃度のｐ型不純物をイオン注入し、ｐ型
高濃度半導体領域（ソース領域、ドレイン領域）を形成
する。次に、半導体基板に熱処理を施した後、ｐ型ウエ
ル領域全面に高エネルギーでｐ型不純物をイオン注入
し、さらに、ｎ型ウエル領域全面に高エネルギーでｎ型
不純物をイオン注入して、ゲート電極下のチャネル領域
ならびにフィールド絶縁膜下のｐ型ウエル領域およびｎ
型ウエル領域に不純物を導入するものである。
【００２７】
【作用】上記した手段によれば、ソース領域、ドレイン
領域を構成する半導体領域を形成するための不純物のイ
オン注入を行なった後に、ゲート電極下のチャネル領域
に不純物を導入しているので、ソース領域、ドレイン領
域を構成する半導体領域を形成する際に生成されるフレ
ンケル欠陥によるチャネル領域の不純物の再分布が防
げ、逆短チャネル効果を生じなくすることができる。
【００２８】また、上記した手段（４）、（５）、
（６）、（７）によれば、ソース領域、ドレイン領域を
構成する半導体領域を形成するための不純物のイオン注
入を行った後に熱処理を施すことにより、イオン注入の
際に生じたフレンケル欠陥を拡散させて、ゲート電極下
のチャネル領域のフレンケル欠陥の濃度を１０16ｃｍ-3
まで低くすることができる。これによってゲート電極下
のチャネル領域でフレンケル欠陥の拡散がおきても、チ
ャネル領域に導入されている不純物の拡散は増速される
ことがないので、チャネル領域での不純物の再分布が防
げ、逆短チャネル効果を生じなくすることができる。
【００２９】また、上記した手段（５）、（６）、
（７）によれば、ゲート電極下のチャネル領域に不純物
を導入すると同時にフィールド絶縁膜下の半導体基板に
も不純物を導入することができる。これによって、寄生
ＭＩＳＦＥＴのしきい値電圧を調整するために行われる
フィールド絶縁膜下の半導体基板への不純物のイオン注
入が不要となり、製造工程数を減らすことができる。
【００３０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００３１】なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００３２】（実施例１）本発明の一実施例であるｎチ
ャネル型ＭＩＳＦＥＴの製造方法を図１〜図４を用いて
説明する。
【００３３】まず、半導体基板１の主面に周知の方法で
ｐ型ウエル領域２を形成する。次に、半導体基板１の表
面に酸化シリコン膜および窒化シリコン膜を順次形成
し、次いで、レジストをマスクにして、後に半導体基板
１の主面上にＬＯＣＯＳ酸化膜３が形成される領域に位
置する窒化シリコン膜をドライエッチング法により除去
する。この後、選択酸化を行うことにより、半導体基板
１の主面上にＬＯＣＯＳ（Local Oxidation of Silico
n）酸化膜３が形成される。
【００３４】次に、前記窒化シリコン膜および酸化シリ
コン膜を順次除去した後、半導体基板１の表面にゲート
絶縁膜４を形成し、次いで、半導体基板１上にＣＶＤ法
でリンをドープした多結晶シリコン膜および酸化シリコ
ン膜５を順次堆積する。
【００３５】次に、図１に示すように、レジストをマス
クに前記酸化シリコン膜５および多結晶シリコン膜（図
示せず）をドライエッチング法で加工して、ＭＩＳＦＥ
Ｔのゲート電極６を形成する。この後、半導体基板１上
にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ法でエッ
チングして、酸化シリコン膜５およびゲート電極６の側
壁にサイドウォールスペーサ７を形成する。
【００３６】次に、図２に示すように、半導体基板１上
に約１０ｎｍの酸化シリコン膜８をＣＶＤ法で堆積す
る。次いで、ゲート電極６およびサイドウォールスペー
サ７をマスクにして、半導体基板１に２×１０15ｃｍ-2
の濃度のｎ型不純物（例えばＡｓ）を４０ＫｅＶのエネ
ルギーでイオン注入し、ＭＩＳＦＥＴのソース領域、ド
レイン領域を構成するｎ型半導体領域９を形成する。な
お、このｎ型半導体領域９の不純物濃度は１０18ｃｍ-3
以上である。
【００３７】次に、図３に示すように、半導体基板１に
高エネルギーでｐ型不純物（例えばＢ）をイオン注入し
て、ゲート電極６下のチャネル領域１０にｐ型不純物を
導入する。この際、ソース領域、ドレイン領域を構成す
るｎ型半導体領域９下のｐ型ウエル領域２にもｐ型不純
物がイオン注入されて、ｐ型不純物領域１１が形成され
る。なお、ゲート電極６下のチャネル領域１０およびｐ
型不純物領域１１における不純物濃度は１０17〜１０18
ｃｍ-3である。
【００３８】次に、図４に示すように、半導体基板１上
に層間絶縁膜となる酸化シリコン膜１２およびＢＰＳＧ
（Boron-doped Phospho Silicate Glass）膜１３を順次
堆積し、このＢＰＳＧ膜１３および酸化シリコン膜１２
を順次エッチングしてｎ型半導体領域９に達するコンタ
クトホール１４を形成する。
【００３９】次に、半導体基板１上に堆積した金属膜
（アルミニウム合金膜またはタングステン膜）をエッチ
ングして、ｎ型半導体領域９に接続された配線層１５を
形成し、その後、半導体基板１の表面をパッシベーショ
ン膜１６で被覆することにより、本実施例のｎチャネル
型ＭＩＳＦＥＴが完成する。
【００４０】このように、本実施例の製造方法によれ
ば、ソース領域、ドレイン領域を構成するｎ型半導体領
域９を形成した後に、ゲート電極下のチャネル領域１０
にｐ型不純物を導入するので、ｎ型半導体領域９の形成
時に生成されるフレンケル欠陥によるチャネル領域１０
での不純物の再分布を防止することができる。
【００４１】（実施例２）本発明の他の実施例であるｎ
チャネル型ＭＩＳＦＥＴの製造方法を図５を用いて説明
する。
【００４２】前記実施例１と同様の方法で、ＭＩＳＦＥ
Ｔのゲート絶縁膜４、ゲート電極６およびサイドウォー
ルスペーサ７を順次形成した後、図２に示したように、
ＭＩＳＦＥＴのソース領域、ドレイン領域を構成するｎ
型半導体領域９を形成する。なお、このｎ型半導体領域
９の不純物濃度は１０18ｃｍ-3以上である。
【００４３】次に、図５に示すように、ＭＩＳＦＥＴの
ゲート電極６が形成された領域以外の半導体基板１上に
レジスト１７でマスクを形成する。次いで、酸化シリコ
ン膜５およびゲート電極６を通して、半導体基板１に高
エネルギーでｐ型不純物（例えばＢ）をイオン注入し、
ゲート電極６下のチャネル領域１０にｐ型不純物を導入
する。なお、ゲート電極６下のチャネル領域１０の不純
物濃度は１０17〜１０18ｃｍ-3である。
【００４４】その後、レジスト１７を除去し、前記実施
例１と同様に層間絶縁膜、配線層１５およびパッシベー
ション膜１６を順次形成することにより、本実施例２の
ｎチャネル型ＭＩＳＦＥＴが完成する。
【００４５】このように、本実施例２の製造方法によれ
ば、ソース領域、ドレイン領域を構成するｎ型半導体領
域９を形成した後に、ゲート電極６下のチャネル領域１
０にのみｐ型不純物を導入することができる。従って、
ゲート電極６下のチャネル領域１０の不純物の再分布が
防止できると同時に、ｎ型半導体領域９下のｐ型ウエル
領域２の不純物濃度が変わらないので、ｎ型半導体領域
９とｐ型ウエル領域２間の接合容量の変化を防止するこ
とができる。
【００４６】（実施例３）本発明の他の実施例であるｎ
チャネル型ＭＩＳＦＥＴの製造方法を図６および図７を
用いて説明する。
【００４７】まず、前記実施例１と同様の方法で、半導
体基板１の主面にｐ型ウエル領域２および半導体基板１
の主面上にＬＯＣＯＳ酸化膜３を順次形成した後、熱酸
化処理を施して半導体基板１の表面にプレ酸化膜１８を
形成する。
【００４８】次いで、図６に示すように、後に形成され
るＭＩＳＦＥＴのゲート電極６とサイドウォールスペー
サ７とが位置する領域の半導体基板１上にレジスト１９
を形成する。そして、このレジスト１９をマスクにし
て、ＭＩＳＦＥＴのソース領域、ドレイン領域を構成す
るｎ型半導体領域９を形成するためのｎ型不純物のイオ
ン注入を行なう。形成されたｎ型半導体領域９の不純物
濃度は１０18ｃｍ-3以上である。
【００４９】次に、図７に示すように、レジスト１９を
除去した後、プレ酸化膜１８下の半導体基板１の全面に
ｐ型不純物をイオン注入して、チャネル領域１０にｐ型
不純物を導入する。このｐ型不純物は、例えば、ボロン
であり、３０ＫｅＶのエネルギーで半導体基板１へ打ち
込まれる。なお、ゲート電極６下のチャネル領域１０で
の不純物濃度は１０17〜１０18ｃｍ-3である。
【００５０】次に、プレ酸化膜１８を除去した後、半導
体基板１の表面にゲート絶縁膜４を形成し、次いで、半
導体基板１にＭＩＳＦＥＴのゲート電極６とサイドウォ
ールスペーサ７を形成する。その後、前記実施例１と同
様に層間絶縁膜、配線層１５およびパッシベーション膜
１６を順次形成することにより、本実施例３のｎチャネ
ル型ＭＩＳＦＥＴが完成する。
【００５１】このように、本実施例３の製造方法によれ
ば、ソース領域、ドレイン領域を構成するｎ型半導体領
域９を形成した後に、ゲート電極下のチャネル領域１０
にｐ型不純物を導入するので、ｎ型半導体領域９の形成
時に生成されるフレンケル欠陥によるチャネル領域１０
での不純物の再分布を防止することができる。また、ｐ
型不純物はプレ酸化膜１８下の半導体基板１に導入され
るので、ｎ型半導体領域９下のｐ型ウエル領域２の不純
物濃度は変わらず、ｎ型半導体領域９とｐ型ウエル領域
２間の接合容量の変化を防止することができる。
【００５２】（実施例４）本発明の他の実施例であるＬ
ＤＤ構造のｎチャネル型ＭＩＳＦＥＴの製造方法を図８
〜図１１を用いて説明する。
【００５３】まず、半導体基板１の主面に周知の方法で
ｐ型ウエル領域２を形成する。次に、半導体基板１の表
面に酸化シリコン膜および窒化シリコン膜を順次形成
し、次いで、レジストをマスクにして、後に半導体基板
１の主面上にＬＯＣＯＳ酸化膜３が形成される領域に位
置する窒化シリコン膜をドライエッチング法により除去
する。この後、選択酸化を行うことにより、半導体基板
１の主面上にＬＯＣＯＳ酸化膜３が形成される。
【００５４】次に、前記窒化シリコン膜および酸化シリ
コン膜を順次除去した後、半導体基板１の表面にゲート
絶縁膜４を形成し、次いで、半導体基板１上にＣＶＤ法
でリンをドープした多結晶シリコン膜を堆積する。
【００５５】次に、図８に示すように、レジストをマス
クに前記多結晶シリコン膜をドライエッチング法で加工
して、ＭＩＳＦＥＴのゲート電極６を形成する。この
後、ゲート電極６をマスクにして、半導体基板１に低濃
度のｎ型不純物（例えばＰ）をイオン注入し、ソース領
域、ドレイン領域を構成するｎ型低濃度半導体領域２０
を形成する。なお、このｎ型低濃度半導体領域２０の不
純物濃度は１０18〜１０19ｃｍ-3である。
【００５６】次に、図９に示すように、半導体基板１上
にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ法でエッ
チングして、ゲート電極６の側壁にサイドウォールスペ
ーサ７を形成する。
【００５７】次に、図１０に示すように、半導体基板１
上に約１０ｎｍの酸化シリコン膜８をＣＶＤ法で堆積す
る。次に、ゲート電極６およびサイドウォールスペーサ
７をマスクにして、半導体基板１に高濃度のｎ型不純物
（例えばＡｓ）をイオン注入し、ソース領域、ドレイン
領域を構成するｎ型高濃度半導体領域２１を形成する。
なお、このｎ型高濃度半導体領域２１の不純物濃度は１
０19ｃｍ-3以上である。
【００５８】この後、半導体基板１に、例えば炉体アニ
ールで８５０℃、１０分の熱処理を施す。これによっ
て、ｎ型低濃度半導体領域２０およびｎ型高濃度半導体
領域２１を形成する際に生じたフレンケル欠陥を拡散さ
せて、フレンケル欠陥の濃度を１０16ｃｍ-3以下まで低
減させる。
【００５９】次に、図１１に示すように、半導体基板１
に高エネルギーでｐ型不純物をイオン注入して、ゲート
電極６下のチャネル領域１０にｐ型不純物を導入する。
この際、ソース領域、ドレイン領域を構成するｎ型高濃
度半導体領域２１下のｐ型ウエル領域２にもｐ型不純物
がイオン注入されて、ｐ型不純物領域１１が形成され
る。なお、ゲート電極６下のチャネル領域１０およびｐ
型不純物領域１１における不純物濃度は１０17〜１０18
ｃｍ-3である。
【００６０】その後、前記実施例１と同様に層間絶縁
膜、配線層１５およびパッシベーション膜１６を順次形
成することにより、本実施例４のＬＤＤ構造のｎチャネ
ル型ＭＩＳＦＥＴが完成する。
【００６１】このように、本実施例４の製造方法によれ
ば、ソース領域、ドレイン領域を構成するｎ型高濃度半
導体領域２１を形成した後に、熱処理を施してフレンケ
ル欠陥を拡散させることにより、フレンケル欠陥の濃度
を不純物の再分布が起こりにくい低濃度（１０16ｃｍ-3
以下）としている。さらに、この熱処理の後に、ゲート
電極６下のチャネル領域１０にｐ型不純物を導入するの
で、フレンケル欠陥によるチャネル領域１０での不純物
の再分布を防止することができる。
【００６２】（実施例５）本発明の他の実施例であるＬ
ＤＤ構造のｎチャネル型ＭＩＳＦＥＴの製造方法を図１
２を用いて説明する。
【００６３】前記実施例４と同様の方法で、図１０に示
したように、ＭＩＳＦＥＴのゲート絶縁膜４、ゲート電
極６、ｎ型低濃度半導体領域２０、サイドウォールスペ
ーサ７およびｎ型高濃度半導体領域２１を順次形成す
る。
【００６４】この後、半導体基板１に熱処理を施し、ｎ
型低濃度半導体領域２０およびｎ型高濃度半導体領域２
１を形成する際に生じたフレンケル欠陥を拡散させて、
フレンケル欠陥の濃度を１０16ｃｍ-3以下まで低減させ
る。
【００６５】次に、図１２に示すように、ゲート６電極
下のチャネル領域１０およびＬＯＣＯＳ酸化膜３下のｐ
型ウエル領域２にｐ型不純物が導入されるように、半導
体基板１に高エネルギーでｐ型不純物をイオン注入す
る。
【００６６】この際、ソース領域、ドレイン領域を構成
するｎ型高濃度半導体領域２１下のｐ型ウエル領域２に
は、ｎ型高濃度半導体領域２１よりも深い領域にｐ型不
純物は導入されて、ｐ型不純物領域１１が形成される。
なお、ゲート電極６下のチャネル領域１０およびｐ型不
純物領域１１における不純物濃度は１０17〜１０18ｃｍ
-3である。
【００６７】その後、前記実施例１と同様に層間絶縁
膜、配線層１５およびパッシベーション膜１６を順次形
成することにより、本実施例５のＬＤＤ構造のｎチャネ
ル型ＭＩＳＦＥＴが完成する。
【００６８】このように、本実施例５の製造方法によれ
ば、ゲート電極６下のチャネル領域１０にｐ型不純物を
導入すると同時に、ＬＯＣＯＳ酸化膜３下のｐ型ウエル
領域２にもｐ型不純物を導入できるので、寄生ＭＩＳＦ
ＥＴのしきい値電圧を調整するために行われるＬＯＣＯ
Ｓ酸化膜３下のｐ型ウエル領域２への不純物のイオン注
入が不要となり、製造工程数を減らすことができる。
【００６９】さらに、ソース領域、ドレイン領域を構成
するｎ型高濃度半導体領域２１よりも深いｐ型ウエル領
域２にｐ型不純物は導入されるので、ｎ型高濃度半導体
領域２１直下のｐ型ウエル領域２の不純物濃度は変わら
ず、ｎ型高濃度半導体領域２１とｐ型ウエル領域２間の
接合容量の変化を防止することができる。
【００７０】（実施例６）本発明の他の実施例であるＬ
ＤＤ構造のｎチャネル型ＭＩＳＦＥＴの製造方法を図１
３および図１４を用いて説明する。
【００７１】前記実施例４と同様の方法で、図１０に示
したように、ＭＩＳＦＥＴのゲート絶縁膜４、ゲート電
極６、ｎ型低濃度半導体領域２０、サイドウォールスペ
ーサ７およびｎ型高濃度半導体領域２１を順次形成す
る。
【００７２】この後、半導体基板１に熱処理を施し、ｎ
型低濃度半導体領域２０およびｎ型高濃度半導体領域２
１を形成する際に生じたフレンケル欠陥を拡散させて、
フレンケル欠陥の濃度を１０16ｃｍ-3以下まで低減させ
る。
【００７３】次に、前記実施例５と同様の方法で、図１
２に示したように、ゲート電極６下のチャネル領域１０
およびＬＯＣＯＳ酸化膜３下のｐ型ウエル領域２にｐ型
不純物が導入されるように、半導体基板１に第１の高エ
ネルギーでｐ型不純物をイオン注入して、第１のｐ型不
純物領域２２を形成する。
【００７４】続いて、図１３に示すように、第１の高エ
ネルギーよりも高いエネルギー（第２の高エネルギー）
で、半導体基板１にｐ型不純物をイオン注入し、第１の
ｐ型不純物領域２２よりも深いｐ型ウエル領域２に第２
のｐ型不純物領域２３を形成する。
【００７５】この際、図３におけるゲート電極６の幅方
向の断面図である図１４に示すように、ゲート電極６と
ＬＯＣＯＳ酸化膜３が重なった部分のＬＯＣＯＳ酸化膜
３下のｐ型ウエル領域２にもｐ型不純物が導入されて、
第２のｐ型不純物領域２３が形成される。なお、ゲート
電極６下のチャネル領域１０、第１のｐ型不純物領域２
２および第２のｐ型不純物領域２３におけるｐ型不純物
濃度は１０17〜１０18ｃｍ-3である。
【００７６】この後、前記実施例１と同様に層間絶縁
膜、配線層１５およびパッシベーション膜１６を順次形
成することにより、本実施例６のＬＤＤ構造のｎチャネ
ル型ＭＩＳＦＥＴが完成する。
【００７７】ところで、ＬＯＣＯＳ酸化膜３下のｐ型ウ
エル領域２の不純物濃度が低いと、ゲート電極６および
ドレイン領域に電圧を印加した際、ＬＯＣＯＳ酸化膜３
下のｐ型ウエル領域２がｎ型に反転して、寄生ＭＩＳＦ
ＥＴが動作し、ＬＯＣＯＳ酸化膜３下でドレイン領域か
らソース領域へとリーク電流が流れることがある。
【００７８】しかし、本実施例６の製造方法によれば、
ＬＯＣＯＳ酸化膜３下の領域を完全に囲むように、ＬＯ
ＣＯＳ酸化膜３下のｐ型ウエル領域２に高濃度の第１の
ｐ型不純物領域２２および第２のｐ型不純物領域２３を
形成することができる。これにより、前記寄生ＭＩＳＦ
ＥＴの動作を防止し、ＬＯＣＯＳ酸化膜３下で生じるリ
ーク電流を抑えることができる。
【００７９】（実施例７）本発明の他の実施例である浅
溝ＬＯＣＯＳ酸化膜を有するＬＤＤ構造のｎチャネル型
ＭＩＳＦＥＴの製造方法を図１５を用いて説明する。
【００８０】まず、半導体基板１の主面に周知の方法で
ｐ型ウエル領域２を形成する。次に、半導体基板１の表
面に酸化シリコン膜および窒化シリコン膜を順次形成
し、次いで、後に浅溝ＬＯＣＯＳ酸化膜２４が形成され
る領域以外の半導体基板１上にレジストを形成する。
【００８１】このレジストをマスクにして、前記窒化シ
リコン膜および酸化シリコン膜をエッチングし、さら
に、半導体基板１をエッチングして半導体基板１の表面
に浅い溝を形成する。この後、レジストを除去し、選択
酸化を行うことにより、半導体基板１の主面上に浅溝Ｌ
ＯＣＯＳ酸化膜２４が形成される。
【００８２】次に、前記実施例４と同様の方法で、ＭＩ
ＳＦＥＴのゲート絶縁膜４、ゲート電極６、ｎ型低濃度
半導体領域２０、サイドウォールスペーサ７およびｎ型
高濃度半導体領域２１を順次形成する。この後、半導体
基板１に熱処理を施し、ｎ型低濃度半導体領域２０およ
びｎ型高濃度半導体領域２１を形成する際に生じたフレ
ンケル欠陥を拡散させて、フレンケル欠陥の濃度を１０
16ｃｍ-3以下まで低減させる。
【００８３】次に、図１５に示すように、ゲート電極６
下のチャネル領域１０および浅溝ＬＯＣＯＳ酸化膜２４
下のｐ型ウエル領域２にｐ型不純物が導入されるよう
に、半導体基板１に高エネルギーでｐ型不純物をイオン
注入する。なお、ゲート電極６下のチャネル領域１０お
よびｐ型不純物領域１１における不純物濃度は１０17〜
１０18ｃｍ-3である。
【００８４】その後、前記実施例１と同様に層間絶縁
膜、配線層１５およびパッシベーション膜１６を順次形
成することにより、本実施例７のＬＤＤ構造のｎチャネ
ル型ＭＩＳＦＥＴが完成する。
【００８５】このように、本実施例７の製造方法によれ
ば、浅溝ＬＯＣＯＳ酸化膜２４をフィールド絶縁膜に用
いているので、ゲート電極６の幅方向の端部でゲート電
極６と浅溝ＬＯＣＯＳ酸化膜２４との重なり部分が形成
されない。従って、ゲート電極６下のチャネル領域１０
に不純物を導入するために行われるｐ型不純物のイオン
注入の際、浅溝ＬＯＣＯＳ酸化膜２４下の領域を完全に
囲むように、浅溝ＬＯＣＯＳ酸化膜２４下のｐ型ウエル
領域２に高濃度のｐ型不純物領域１１が形成される。こ
れにより、浅溝ＬＯＣＯＳ酸化膜２４下で生じるリーク
電流を抑えることができる。
【００８６】（実施例８）本発明の他の実施例である相
補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ；Complementary Me
tal Oxide Semiconductor)の製造方法を図１６〜図１９
を用いて説明する。
【００８７】まず、半導体基板１の表面に酸化シリコン
膜および窒化シリコン膜を順次形成する。次いで、レジ
ストをマスクにして、後に半導体基板１の主面上にＬＯ
ＣＯＳ酸化膜３が形成される領域に位置する窒化シリコ
ン膜をドライエッチング法により除去する。この後、選
択酸化を行うことにより半導体基板１の主面上にＬＯＣ
ＯＳ酸化膜３が形成される。
【００８８】次に、前記窒化シリコン膜および酸化シリ
コン膜を順次除去した後、図１６に示すように、半導体
基板１の表面にプレ酸化膜２５を形成する。次に、レジ
ストをマスクにして半導体基板１にｐ型不純物（Ｐ）お
よびｎ型不純物（Ｂ）をイオン注入し、次いで、熱処理
を施すことにより、ｐ型ウエル領域２およびｎ型ウエル
領域２６をそれぞれ形成する。
【００８９】なお、例えば、前記ｐ型不純物の打ち込み
エネルギーは４００ｋｅＶ、打ち込み濃度は２×１０13
ｃｍ-2、また、前記ｎ型不純物の打ち込みエネルギーは
１７０ｋｅＶ、打ち込み濃度は１×１０13ｃｍ-2であ
る。
【００９０】次に、プレ酸化膜２５を除去した後、半導
体基板１の表面にゲート絶縁膜４を形成し、次いで、半
導体基板１上にＣＶＤ法でリンをドープした多結晶シリ
コン膜を堆積する。
【００９１】次に、図１７に示すように、レジストをマ
スクに前記多結晶シリコン膜をドライエッチング法で加
工して、ＣＭＯＳＦＥＴのゲート電極６を形成する。こ
の後、ゲート電極６をマスクにして、ｐ型ウエル領域２
に低濃度のｎ型不純物をイオン注入し、ｎチャネル型Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域を構成するｎ型
低濃度半導体領域２０を形成する。
【００９２】また、同様に、ゲート電極６をマスクにし
て、ｎ型ウエル領域２６に低濃度のｐ型不純物をイオン
注入し、ｐチャネル型ＭＩＳＦＥＴのソース領域、ドレ
イン領域を構成するｐ型低濃度半導体領域２７を形成す
る。なお、ｎ型低濃度半導体領域２０およびｐ型低濃度
半導体領域２７の不純物濃度は１０18〜１０19ｃｍ-3で
ある。
【００９３】次に、半導体基板１上にＣＶＤ法で堆積し
た酸化シリコン膜をＲＩＥ法でエッチングして、ゲート
電極６の側壁にサイドウォールスペーサ７を形成する。
【００９４】次に、図１８に示すように、半導体基板１
上に約１０ｎｍの酸化シリコン膜８をＣＶＤ法で堆積す
る。次に、ゲート電極６およびサイドウォールスペーサ
７をマスクにして、ｐ型ウエル領域２に高濃度のｎ型不
純物をイオン注入し、ｎチャネル型ＭＩＳＦＥＴのソー
ス領域、ドレイン領域を構成するｎ型高濃度半導体領域
２１を形成する。
【００９５】また、同様に、ゲート電極６およびサイド
ウォールスペーサ７をマスクにして、ｎ型ウエル領域２
６に高濃度のｐ型不純物をイオン注入し、ｐチャネル型
ＭＩＳＦＥＴのソース領域、ドレイン領域を構成するｐ
型高濃度半導体領域２８を形成する。なお、ｎ型高濃度
半導体領域２１およびｐ型高濃度半導体領域２８の不純
物濃度は１０19ｃｍ-3以上である。
【００９６】この後、半導体基板１に、例えば炉体アニ
ールで８５０℃、１０分の熱処理を施す。これによっ
て、生成されたフレンケル欠陥を拡散させて、フレンケ
ル欠陥の濃度を１０16ｃｍ-3以下まで低減させる。
【００９７】次に、図１９に示すように、ｐ型ウエル領
域２に高エネルギーでｐ型不純物をイオン注入して、ｎ
チャネル型ＭＩＳＦＥＴのゲート電極６下のチャネル領
域１０およびＬＯＣＯＳ酸化膜３下のｐ型ウエル領域２
に、ｐ型不純物を導入する。
【００９８】また、同様に、ｎ型ウエル領域２６に高エ
ネルギーでｎ型不純物をイオン注入して、ｐチャネル型
ＭＩＳＦＥＴのゲート電極６下のチャネル領域１０およ
びＬＯＣＯＳ酸化膜３下のｎ型ウエル領域２６に、ｎ型
不純物を導入する。なお、ゲート電極６下のチャネル領
域１０、ｐ型不純物領域１１およびｎ型不純物領域２９
の不純物濃度は１０17〜１０18ｃｍ-3である。
【００９９】その後、前記実施例１と同様に層間絶縁
膜、配線層１５およびパッシベーション膜１６を順次形
成することにより、本実施例８のＣＭＯＳＦＥＴが完成
する。
【０１００】このように、本実施例８の製造方法によれ
ば、ＣＭＯＳＦＥＴにおいても、ソース領域、ドレイン
領域を構成するｎ型高濃度半導体領域２１およびｐ型高
濃度半導体領域２８を形成した後にゲート電極６下のチ
ャネル領域１０に不純物が導入されるので、フレンケル
欠陥によるチャネル領域１０での不純物の再分布を防止
することができる。
【０１０１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０１０２】例えば、前記実施例では、ｎチャネル型Ｍ
ＩＳＦＥＴおよびＣＭＯＳＦＥＴの製造方法を説明した
が、ｐチャネル型ＭＩＳＦＥＴを有する半導体集積回路
装置にも適用可能である。
【０１０３】また、前記実施例では、半導体基板に生じ
たフレンケル欠陥の濃度を１０16ｃｍ-3以下とするた
め、ソース領域、ドレイン領域を構成する半導体領域を
形成した後に、炉体を用いて半導体基板に８５０℃、１
０分の熱処理を施したが、この方法に限られるものでは
なく、フレンケル欠陥の濃度を１０16ｃｍ-3以下まで低
減することのできるいかなる方法を採用してもよい。
【０１０４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０５】本発明によれば、ＭＩＳＦＥＴのソース領
域、ドレイン領域を構成する半導体領域を形成するため
の不純物のイオン注入を行った後に、ゲート電極下のチ
ャネル領域に不純物をイオン注入することにより、ソー
ス領域、ドレイン領域を構成する半導体領域を形成する
際に生成されるフレンケル欠陥によるチャネル領域での
不純物の再分布を防ぐことができるので、逆短チャネル
効果が起こらず、設計に従ったしきい値電圧を得ること
ができる。
【０１０６】また、本発明によれば、ＭＩＳＦＥＴのゲ
ート電極下のチャネル領域に不純物をイオン注入すると
同時に、フィールド絶縁膜下の半導体基板にも不純物を
イオン注入することができて、寄生ＭＩＳＦＥＴのしき
い値電圧を調整するために行われる不純物のイオン注入
が不要となるので、製造工程数を減らすことができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるｎチャネル型ＭＩＳＦ
ＥＴの製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例であるｎチャネル型ＭＩＳＦ
ＥＴの製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例であるｎチャネル型ＭＩＳＦ
ＥＴの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例であるｎチャネル型ＭＩＳＦ
ＥＴの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の他の実施例であるｎチャネル型ＭＩＳ
ＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の他の実施例であるｎチャネル型ＭＩＳ
ＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図７】本発明の他の実施例であるｎチャネル型ＭＩＳ
ＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図８】本発明の他の実施例であるＬＤＤ構造のｎチャ
ネル型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部
断面図である。
【図９】本発明の他の実施例であるＬＤＤ構造のｎチャ
ネル型ＭＩＳＦＥＴの製造方法を示す半導体基板の要部
断面図である。
【図１０】本発明の他の実施例であるＬＤＤ構造のｎチ
ャネル型ＭＩＳＦＥＴの製造方法を示す半導体基板の要
部断面図である。
【図１１】本発明の他の実施例であるＬＤＤ構造のｎチ
ャネル型ＭＩＳＦＥＴの製造方法を示す半導体基板の要
部断面図である。
【図１２】本発明の他の実施例であるＬＤＤ構造のｎチ
ャネル型ＭＩＳＦＥＴの製造方法を示す半導体基板の要
部断面図である。
【図１３】本発明の他の実施例であるＬＤＤ構造のｎチ
ャネル型ＭＩＳＦＥＴの製造方法を示す半導体基板の要
部断面図である。
【図１４】本発明の他の実施例であるＬＤＤ構造のｎチ
ャネル型ＭＩＳＦＥＴの製造方法を示す半導体基板の要
部断面図である。
【図１５】本発明の他の実施例である浅溝ＬＯＣＯＳ酸
化膜を有するＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴの
製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施例であるＬＤＤ構造のＣＭ
ＯＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図１７】本発明の他の実施例であるＬＤＤ構造のＣＭ
ＯＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図１８】本発明の他の実施例であるＬＤＤ構造のＣＭ
ＯＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【図１９】本発明の他の実施例であるＬＤＤ構造のＣＭ
ＯＳＦＥＴの製造方法を示す半導体基板の要部断面図で
ある。
【符号の説明】
１ 半導体基板 ２ ｐ型ウエル領域 ３ ＬＯＣＯＳ酸化膜 ４ ゲート絶縁膜 ５ 酸化シリコン膜 ６ ゲート電極 ７ サイドウォールスペーサ ８ 酸化シリコン膜 ９ ｎ型半導体領域（ソース領域、ドレイン領域） １０ チャネル領域 １１ ｐ型不純物領域 １２ 酸化シリコン膜 １３ ＢＰＳＧ膜 １４ コンタクトホール １５ 配線層 １６ パッッシベーション膜 １７ レジスト １８ プレ酸化膜 １９ レジスト ２０ ｎ型低濃度半導体領域（ソース領域、ドレイン領
域） ２１ ｎ型高濃度半導体領域（ソース領域、ドレイン領
域） ２２ 第１のｐ型不純物領域 ２３ 第２のｐ型不純物領域 ２４ 浅溝ＬＯＣＯＳ酸化膜 ２５ プレ酸化膜 ２６ ｎ型ウエル領域 ２７ ｐ型低濃度半導体領域（ソース領域、ドレイン領
域） ２８ ｐ型高濃度半導体領域（ソース領域、ドレイン領
域） ２９ ｎ型不純物領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 21/265 Ｕ 29/78 ３０１ Ｐ (72)発明者 中村 高秀 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 青山 仁子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＭＩＳＦＥＴを有する半導体集積回路装
    置の製造方法であって、ゲート絶縁膜およびゲート電極
    を形成する工程、前記ゲート電極をマスクにして半導体
    基板に不純物をイオン注入し、ソース領域、ドレイン領
    域を構成する半導体領域を形成する工程、しかる後、前
    記半導体基板に高エネルギーで不純物をイオン注入し、
    前記ゲート電極下のチャネル領域に不純物を導入する工
    程を有することを特徴とする半導体集積回路装置の製造
    方法。
  2. 【請求項２】 ＭＩＳＦＥＴを有する半導体集積回路装
    置の製造方法であって、ゲート絶縁膜およびゲート電極
    を形成する工程、前記ゲート電極をマスクにして半導体
    基板に不純物をイオン注入し、ソース領域、ドレイン領
    域を構成する半導体領域を形成する工程、前記ゲート電
    極が設けられている領域以外の前記半導体基板上にレジ
    ストを形成した後、前記レジストをマスクにして前記半
    導体基板に高エネルギーで不純物をイオン注入し、前記
    ゲート電極下のチャネル領域に不純物を導入する工程を
    有することを特徴とする半導体集積回路装置の製造方
    法。
  3. 【請求項３】 ＭＩＳＦＥＴを有する半導体集積回路装
    置の製造方法であって、後にゲート電極が設けられる領
    域の半導体基板上にレジストを形成した後、前記レジス
    トをマスクにして前記半導体基板に不純物をイオン注入
    し、ソース領域、ドレイン領域を構成する半導体領域を
    形成する工程、前記レジストを除去した後、前記半導体
    基板に不純物をイオン注入し、チャネル領域に不純物を
    導入する工程、しかる後、ゲート絶縁膜およびゲート電
    極を形成する工程を有することを特徴とする半導体集積
    回路装置の製造方法。
  4. 【請求項４】 ＬＤＤ構造のＭＩＳＦＥＴを有する半導
    体集積回路装置の製造方法であって、ゲート絶縁膜およ
    びゲート電極を形成する工程、前記ゲート電極をマスク
    にして半導体基板に低濃度の不純物をイオン注入し、ソ
    ース領域、ドレイン領域を構成する低濃度半導体領域を
    形成する工程、前記ゲート電極の側壁にサイドウォール
    スペーサを形成する工程、前記ゲート電極と前記サイド
    ウォールスペーサをマスクにして前記半導体基板に高濃
    度の不純物をイオン注入し、ソース領域、ドレイン領域
    を構成する高濃度半導体領域を形成する工程、前記半導
    体基板に熱処理を施した後、前記半導体基板に高エネル
    ギーで不純物をイオン注入し、前記ゲート電極下のチャ
    ネル領域に不純物を導入する工程を有することを特徴と
    する半導体集積回路装置の製造方法。
  5. 【請求項５】 ＬＤＤ構造のＭＩＳＦＥＴを有する半導
    体集積回路装置の製造方法であって、フィールド絶縁
    膜、ゲート絶縁膜およびゲート電極を形成する工程、前
    記ゲート電極をマスクにして半導体基板に低濃度の不純
    物をイオン注入し、ソース領域、ドレイン領域を構成す
    る低濃度半導体領域を形成する工程、前記ゲート電極の
    側壁にサイドウォールスペーサを形成する工程、前記ゲ
    ート電極と前記サイドウォールスペーサをマスクにして
    前記半導体基板に高濃度の不純物をイオン注入し、ソー
    ス領域、ドレイン領域を構成する高濃度半導体領域を形
    成する工程、前記半導体基板に熱処理を施した後、前記
    半導体基板に高エネルギーで不純物をイオン注入し、前
    記ゲート電極下のチャネル領域および前記フィールド絶
    縁膜下の前記半導体基板に不純物を導入する工程を有す
    ることを特徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 ＬＤＤ構造のＭＩＳＦＥＴを有する半導
    体集積回路装置の製造方法であって、フィールド絶縁
    膜、ゲート絶縁膜およびゲート電極を形成する工程、前
    記ゲート電極をマスクにして半導体基板に低濃度の不純
    物をイオン注入し、ソース領域、ドレイン領域を構成す
    る低濃度半導体領域を形成する工程、前記ゲート電極の
    側壁にサイドウォールスペーサを形成する工程、前記ゲ
    ート電極と前記サイドウォールスペーサをマスクにして
    前記半導体基板に高濃度の不純物をイオン注入し、ソー
    ス領域、ドレイン領域を構成する高濃度半導体領域を形
    成する工程、前記半導体基板に熱処理を施す工程、しか
    る後、前記半導体基板に第１の高エネルギーで不純物を
    イオン注入し、前記ゲート電極下のチャネル領域に不純
    物を導入する工程、前記半導体基板に第２の高エネルギ
    ーで不純物をイオン注入し、前記フィールド絶縁膜下の
    前記半導体基板に不純物を導入する工程を有することを
    特徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 ＣＭＯＳＦＥＴを有する半導体集積回路
    装置の製造方法であって、フィールド絶縁膜、ｐ型ウエ
    ル領域およびｎ型ウエル領域を形成した後、ゲート絶縁
    膜およびゲート電極を形成する工程、前記ゲート電極を
    マスクにして前記ｐ型ウエル領域に低濃度のｎ型不純物
    をイオン注入し、ソース領域、ドレイン領域を構成する
    ｎ型低濃度半導体領域を形成する工程、前記ゲート電極
    をマスクにして前記ｎ型ウエル領域に低濃度のｐ型不純
    物をイオン注入し、ソース領域、ドレイン領域を構成す
    るｐ型低濃度半導体領域を形成する工程、前記ゲート電
    極の側壁にサイドウォールスペーサを形成する工程、前
    記ゲート電極と前記サイドウォールスペーサをマスクに
    して前記ｐ型ウエル領域に高濃度のｎ型不純物をイオン
    注入し、ソース領域、ドレイン領域を構成するｎ型高濃
    度半導体領域を形成する工程、前記ゲート電極と前記サ
    イドウォールスペーサをマスクにして前記ｎ型ウエル領
    域に高濃度のｐ型不純物をイオン注入し、ソース領域、
    ドレイン領域を構成するｐ型高濃度半導体領域を形成す
    る工程、前記半導体基板に熱処理を施す工程、しかる
    後、前記ｐ型ウエル領域に高エネルギーでｐ型不純物を
    イオン注入し、前記ｐ型ウエル領域に位置する前記ゲー
    ト電極下のチャネル領域および前記フィールド絶縁膜下
    の前記ｐ型ウエル領域にｐ型不純物を導入する工程、前
    記ｎ型ウエル領域に高エネルギーでｎ型不純物をイオン
    注入し、前記ｎ型ウエル領域に位置する前記ゲート電極
    下のチャネル領域および前記フィールド絶縁膜下の前記
    ｎ型ウエル領域にｎ型不純物を導入する工程を有するこ
    とを特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項５または７記載の半導体集積回路
    装置の製造方法であって、前記フィールド絶縁膜が浅溝
    ＬＯＣＯＳ酸化膜であることを特徴とする半導体集積回
    路装置の製造方法。
  9. 【請求項９】 請求項４〜８のいずれか１項に記載の半
    導体集積回路装置の製造方法であって、前記ゲート電極
    下の前記チャネル領域の不純物濃度が１０17〜１０18ｃ
    ｍ-3、前記低濃度半導体領域の不純物濃度が１０18〜１
    ０19ｃｍ-3、前記高濃度半導体領域の不純物濃度が１０
    19ｃｍ-3以上であることを特徴とする半導体集積回路装
    置の製造方法。
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