KR100924859B1 - 고전압 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 239000007943 implant Substances 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 12
- 238000004904 shortening Methods 0.000 abstract description 2
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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- Toxicology (AREA)
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Abstract
본 발명은 고전압 반도체 소자의 제조방법에 관한 것으로서, 소자분리막이 형성된 반도체 기판 상에 N형 타입의 게이트 전극과 게이트 절연막을 형성하는 단계와, 게이트 전극의 측벽으로 스페이서를 형성하는 단계와, 반도체 기판 상에 P형 불순물을 이온 주입하여 소오스/드레인을 형성하는 단계와, 스페이서의 하부측으로 저농도의 N형 불순물을 이온 주입하여 LDD 영역을 형성하는 단계를 포함한다. 따라서 본 발명에 의하면 P타입의 게이트 전극 대신에 N타입의 게이트 전극을 사용하며, P타입의 VT 조절용 임프란트로 도핑된 영역을 그대로 소오스/드레인 확장 영역으로 사용할 수 있기에 공정이 단축될 수 있으며, 또한, 스페이서의 형성 후 소오스/드레인의 형성과 같이 추가적으로 기설정 각도의 틸트를 주는 이온 주입 공정을 통하여 LDD 영역을 형성시킴으로써, 펀치 쓰루우의 특성을 개선할 수 있는 효과가 있다.
고전압, 매몰채널(Buried Channel), 표면채널(Surface Channel), 공정 단축, 펀치 쓰루우
Description
본 발명은 고전압 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 패터링 공정을 줄이고 펀치 쓰루우 특성을 개선시킬 수 있는 매몰채널(Buried Channel) 구조의 PMOS 트랜지스터를 갖는 고전압 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널길이(Channel Length)도 동시에 짧아지고 있다. 채널길이가 짧아지면 문턱전압(Threshold Voltage)이 급격히 낮아지는 숏-채널효과가 발생하는 문제점이 있다.
숏-채널 효과는 NMOS트랜지스터 보다 PMOS트랜지스터에 더욱 심하게 일어난다.
왜냐하면, N형 폴리실리콘을 구비한 PMOS트랜지스터는 N형 폴리실리콘의 낮은 일함수(4.14eV)때문에 매몰채널(Buried Channel) 구조가 형성되어 숏-채널 효과가 심해지기 때문이다. 따라서, 이를 방지하기 위해 PMOS트랜지스터에 P형 폴리실리콘 구조를 적용하여 높은 일함수(5.3eV)로 인한 표면채널(Surface Channel)을 구 현할 수 있어 숏-채널을 억제할 수 있다.
이하에서, 종래 기술에 따른 고전압 트랜지스터를 포함한 반도체소자의 제조방법에 관하여 설명하면 다음과 같다.
도 1a 내지 도 1e 는 종래 기술에 따른 고전압 반도체소자의 제조방법을 도시한 공정 단면도이다.
우선, 도 1a는 반도체 기판상에 산화막 및 도전층을 적층하는 것을 나타낸다.
Si로 이루어진 반도체 기판(1) 상에 SiGe 에피텍셜층(미도시)을 형성한다. SiGe 에피텍셜층의 형성은 예컨대 분자선 에피텍시(MBE) 또는 다양한 유형의 화학 기상 증착(CVD) 방법을 이용하여 수행된다.
그리고 NMOS 소자와 PMOS 소자(미도시)를 분리하기 위하여 반도체 기판(1)에 STI(Shallow Trench Isolation) 소자 분리막(미도시)을 형성한다.
그리고 반도체 기판(1)에 절연층(5a) 및 폴리실리콘층(4a)을 순차적으로 적층하여 형성한다.
다음, 도 1b는 게이트 전극을 패터닝하는 것을 나타낸다. 도 1a의 결과물의 반도체 기판(1)에 적층된 절연층(5a) 및 폴리실리콘층(4a)을 선택적으로 마스크를 이용한 사진 및 식각 공정으로 상기 게이트 전극용 도전층과 게이트 절연막용 산화막을 식각하여 게이트 전극(4)과 게이트 절연막(5)을 형성한다.
다음, 도 1c는 LDD 영역을 형성하는 것을 나타낸다. 도 1b의 결과물 상에 패터링과 저농도의 불순물을 이온 주입하여 LDD 영역(6)을 형성한다. 이때, N형 트랜 지스터에는 N형 저농도 불순물을, P형 트랜지스터에는 P형 저농도 불순물을 이온주입하여 LDD 영역을 형성한다.
LDD 영역(6)을 형성하는 이유는, 반도체 소자의 고집적화에 따라 게이트 전극의 CD(Critical Dimension)가 작아져서 소오스/드레인 간의 채널 길이가 짧아짐에 따라 문턱 전압보다 낮은 전압의 신호에도 트랜지스터가 오동작하는 것을 방지하기 위함이다.
다음, 도 1d는 게이트 전극(4)의 측벽에 스페이서를 형성하는 것을 나타낸다. 도 1c의 결과물 상에 산화막(7b) 및 질화막(7a)을 적층한 후 이방성 식각공정을 통하여 게이트 전극(4) 측벽에 스페이서(7)를 형성한다. 스페이서를 형성하는 막으로는 질화막만을 사용하거나, 산화막 만을 사용할 수도 있으나 소자가 집적화 되면서 소자의 누설전류 특성을 개선하기 위해 본 실시예에서와 같이 복합막을 많이 사용한다.
다음, 도 1e는 트랜지스터의 소오스 및 드레인을 형성하는 것을 나타낸다. 도 1d의 결과물상에 불순물을 이온 주입하여 트랜지스터의 소오스/드레인(8)을 형성한다. 소오스/드레인 역시 N형 및 P형 각각을 따로 형성하게 되는데, 도 1d의 결과물 상에 감광막을 적층한 후 PMOS 영역을 노출시킨 상태에서 고농도의 p+ 이온을 이온주입 하여 p+ 소오스/드레인 영역을 형성한다.
그러나, 종래의 표면채널(Surface Channel) 구조의 소자는 NMOS의 소자와 같이 제작할 경우 각각 도핑해야 하는 타입이 N과 P로 나뉘어져 있어서 패터링 공정이 추가되어야 하며, 더욱이 스페이서 아래에 소오스/드레인의 확장 영역을 형성시켜야 하기 때문에 패터링 공정이 또 추가되어 공정 단가가 상승하는 문제점이 있었다.
따라서 본 발명은, P타입의 게이트 전극 대신에 N타입의 게이트 전극을 사용하며, P타입의 VT 조절용 임프란트로 도핑된 영역을 그대로 소오스/드레인 확장 영역으로 사용할 수 있기에 공정이 단축될 수 있는 고전압 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
또한, 본 발명은, 스페이서의 형성 후 소오스/드레인의 형성시 추가적으로 기설정 각도의 틸트를 주는 이온 주입 공정을 통하여 LDD 영역을 형성시킴으로써, 종래에 LDD 영역의 형성을 위해 실시되는 패터링 공정의 삭제는 물론, 펀치 쓰루우의 특성을 개선할 수 있는 고전압 반도체 소자의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 고전압 반도체 소자의 제조방법으로서, 소자분리막이 형성된 반도체 기판 상에 N형 타입의 게이트 전극과 게이트 절연막을 형성하는 단계와, 게이트 전극의 측벽으로 스페이서를 형성하는 단계와, 반도체 기판 상에 P형 불순물을 이온 주입하여 소오스/드레인을 형성하는 단계와, 스페이서의 하부측으로 저농도의 N형 불순물을 이온 주입하여 LDD 영역을 형성하는 단계를 포함하는 고전압 반도체 소자의 제조방법을 제공한다.
여기서 바람직하게 반도체 기판 상에 P형 불순물을 이온 주입하여 소오스/드레인을 형성하는 단계에서, P형 타입 VT 조절용 임프란트로 도핑된 영역을 상기 소오스/드레인 영역으로 사용하게 된다.
또한, 더욱 바람직하게 스페이서의 하부측으로 저농도의 불순물을 이온 주입하여 LDD 영역을 형성하는 단계에서, 이온 주입시 기설정의 각도로 틸트 하고, 틸트된 상태에서 90°의 각도에서 4회전 연속하여 이온 주입 공정이 실시되는 되는 것을 특징으로 한다.
이상 설명한 바와 같이 본 발명의 고전압 반도체 소자의 제조방법에 따르면, P타입의 게이트 전극 대신에 N타입의 게이트 전극을 사용하며, P타입의 VT 조절용 임프란트로 도핑된 영역을 그대로 소오스/드레인 확장 영역으로 사용할 수 있기에 공정이 단축될 수 있으며, 또한, 스페이서의 형성 후 소오스/드레인의 형성과 같이 추가적으로 기설정 각도의 틸트를 주는 이온 주입 공정을 통하여 LDD 영역을 형성시킴으로써, 펀치 쓰루우의 특성을 개선할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 고전압 반도체 소자의 제조방법을 도시한 공정 단면도이다.
도 2e에 도시된 것과 같이 고전압 반도체 소자의 제조방법으로는, 소자분리막이 형성된 반도체 기판 상에 N형 타입의 게이트 전극과 게이트 절연막을 형성하는 단계와, 게이트 전극의 측벽으로 스페이서를 형성하는 단계와, 반도체 기판 상에 P형 불순물을 이온 주입하여 소오스/드레인을 형성하는 단계와, 스페이서의 하부측으로 저농도의 N형 불순물을 이온 주입하여 LDD 영역을 형성하는 단계를 포함한다.
따라서 하기에서는 각 단계를 공정 단면도를 참고하여 좀 더 자세히 설명한다.
도 2a를 참고하면, Si로 이루어진 반도체 기판(100) 상에 SiGe 에피텍셜층(미도시)을 형성한다. SiGe 에피텍셜층의 형성은 예컨대 분자선 에피텍시(MBE) 또는 다양한 유형의 화학 기상 증착(CVD) 방법을 이용하여 수행된다.
그리고 NMOS 소자와 PMOS 소자(미도시)를 분리하기 위하여 반도체 기판(100)에 STI(Shallow Trench Isolation) 소자 분리막(미도시)을 형성한다.
그리고 반도체 기판(100)에 절연층(104a) 및 폴리실리콘층(102a)을 순차적으로 적층하여 형성한다.
다음으로, 도 2b에서는 반도체 기판(100)에 적층된 절연층(104a) 및 폴리실리콘층(102a)을 선택적으로 마스크를 이용한 사진 및 식각 공정으로 게이트 전극용 도전층과 게이트 절연막용 산화막을 식각하여 게이트 전극(102)과 게이트 절연막(104)을 형성한다.
이때, 게이트 전극(102)에는 N 형 불순물, 예를 들면, 인(phosphorus, P)을 저농도 이온 도핑한 후 단시간 내 N형 반도체 기판 내로 빠르게 확산시켜 형성한다. 따라서 게이트 전극(102)은 N형 타입으로 형성된다.
그리고 도 2c에서는 게이트 전극(102)의 측벽에 스페이서(106)를 형성하는 것으로서, 반도체 기판(100)상에 산화막(106b) 및 질화막(106a)을 적층한 후 이방성 식각 공정을 통하여 게이트 전극(102) 측벽에 스페이서(106)를 형성한다.
여기서 반도체 기판(100)의 전면에 산화막(106b)을 150 내지 250Å 바람직하게는 약 200Å 두께를 갖도록 형성한다. 이때, 산화막(106b)의 두께가 150Å 미만인 경우에는 이 후에 형성될 질화막에 대한 이온 주입시 실리콘 채널에 까지 영향을 미칠 수 있으며, 그 두께가 250Å를 초과하는 경우에는 이온 주입에 따른 질화막의 스트레스가 실리콘 채널에 잘 전달되지 않는 것에 주의하여야 한다. 한편, 산화막은 TEOS(Tetraethoxysilane)인 것이 바람직하다.
또한, 산화막(106b) 상에 질화막(106a)을 650 내지 750Å, 바람직하게는 약 700Å의 두께를 갖도록 형성한다. 이때, 질화막(106a)의 두께가 650Å 미만인 경우 에는 후속의 불순물 주입 공정시 실리콘 채널까지 영향을 미칠 수 있으며, 그 두께가 750 Å를 초과하는 경우에는 실리콘 채널에 가해지는 압축 스트레스가 미미해진다.
또, 스페이서(106)를 형성하는 막으로는 질화막 만을 사용하거나, 산화막 만을 사용할 수도 있으나 소자가 집적화 되면서 소자의 누설전류 특성을 개선하기 위해 복합막을 많이 사용한다.
다음으로 2d에서는 트랜지스터의 소오스/드레인(108)을 형성한 것이다.
반도체 기판(100)상에 P형 불순물을 이온 주입하여 트랜지스터의 소오스/드레인(108)을 형성한다. 소오스/드레인 역시 N형 및 P형 각각을 따로 형성하게 되는데, 도 2c의 결과물 상에 감광막을 적층한 후 PMOS 영역을 노출시킨 상태에서 고농도의 P+ 이온을 이온주입 하여 P+ 소오스/드레인 영역을 형성한다.
여기서 소오스/드레인(108) 영역은 P형 타입 VT 조절용 임프란트로 도핑된 영역을 그대로 사용하게 된다.
그리고 이어서 도 2e를 참고하면, 소오스/드레인(108)의 형성 이후에, 스페이서(106)의 하부측으로 N형 불순물을 이온 주입하여 LDD(Lightly Doped Drain) 영역(109)을 형성한다.
이때, 이온 주입시 스페이서(106)와 소오스/드레인(108)의 간섭을 피하기 위하여 기설정의 각도로 틸트(tilt)하여 이온 주입이 실시되며, 더욱이 이온 주입시 틸트 상태에서 90°의 각도에서 연속하는 4회전으로 이온 주입 공정이 실시되어 가능하다.
위와 같은 LDD 영역(109)은, 반도체 소자의 고집적화에 따라 게이트 전극의 CD(Critical Dimension)가 작아져서 소오스/드레인 간의 채널 길이가 짧아짐에 따라 문턱 전압보다 낮은 전압의 신호에도 트랜지스터가 오동작하는 것을 방지할 수 있다.
따라서 본 발명에서는 종래의 표면채널의 PMOS소자와는 달리 매몰채널의 PMOS소자를 구현하며, 이에 따라 패터링 공정의 감소와 같이 표면채널의 PMOS소자에서 취약했던 펀치 쓰루우의 특성을 개선할 수 있다.
또한, LDD 영역의 형성을 위하여 스페이서의 형성 이전에 패터링과 이온주입 공정을 통하여 형성이 되었으나, 본 발명에서는 소오스/드레인(108)의 형성과 같이 이온 주입시 틸트 상태에서 불순물 이온 주입이 스페이서(106)와 소오스/드레인(108)의 사이에서 이루어져서 형성이 가능하게 되었다.
이상에서 설명한 것은 본 발명에 따른 고전압 반도체 소자의 제조방법은 하나의 바람직한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a 내지 도 1e 는 종래 기술에 따른 고전압 반도체소자의 제조방법을 도시한 공정 단면도이고,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 고전압 반도체 소자의 제조방법을 도시한 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 전극
104 : 게이트 절연막 106 : 스페이서
108 : 소오스/드레인 109 : LDD 영역
Claims (3)
- 고전압 반도체 소자의 제조방법으로서,소자분리막이 형성된 반도체 기판 상에 N형 타입의 게이트 전극과 게이트 절연막을 형성하는 단계와,상기 게이트 전극의 측벽으로 스페이서를 형성하는 단계와,상기 반도체 기판 상에 P형 불순물을 이온 주입하여 소오스/드레인을 형성하는 단계와,상기 스페이서의 하부측으로 저농도의 N형 불순물을 이온 주입하여 LDD 영역을 형성하는 단계를 포함하며,이온 주입시 기설정의 각도로 틸트 하고, 틸트된 상태에서 90°의 각도에서 4회전 연속하여 이온 주입 공정이 실시되는 고전압 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체 기판 상에 P형 불순물을 이온 주입하여 소오스/드레인을 형성하는 단계에서,P형 타입 VT 조절용 임프란트로 도핑된 영역을 상기 소오스/드레인 영역으로 사용되는 고전압 반도체 소자의 제조방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020070139642A KR100924859B1 (ko) | 2007-12-28 | 2007-12-28 | 고전압 반도체 소자의 제조방법 |
Publications (2)
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| KR20090071758A KR20090071758A (ko) | 2009-07-02 |
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ID=41329057
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| KR1020070139642A KR100924859B1 (ko) | 2007-12-28 | 2007-12-28 | 고전압 반도체 소자의 제조방법 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH06260496A (ja) * | 1993-03-03 | 1994-09-16 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPH0878682A (ja) * | 1994-07-08 | 1996-03-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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| KR20040046165A (ko) * | 2002-11-26 | 2004-06-05 | 주식회사 하이닉스반도체 | 반도체소자의 게이트 제조방법 |
-
2007
- 2007-12-28 KR KR1020070139642A patent/KR100924859B1/ko not_active IP Right Cessation
Patent Citations (4)
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| Publication number | Publication date |
|---|---|
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