JP3066124B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置、特に電界効
果型半導体装置の一つであるMIS 型半導体装置の製造方
法に関するものである。

【０００２】

【従来の技術】近年、MOS 型半導体装置が微細化される
のに伴って、ドレイン領域近傍のチャネル領域に誘起さ
れる強電界によってホットキャリアが発生されるのに伴
う閾値電圧の変動等の諸特性の劣化が問題になって来て
いる。

【０００３】こうした問題を解決するために、LDD(Ligh
tly Doped Drain)構造が提案されている。このLDD 構造
はMOS 型半導体装置のドレイン領域およびソース領域
を、チャネル領域に隣接する低濃度領域と、これに隣接
する高濃度領域とから構成したものである。例えばN チ
ャネルのMOS 型半導体装置においては、チャネル領域の
近傍にN 型不純物濃度が10¹⁶〜10¹⁸cm^-3の低濃度領域を
形成し、これに隣接して〜10¹⁹cm^-3の高濃度領域を形成
している。このようなLDD 構造のMOS 型半導体装置にお
いては、低濃度領域によってチャネル領域における強電
界を緩和することができるので、ホットキャリアの発生
が抑止され、上述した問題を解決することができる。

【０００４】上述したLDD 構造は主にホットエレクトロ
ンの発生による悪影響が大きいN チャネルMOSSトランジ
スタに多く採用されている。従来のN チャネルMOS トラ
ンジスタの製造工程を図１〜14を参照して説明する。こ
の例ではP チャネルMOS トランジスタを含むCMOSトラン
ジスタを製造するものである。

【０００５】先ず、図１に示すように、P 型のシリコン
基板11の表面に厚さ1500Åのシリコン酸化膜12を熱酸化
法によって形成する。その後、フォトマスク工程を施し
て、図２に示すようにシリコン酸化膜12の上にレジスト
パターン13を形成する。次に、このレジストパターン13
をマスクとして、³¹P ⁺ 等のN 型不純物をイオン注入す
る。次に、例えばバッファードフッ酸等のウエットエッ
チングによりレジストパターン13を選択的にエッチング
する。

【０００６】さらに、レジストパターン13とシリコン酸
化膜12を除去した後、拡散熱処理を施して図３に示すよ
うにN 型ウェル14を形成する。この熱処理中、N₂, O₂の
混合ガスの存在下で拡散を行うためシリコン基板11の表
面には厚さ約2500Åのシリコン酸化膜12a が形成され
る。

【０００７】続いて、シリコン酸化膜12a をエッチング
により除去した後、厚さ約300 Åの新しいシリコン酸化
膜12b を一様に形成し、さらにその上に耐酸化膜として
作用するシリコン窒化膜１５を約1500Åの厚さに形成し
た状態を図４に示す。

【０００８】次に、図５に示すようにフォトマスク工程
によってレジストパターン13a を形成し、このレジスト
パターンをマスクとしてシリコン窒化膜15を選択的にエ
ッチングする。その後、フィールド領域となるレジスト
パターン13a の開口部にレジストパターンをマスクとし
てP 型の不純物をイオン注入した後、選択酸化を行って
フィールド酸化膜12c を形成し、さらにシリコン窒化膜
15をエッチングした状態を図６に示す。

【０００９】次に、閾値コントロールのためのイオン注
入を行い、シリコン酸化膜12b をエッチングし、図７に
示すように約200 Åの厚さのゲート酸化膜12d を新たに
形成する。さらに、ゲート酸化膜12d の上にゲート電極
を構成する多結晶シリコン膜16を約4000Åの厚さに堆積
形成した後、900 ℃のPoCl₃ にてN 型不純物をドープす
る。その後、フォトマスクによってレジストパターン13
b を形成し、このレジストパターンをマスクとして多結
晶シリコン膜16を選択的にエッチングしてゲート電極を
構成する部分だけを残す。

【００１０】次に、レジストパターン13b を除去した
後、LDD 構造を構成するためにN 型不純物をイオン注入
する。このイオン注入時には、フィールド酸化膜12c お
よび多結晶シリコン膜16がマスクとなる。その後、900
℃においてアニールを施し、図８に示すように約300 Å
のシリコン酸化膜12e と、N チャネルトランジスタのN
^- ソースおよびドレイン領域17a および17b を同時に形
成する。次に、P チャネルトランジスタのP ⁺ ソースお
よびドレイン領域を形成するためにP 型不純物イオンを
注入する。この上に膜厚が約2500ÅのCVD-SiO₂膜18を形
成した後、900 ℃の温度でアニールを施し、P ⁺ ソース
およびドレイン領域19a および19b を形成する。

【００１１】次に、LDD 構造を得るためにCVD-SiO₂膜18
を異方性エッチングしてゲート多結晶シリコン膜16の側
面にサイドウォール18a を形成した状態を図９に示す。
この異方性エッチングは、N ^- およびP ⁺ ソースおよび
ドレイン領域17a, 17bおよび19a, 19bの表面に約100 〜
300 Åの薄い酸化膜12e が残存するように行うのが望ま
しい。しかしながら、プロセスマージンを考えるとある
程度のオーバーエッチングを許容する必要があり、した
がってウエファ内の一部でN ^- およびP ⁺ ソースおよび
ドレイン領域17a, 17bおよび19a, 19bの表面が露出する
こともしばしばあった。

【００１２】次に、図10に示すようにP 型チャネルトラ
ンジスタ形成領域全体をフォトマスク工程によってレジ
ストパターン13c によって被覆した後、N 型不純物イオ
ンを注入する。その後、熱処理を施してN 型不純物を拡
散させてN ⁺ ソースおよびドレイン領域17c および17d
を形成する。

【００１３】さらに、3000ÅのCVD-SiO₂膜および6000Å
のCVD-BPSG膜より成る層間絶縁膜20を堆積形成し、続い
て900 ℃に加熱してリフローさせて表面を平坦とした状
態を図11に示す。

【００１４】続いて図12に示すように層間絶縁膜20にコ
ンタクトホールを形成する。その後、Al-Si-Cuより成る
金属膜を１．０μｍの厚さに堆積させる。さらに、フォ
トマスク工程を施して金属膜を選択的にエッチングして
配線パターン21を形成した状態を図13に示す。

【００１５】最後に、420 ℃で合金化を行った後、パッ
シベーション膜22を1.0 〜1.5 μｍの厚さに堆積形成し
た状態を図14に示す。

【００１６】

【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法においては以下のような種々の欠点があ
る。先ず、CVD-SiO₂膜18を異方性エッチングしてゲート
多結晶シリコン膜16の側面にサイドウォール18a を形成
するとともにN ^- およびP ⁺ソースおよびドレイン領域1
7a, 17bおよび19a, 19bの表面に100 〜300 Åの薄いシ
リコン酸化膜12e を残す必要があるが、この薄いシリコ
ン酸化膜12e はウエファ全面に亘って均一になるように
するのが理想的である。このシリコン酸化膜12e を介し
てN ⁺ ソースおよびドレイン領域17c および17d を形成
するためのイオン注入には、多くの場合⁷⁵Asイオンを用
いている。したがって、シリコン酸化膜12e を通してイ
オンを打ち込んで安定したN ⁺ ソースおよびドレイン領
域17c および17d を形成するためのシリコン酸化膜12e
の膜厚は可能な限り均一であることが望ましい。

【００１７】例えば、部分的に500 Åにも達するシリコ
ン酸化膜が形成された場合、上記⁷⁵Asイオンの注入する
ための加速エネルギーを高くする必要がある。また、ソ
ースおよびドレイン領域の上にそれぞれ100 Åと500 Å
の残膜があるような場合には、ソースおよびドレイン領
域の不純物濃度が異なり、ひいては電気特性が不均一と
なる場合がある。このようなシリコン酸化膜12e の不均
一性の原因としては、サイドウォールを形成する際のエ
ッチング自体の不均一性の他、ソース、ドレイン領域上
に形成されているシリコン酸化膜12e およびその上に堆
積されているCVD-SiO₂膜18の不均一性、ロット毎の不均
一性などが考えられ、シリコン酸化膜を100 〜300 Åの
厚さに残すことは実際上不可能に近く、しばしばオーバ
ーエッチングが起こっているのが実情である。

【００１８】また、特に0.3 μｍ以下のゲート長を有す
るトランジスタにおいては、従来の方法ではサイドウォ
ール18a の巾の制御が困難となり、その結果としてN ^-
ソースおよびドレイン領域17aおよび17b の巾の制御性
が悪くなる。これが実効チャネル長の不均一を引起し、
ひいては電気的特性の内のｇ_m , I _DSなどに影響を及ぼ
すことになる。

【００１９】さらに、異方性エッチングの際のオーバー
エッチングによってソースおよびドレイン領域の表面が
ダメージを受けたり、またP チャネルトランジスタのソ
ースおよびドレイン領域19a および19b がエッチングさ
れることで表面の不純物濃度が下がることになり、それ
らがデバイス特性に悪影響を及ぼすことがしばしばあっ
た。

【００２０】さらに、微細化と素子の性能改善を図るた
めに最近ではゲート長はクウォータミクロンときわめて
短くなってきている。したがって、従来のようにソース
およびドレイン領域をセルフアラインを利用したイオン
注入後のアニールでの横方向拡散で形成する方法では正
確な制御には自ずと限界があり、特にゲート長が0.3μ
ｍ以下となると実効ゲート長が不均一となり、素子特性
が著しく低下する欠点がある。

【００２１】本発明の目的は、上述した従来の欠点を解
消し、LDD 構造を有する半導体装置の低不純物濃度領域
を正確に形成することができ、特にゲート長が短くなっ
ても素子特性の劣化が起こらないようしたLDD 構造を有
する半導体装置の製造方法を提供しようとするものであ
る。

【００２２】

【課題を解決するための手段】本発明は、MIS 型半導体
装置を製造するに当たり、半導体基体上に形成されたゲ
ート絶縁膜の上にゲート電極パターンを形成する工程
と、このゲート電極パターンの上に絶縁膜を形成する工
程と、前記ゲート電極パターンおよび絶縁膜の上に、エ
ッチング速度が前記絶縁膜のエッチング速度よりも高い
半導体、レジスト、ガラス、樹脂などの材料より成り、
膜厚がMOS 構造の寸法を規定する寸法規定膜を形成する
工程と、上記ゲート電極パターンおよび寸法規定膜をマ
スクとしてゲート電極パターン近傍に、少なくとも上記
寸法規定膜の膜厚分の間隔を以て一導電型の不純物イオ
ンを高濃度で打ち込む工程と、前記寸法規定膜をエッチ
ングする工程と、前記ゲート電極パターンをマスクとし
て一導電型の不純物イオンを低濃度で打ち込む工程と、
熱処理を施して、前記ゲート電極パターンの近傍の半導
体基体中に高不純物濃度領域と低不純物濃度領域をを有
するソースおよびドレイン領域を形成する工程とを具え
ることを特徴とするものである。

【００２３】

【作用】このような本発明による半導体装置の製造方法
によれば、LDD 構造の高濃度ソースおよびドレイン領域
と、低濃度ソースおよびドレイン領域を形成するに際
し、ゲート電極パターンの側面にサイドウォールを形成
することなく、前記寸法規定膜の膜厚によってLDD 構造
の寸法を規定することができ、またこの寸法規定膜をエ
ッチングする際にはオーバーエッチングを許容しても、
イオン注入を行う際にはソースおよびドレイン領域の表
面に均一の厚さの絶縁膜が形成されており、従来のオー
バーエッチングを許容できないことによる種々の不具合
をなくし、素子特性を均一とすることができる。また、
ソースおよびドレインの高不純物濃度領域および低不純
物濃度領域のプロフィルは前記寸法規定膜の膜厚によっ
て決まるが、この膜厚は正確に制御することができるの
で、LDD 構造を正確に形成することができる。さらに、
この膜厚の制御は容易に行うことができるので、コスト
を下げることもできる。さらに、低不純物濃度領域は高
不純物濃度領域よりも後で形成するものであるから、特
に実効チャネル長を正確に形成することができるととも
に一層浅い拡散が可能となり、素子特性をさらに向上す
ることができる。

【００２４】本発明の好適実施例においては、前記ゲー
ト電極パターンを多結晶シリコンを以て形成し、前記絶
縁膜をこの多結晶シリコンを酸化して得られるシリコン
酸化膜とし、前記寸法規定膜として、厚さ約500 〜1500
Åの多結晶シリコン膜を形成する。多結晶シリコン膜の
エッチング速度はシリコン酸化膜のエッチング速度より
も20倍程度高いので、多結晶シリコン膜をエッチングし
て除去する際にオーバーエッチングがあってもシリコン
酸化膜の膜厚は変化は殆ど無視することができる。

【００２５】

【実施例】図15〜27はLDD 構造を有するMIS 半導体装置
の一つであるCMOSトランジスタを製造する本発明の製造
方法の一実施例の順次の工程における構造を示すもので
ある。P 型シリコン基板31の表面に約400 Åのシリコン
酸化膜32を形成した後、その上に約2000Åのシリコン窒
化膜33を形成した状態を図15に示す。続いて、シリコン
窒化膜33を、フォトマスクプロセスによって選択的にエ
ッチングし、シリコン窒化膜に形成した開口を経てN ウ
ェル領域を形成するために³¹P ⁺ イオンを注入した様子
を図16に示す。さらに、残存するシリコン窒化膜33をマ
スクとしてシリコン酸化膜34を約3500Åの厚さに形成し
た後、シリコン窒化膜33を除去し、シリコン酸化膜34を
マスクとしてP ウェル領域を形成するための¹¹B ⁺ イオ
ンを注入した状態を図17に示す。その後、ドライブイン
を行ってP ウェル領域35およびNウェル領域36を形成
し、さらに上記のシリコン酸化膜34をエッチングして除
去し、新たに400 Åのシリコン酸化膜37を形成した状態
を図18に示す。

【００２６】その後、シリコン酸化膜37の上に2500Åの
シリコン窒化膜を形成し、素子分離のためフォトマスク
工程、シリコン窒化膜のエッチング工程、フィールド反
転防止用のイオン注入工程などを行って素子分離領域38
を形成した後、シリコン窒化膜を除去し、新たにゲート
酸化膜39を形成した状態を図19に示す。次に、ゲート電
極材料である多結晶シリコン膜40を約4000Åの厚さに形
成し、パターニングした状態を図20に示す。続いて、多
結晶シリコン膜40の表面を酸化してシリコン酸化膜41を
形成し、さらにその上に多結晶シリコン膜42を約500 Å
の厚さに形成した様子を図21に示す。本発明において
は、ゲート電極パターンの表面に形成した絶縁膜の上に
形成する膜のエッチング速度は絶縁膜のエッチング速度
よりも高いものとする必要があるが、多結晶シリコン膜
42のエッチング速度は、その下側のシリコン酸化膜41の
エッチング速度よりも20倍程度高いものである。

【００２７】続いて、N チャネルトランジスタをレジス
ト膜43でマスクした後、P チャネルトランジスタのP ⁺
ソースおよびドレインを形成するために、多結晶シリコ
ン膜42を介して¹¹B ⁺ イオンを、500KeV、3E15cm^-2の条
件で打ち込む状態を図22に示す。続いて、例えば異方性
のドライエッチングにより多結晶シリコン膜42を選択的
に除去した後、P ^- ソースおよびドレイン領域を形成す
るために、前記P ⁺ ソースおよびドレインを形成する際
のイオン注入よりも低濃度で¹¹B ⁺イオンを打ち込む様
子を図23に示す。

【００２８】次に、P チャネルトランジスタ側をレジス
ト膜44でコートした後、上記多結晶シリコン膜42を経
て、N ⁺ ソースおよびドレイン領域を形成するために、
例えば⁷⁵As⁺ を160KeV, 6E15cm^-2の条件で打ち込み、次
に多結晶シリコン膜42をドライエッチングによって除去
した後、30〜60°の角度で、N ^- ソースおよびドレイン
領域を形成するための回転イオン注入を行う様子を図24
に示す。続いてアニール処理を施し、先に注入したイオ
ンをドライブインして、P チャネルトランジスタの高濃
度および低濃度のソース領域45, 47および高濃度および
低濃度のドレイン領域46, 48を形成するとともにN チャ
ネルトランジスタの高濃度および低濃度のソース領域4
9, 51および高濃度および低濃度のドレイン領域50, 52
を形成した後、例えばBPSG膜53を約8000Åの厚さに堆積
形成してリフローさせた状態を図25に示す。このよう
に、本発明においては、高濃度領域の輪郭と低濃度領域
の輪郭との間の距離およびゲート長は多結晶シリコン膜
42の膜厚によって規定されるが、この多結晶シリコン膜
の膜厚は容易にかつ正確に制御することができるので、
LDD 構造を正確に形成することができる。

【００２９】続いて、図26に示すようにBPSG膜53にコン
タクトホール54を形成し、さらに図27に示すように配線
金属として、例えば Al-Si-Cu/バリアメタルを形成して
パターニングして配線55を形成する。

【００３０】図28は本発明による半導体装置の製造方法
の他の実施例によって製造したCMOSを示す断面図であ
る。本例においては、多結晶シリコンより成るゲート電
極40の表面および高濃度のソースおよびドレイン領域4
5, 46, 49, 50の表面に、配線抵抗またはコンタクト抵
抗を低減させるために、サリサイド(salicide)プロセス
によって高融点金属のシリサイド膜56を形成したもので
あり、他の構成は前例と同様である。このようなシリサ
イド膜56を形成するには、前例において図24に示す工程
から図25に工程に到る段階で、レジスト膜44を除去した
後ゲート電極を構成する多結晶シリコン膜40の側面にス
ペーサを形成した後にシリサイドを形成することによっ
てこれらのシリサイドを分離することができる。

【００３１】なお、上述した実施例では、ゲート電極40
を酸化してシリコン酸化膜41を形成し、さらにその上に
厚さ約 500Åの多結晶シリコン膜42を形成したが、この
多結晶シリコン膜の代わりにアモルファスシリコン膜、
レジスト膜、スピンオングラス膜やポリイミド膜など、
下側のシリコン酸化膜よりもエッチング速度の高い材料
であればどのような材料を使用しても良い。また、膜厚
は特に限定されるものではなく、高濃度ソースおよびド
レイン領域45, 46, 49, 50と、低濃度ソースおよびドレ
イン領域47, 48, 51, 52との間の必要な間隔や注入する
イオンの加速エネルギーに依存するが、デバイス特性上
500 〜1500Åとするのが適当である。さらに、上述した
実施例ではCMOSトランジスタを製造するものであるが、
他のMIS 型半導体装置を製造することも勿論可能であ
る。

【００３２】

【発明の効果】本発明によるMIS 型半導体装置の製造方
法によれば、チャネル領域における電界集中による種々
の悪影響を緩和することができる。しかも、LDD 構造の
ソースおよびドレイン領域を規定するサイドウォールの
代わりに膜厚の制御性が優れている多結晶シリコン膜や
アモルファスシリコン膜を利用するのでLDD 構造のソー
スおよびドレイン領域を正確に形成することができる。

【００３３】さらに、LDD 構造を形成するために用いて
いる、例えば多結晶シリコン膜のエッチング速度は、そ
の下側にあるシリコン酸化膜のエッチング速度よりもほ
ぼ20倍も高いので、多結晶シリコン膜のエッチング時
に、P 型およびN 型のソースおよびドレイン領域の表面
に所望の厚さの薄いシリコン酸化膜を均一に残すことが
でき、したがって、十分なオーバーエッチングが可能と
なり、プロセス制御が容易となる。さらに、ソースおよ
びドレイン領域の表面にシリコン酸化膜を正確に残すこ
とができるので、P 型トランジスタのP ⁺ 表面濃度の低
下を防ぐことができ、シリコン基板のダメージを考慮す
ることなくオーバーエッチングが可能となり、特にメモ
リデバイスにおいては、待機時のリーク電流(stanby le
ak current) などを減少させることができる。

【００３４】従来の製造方法においては、CVD-SiO₂膜を
異方性エッチングしてゲート電極を構成する多結晶シリ
コン膜の側面にサイドウォールを形成するようにしてい
るが、エッチングの不均一などの原因でサイドウォール
の巾が不均一となり、したがってLDD 構造を正確に形成
できず、そのためオン抵抗、ｇ_m などの素子特性が不均
一となりがちであったが、本発明によれば、LDD 構造は
例えば多結晶シリコン膜の膜厚によって決まるが、多結
晶シリコン膜をCVD 堆積技術で形成する際の膜厚は容易
かつ正確に制御することができるので、素子特性を均一
とすることができる。

【００３５】さらに、本発明の方法によれば、ゲート電
極を形成した後の工程を従来の方法と比較すると、２工
程少ないという効果がある。すなわち、本発明において
は、ソースおよびドレインの高濃度領域と低濃度領域と
を同じレジスト膜をマスクとして形成することができ、
そのため大幅なコストダウンが可能となる。

【００３６】さらに、従来の方法では、P ^- またはN ^-
ソースおよびドレイン領域を形成した後に、P ⁺ または
N ⁺ ソースおよびドレイン領域を形成しているために、
特にP ⁺ またはN ⁺ 領域の形成時にP ^- またはN ^- 領
域、特にP ^- 領域の横方向拡散が進行し、0.3 〜0.2 μ
ｍといったきわめて短いゲート長を有するトランジスタ
では特性不良を招く欠点があったが、本発明ではトラン
ジスタの特性を決めるP ^- またはN ^- ソースおよびドレ
イン領域を後から形成するため、0.3 〜0.2 μｍあるい
は0.15μｍのゲート長を有するトランジスタを製造する
場合でも特性変化を十分抑止することができ、狙った通
りの特性を有する半導体装置を製造することができ、し
かも製造コストを低減することができる。このように、
本発明の製造方法によれば、半導体装置の特性向上にな
くてはならないゲート長の微細化を、パターン化が可能
なところまでは実効ゲート長を正確に制御することがで
きる。

【図面の簡単な説明】

【図１】図１は従来の製造方法の一工程における状態を
示す断面図である。

【図２】図２は従来の製造方法の一工程における状態を
示す断面図である。

【図３】図３は従来の製造方法の一工程における状態を
示す断面図である。

【図４】図４は従来の製造方法の一工程における状態を
示す断面図である。

【図５】図５は従来の製造方法の一工程における状態を
示す断面図である。

【図６】図６は従来の製造方法の一工程における状態を
示す断面図である。

【図７】図７は従来の製造方法の一工程における状態を
示す断面図である。

【図８】図８は従来の製造方法の一工程における状態を
示す断面図である。

【図９】図９は従来の製造方法の一工程における状態を
示す断面図である。

【図１０】図10は従来の製造方法の一工程における状態
を示す断面図である。

【図１１】図11は従来の製造方法の一工程における状態
を示す断面図である。

【図１２】図12は従来の製造方法の一工程における状態
を示す断面図である。

【図１３】図13は従来の製造方法の一工程における状態
を示す断面図である。

【図１４】図14は従来の製造方法の一工程における状態
を示す断面図である。

【図１５】図15は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図１６】図16は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図１７】図17は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図１８】図18は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図１９】図19は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２０】図20は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２１】図21は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２２】図22は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２３】図23は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２４】図24は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２５】図25は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２６】図26は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２７】図27は本発明による製造方法の一工程におけ
る状態を示す断面図である。

【図２８】図28は本発明による半導体装置の製造方法の
他の実施例で製造した半導体装置を示す断面図である。

【符号の説明】

31 シリコン基板 39 ゲート酸化膜 40 ゲート電極用多結晶シリコン膜 41 シリコン酸化膜 42 多結晶シリコン膜 45, 49 高濃度ソース領域 46, 50 高濃度ドレイン領域 47, 51 低濃度ソース領域 48, 52 低濃度ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ＭＩＳ型半導体装置を製造する方法であ
   って、 半導体基板上に形成されたゲート絶縁膜の上にゲート電
   極パターンを形成する工程と、 前記ゲート電極パターンの上に絶縁膜を形成する工程
   と、 前記ゲート電極パターンと前記絶縁膜との上に、エッチ
   ング速度が前記絶縁膜のエッチング速度よりも高い半導
   体、レジスト、ガラス及び樹脂を含む材料によって構成
   され膜厚が前記ＭＩＳ型半導体装置のＭＩＳ構造の寸法
   を規定する寸法規定膜を形成する工程と、 前記ゲート電極パターンと前記寸法規定膜とをマスクと
   して、前記ゲート電極パターンの近傍に、少なくとも前
   記寸法規定膜の膜厚分の間隔をもって一導電型の不純物
   イオンを高濃度で打ち込む工程と、 前記寸法規定膜をエッチングする工程と、 前記ゲート電極パターンをマスクとして、一導電型の不
   純物イオンを低濃度で打ち込む工程と、 熱処理を施して、前記ゲート電極パターンの近傍の前記
   半導体基板の中に高不純物濃度領域と低不純物濃度領域
   とを有するソース及びドレイン領域を形成する工程と、 を含んでおり、前記ゲート電極パターンは多結晶シリコ
   ンを用いて形成され、前記絶縁膜は前記多結晶シリコン
   を酸化して得られるシリコン酸化膜であり、前記寸法規
   定膜として、厚さが約５００Åから１５００Åの多結晶
   シリコン膜が形成されることを特徴とするＭＩＳ半導体
   装置の製造方法。