JPS61295652A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、同一基板上にＮｃｈ　　（Ｎチャネル）Ｍ
Ｏ３）ランジスタとＰｃｈＭＯＳトランジスタを集積し
たＣＭＯＳ型半導体装置の製造方法に関し、特に、ＮＣ
ｈＭＯＳトランジスタをＬＤＤ　（ＬｉｇｈｔｌｙＤｏ
ｐｅｄ　Ｄ、ｒａｉｎ　）構造にしたものである。

（従来の技術） ゲート長１μｍ程度のＮｃｈＭＯＳトランジスタの特性
変動を防き゛、信頼性を向上させるために、ＬＤＤ構造
が提案されている。

同一基板上にＮｃｈ　ＭＯＳ　トランジスタとＰｃｈＭ
ＯＳトランジスタを集積した０ＭＯ８構造においても、
トランジスタを微細化し、集積度を向上させるために、
ＮｃｈＭＯＳトランジスタはＬＤＤ構造をとる必要があ
る。

現在、実用化されつつあるＬＤＤ構造の製造方法は、ゲ
ート電極の側壁にサイドウオールスペーサと呼ばれる５
ｔＣｈ層を異方性エツチングの特徴を利用して、マスク
合わせなしに形成することを特徴としている。

このサイドウオールスペーサと、ゲート電極をともにマ
スクとしてイオン打込みを行うことにより、サイドウオ
ールスペーサ下部は低濃度を保ち、その外側に高濃度の
拡散層が形成される。この結果、ＬＤＤ構造がマスク合
わせなしに自己整合的に形成される。

ところが、上述のＬＤＤ構造の形成方法をＣＭＯＳ構造
に適用すると、一般に行われている方法では、同一の層
内でＮｃｈＭＯＳトランジスタのゲート電極層とＰｃｈ
ＭＯ８）ランジスタのゲート電極層を構成しているため
に、ＰｃｈＭＯＳトランジスタのゲート電極側壁にもサ
イドウオールスペーサが形成される。

ＰｃｈＯＬＤＤ型ＭＯＳトランジスタは電流駆動能力が
小さいことや、Ｐｃｈ　ＬＤＤ部形成のためのイオン打
込み工程が増加するために望ましくなく、普通はＰｃｈ
ＭＯＳトランジスタのソース・ドレイン領域形成用イオ
ン打込み工程の前にサイドウオールスペーサは除去され
ていた。

また、除去工程時に、他の領域への影響をなくするため
に、サイドウオールスペーサにポリシリコンを使用する
方法も提案されている。

ところが、　Ｐｃｈ　ＭＯ８トランジスタのソース拳ド
レイン領域形成のために、イオン打込みされるゼロンは
非常に拡散係数が大きく、活性化のために熱処理を行う
と、ゲート電極下部へ大きく拡散し、ＰｃｈＭＯＳトラ
ンジスタの実効ゲート長を短＜（、、ソース・ドレイン
間のパンチスルーナト、望ましくない特性が出現するこ
とになる。

結局ＰｃｈＭＯ８）ランジスタのゲート長はＮ　ｃ　ｈ
ＭＯＳトランジスタのゲート長よシも長くせざるを得な
い。

そこで、Ｈｉ　−ＣＭＯＳｍ　　Ｔｅｃｈｎｏｌｏｇｙ
　（Ｉ　ＥＤＭ’８４　　Ｐ５９〜Ｐ６２）には、これ
らの欠点を除くために、ｗｃ２図に示すよりな工程断面
図の７０−でＣＭＯＳ半導体装置を形成している。

この特徴は、ＰｃｈＭＯ８）ランジスタのゲート電極側
壁に形成されたサイドウオールスペーサとＰｃｈＭＯ８
）ランジスタのソース・ドレイン形成のために、イオン
注入されるゼロン拡散速度の大きさを利用したことであ
る。

この第２図（ａ）ないし第２図（ｅ）において、ｌはＰ
型シリコン基板、２はＰｃｈＭＯＳトランジスタを形成
するために作られたＮ−ウェルと呼ばれるＮ型領域であ
る。

また、３は二酸化シリコン膜で厚い部分は素子間を分離
し、薄い部分はゲート絶縁膜となる。

４はＰｃｈＭＯ８型トラン・ブトランしきい値Ｖｔｈを
制御するために、イオン注入されたヂロンがＰ型の浅い
拡散層となることを示している。

ａいＮ型にＰ−プされたポリシリコンをゲート電極とし
て使用した場合には、ＰｃｈＭＯＳトランジスタのｖｔ
ｈを実用領域にまで低下させるためのイオン注入を行う
と、浅いＰ型拡散層がゲート絶縁膜直下に形成されるこ
とは一般によく知られている。

濃いＮ型にＰ−プされたポリシリコンを使用し九ポリサ
イド構造をゲート電極として使用した場合も同様である
。

次に、第２図価）はゲート電極層５をＡ？ターン形成（
当然マスク合わせ工程を伴う）した後、Ｎ−ウェル２を
レジスト６で株って、ＮｃｈＭＯＳトランジスタ部ＫＬ
ＤＤ形成用イオン打込みを行っている。

上記文献では、ゲート電極にメタルシリサイＦ／Ｎ型ポ
リシリコンのポリサイド構造を使用している。

続いて、第２図（ｃ）において、ゲート電極５の側壁に
サイドウオールスペーサを形成し、やはＤＮ−ウェル２
をレジスト６で覆って、Ｎｃｈ　ＭＯＳ　トランジスタ
にソース＠１２レイン形成用イオン注入を行う。

このとき、サイドウオールスペーサ７の下部には、イオ
ンが注入されない。さらに、注入イオンの活性化のため
のアニールを９００℃程度で行い、今度はＰｃｈＭＯＳ
トランジスタ形成のためのイオン注入をＮｃｈ　ＭＯＳ
　トランジスタ部をレジスト６で籾って行う。第２図（
ｄ）はこの状態を示している。

このとき、イオン注入されたボロンは第２図（ｃ）と同
様にサイドウオールスペーサ７の下部へハ注入されない
。この後、各素子を結線するメタル層を絶縁するための
絶縁層１０を堆積し、熱処理を行うと、Ｐ型の拡散層１
１が形成されることになる。

このとき、Ｐ型拡散層１１がゲート電極のエツジまで拡
散しなくても、ＰｃｈＭＯ８）ランジスタの電流駆動能
力はエツジに達した場合とほとんど変化しないと云われ
ている。

また、サイドウオールスペーサ７０幅（トランジスタの
チャネル方向の長さ）の分だけ拡散してもよいため、極
めて浅い拡散層を形成する必要がなくなる。

つまシ、抵抗の高くなってしまうことが問題となってい
たＰ型の拡散層の抵抗を低下させることができ、パンチ
スルーなどの特性上の問題も起こシにくくすることがで
きる。・ （発明が解決しようとする問題点） しかしながら、ＮｃｈＭＯＳ）ランジスｊｌをＬＤＤ構
造とした場合、ＬＤＤ領域（ｆ領域）の不純物濃度がＩ
　Ｘ　１０１８ａｔｏｍｓ／ｃＰＩＩ３程度以上ないと
、動作中に電流駆動能力が劣化してしまう現象が起きる
ことが報告されている。

この濃度は従来考えられていたショートチャンネル効果
に強く、さらにトランジスタの信頼性を向上させるとい
う、ＬＤＤ　）ランジスタのＬＤＤ部の濃度よシもかな
り濃＜、結果として、信頼性は向上（電流特性が変動し
ない）するものの、ショートチャネル効果に弱い。

換言すれば、ゲート長が短くなってしまうなどの工程の
ノ々ラッキに弱く、製造歩留シの低いトランジスタとな
ってしまう。特に、上記した文献の製造方法では、ＬＤ
Ｄ部にリンをイオン注入して、その濃度をＩ　Ｘ　１０
１８ａｔｏｍｓ／α３とした場合、後の工程で行われる
ソースΦドレイン形成のためのＮ型不純物注入後のアニ
ールの温度を９００℃程度に低温化しないと、ショート
チャネル効果が強くなってしまう。

ところが、アニール温度を９００℃程度に低温化すると
、同時にアニールされるソース舎Ｐレイン形成用のＮ＋
拡散層が浅く、かつ抵抗が大きくなる。

浅いＮ＋拡散層は後に各素子を接続するＡｔ系のメタル
配線と接続するときに、Ａｔ系のメタルが拡散層を突き
抜け、Ｐ型基飯（あるいはＰ型ウェル）と接がってしま
う。

これを防止するためには、上記文献で行われているよう
に、接続部開孔後、イオン注入を行って接続部の拡散層
を深くした。９（０ＭＯ８ではマスク合わせ工程も増加
する）、突き抜は防止用のノ々リアメタルを使用するこ
とが考えられるが、工程の増加および複雑化を避けるこ
とができない。

この発明は、上記従来技術がもっている問題点のうち、
ＬＤＤ型のＮｃｈ　ＭＯＳ　）ランジスタの信頼性の低
い点と、ショートチャンネル効果に弱い点と、失透工程
が複雑な点およびＰｃｈＭＯＳトランジスタ・のＰ＋拡
散層を低抵抗で深くできない点について解決できるＣＭ
ＯＳ型半導体装置の製造方法を提供するものである。

（問題点を解決するための手段） この発明はＣＭＯ３型半導体装置の製造方法において、
サイドウオールスペーサとゲート電極層の両方全マスク
としてＮｃｈ　ＭＯＳ　）ランジスタのソース・ドレイ
ン領域ＫＮ型となる不純物をイオン注入してこの不純物
を活性化した後にＰｅｈＭＯＳトランジスタのソース・
ドレイン領域にＰ型とする不純物をサイドウオールスペ
ーサとゲート電極層の両方をマスクとしてイオン注入す
る工程を導入したものである。

（作　用） この発明はＣＭＯＳ型半導体装置の製造方法に以上の工
程を導入したので、ＮｃｈＭＯＳ）ランジスタのソース
・ドレイン領域にＮ型となる不純物をイオン注入する際
にゲート電極とその側壁に形成したサイドウオールスペ
ーサの両方をマスクト［７てイオン注入を行い、この不
純物を活性化した後にＰｃｈＭＯ８）ランジスタのソー
ス−ドレイン領域にＰｆｆｉとなる不純物を注入する際
にゲート電極層とその側壁に形成したサイドウオールス
ペーサの両方をマスクにして行い、したがって、前記問
題点を解決する。

（実施例） 以下、この発明のＣＭＯＳ型半導体装置の製造方法の実
施例について図面に基づき説明する。第１図（ａ）ない
し第１図Ｇｃ）はその一実施例の工程説明図である。

この第１図（ａ）ないし第１図侃）において、第２図（
ａ）ないし第２図（ｅ）と同一部分には同一符号を付し
て説明する。まず、第１図（ａ）および＃！１図（ｂ）
は従来の工程と同じであシ、第１図（ａ）において、Ｐ
型シリコン基板ｌにｎ型の拡散層によるＮ−ウェル２を
形成し、ゲート電極形成前に、Ｐ型シリコン基板１の表
面付近の不純物濃度は１〜１０Ｘ４０１６ａｔｏｍｓ／
ｍ３程度になるように調整されている。

このＮ−ウェル２の表面付近の不純物濃度はゲート要約
１．０μｍのＰｃｈＭＯ８）ランジスタの形成を目的と
した場合、パンチスルー現象を防止するために、Ｉ　Ｘ
　１０１７ａｔｏｍｓ／備３程度になっている。

Ｎ型に濃くＰ−プされたポリシリコンあるいはこれを使
ったポリサイド構造をゲート電極として使用する場合、
ＰｃｈＭＯ８）ランジスタのＶｔｈはゲート酸化膜の厚
さを２００〜５００Ａ程度まで薄膜化しても、表面濃度
が轡すぎるために、電源電圧５Ｖでの駆動に適した１、
０層程度までは低下しない。

ここでは、二酸化シリコン＠３のうち、薄い部分は厚さ
は２５０Ａで、シリコンを熱酸化することによシ得られ
ている。そこでＰｃｈＭＯＳトランジスタのｖｔｈを低
下させるために、Ｐ型不純物であるゼロンをＮ−ウェル
２にイオン注入すると、Ｐ型の拡散層４が形成される。

１０１７ａｔｏｍｓ／ｃ！ＩＩｆ）　Ｎ−ウェル２の表
面濃度に対しては、＝Ｎｏンを１０”　２ｉ　ｏｎ　ｓ
　／ａｎ２のオーダでイオン注入することによシ、表面
に１０１５〜１０１０１６ａｔｏ／ｃｍの濃度で深さ０
．１μｍ内外のＰ型拡散層が形成される。

二酸化シリコン膜３のうち、厚い部分は約５００　ＯＡ
の厚さとなっておシ、ここでは、Ｌ　ＯＧ　ＯＳ　（Ｌ
ｏｃａｌ　０ｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｆｃｏｎ
　）法を使用して形成している。

次に、第１図中）において、全面にゲート電極となる層
を被着した後、公知のホトリングラフィおよびエツチン
グ方法を使用して所望するゲート電極パターンを得る。

ここでは、ゲート電極として、上部にタングステンシリ
サイＦ、下部にＮ型に濃くドープされたポリシリコンを
使用し、ポリサイド構造をとっている。

ここでは、まず、ポリシリコンをＬＰＣＶＤ法によシ、
約２５００大全面に被着した後、Ｎ型にドープするため
に、８８０℃のＰＯＣえ３雰囲気で熱処理を行っている
。

この後、タングステンシリサイドを３ｏｏｏｉやはりＣ
ＶＤ法で積層し、この２層のゲート電極を公知のホトリ
ングラフィおよびエツチング技術を用いて所望する部分
のみを残している。

次いで、第１図（ｃ）Ｋ示すように、全面を希弗酸（Ｈ
ｘＯ９５％　ＨＦ５％）溶液につけ、表面に露出してい
る薄い二酸化シリコン膜３を除去した後、ＣＶＤ法によ
り全面に薄い二酸化シリコン膜１２を約２０ＯＡ堆積し
ている。

この二酸化シリコン膜１２は後の工程で一度形成された
サイドウオールスペーサを除去する際に、ゲート電極お
よびシリコン基板を保護する目的で形成される。なお、
図では、厚い酸化膜５ｏｏｏｉ上の薄い酸化膜を省略し
ている。

この二酸化シリコン膜１２はゲート電極にＮ型に濃くド
ープされたポリシリコンを単層で採用した場合には、熱
酸化によって形成することも可能である。

また、ここでは、表面に露出している薄い二酸化シリコ
ン膜を除去しているが、後の工程のイオン注入条件を基
板に都合よく届くように調整すれば、この二酸化シリコ
ン膜１２を除去する必要がなくなる。

続いて、第１図（ｄ）に示すように、全面にサイドウオ
ールスペーサ７の形成用の膜を堆積させる。

この膜の条件は次工程のサイドウオールスペーサ形成工
程で下層のゲート電極や二酸化シリコン膜、シリコン基
板になるべく影響を与えないことや、そのサイドウオー
ルスペーサ７を除去するときにも影響を与えないことで
ある。

ここでは、この条件を考慮して、ＬＰＣＶＤ法で形成し
たポリシリコン膜を使用しているが、窒化シリコン膜も
この条件に該当する。

ポリシリコン膜の厚さは、形成されるサイドウオールス
ペーサのチャネル方向の長さに関係する。

ここでは、約４００　ＯＡのポリシリコンである。

この後、垂直方向に、異方性の強いエツチングをポリシ
リコンについて行うと、第１図（ｅ）に示すように、ゲ
ート電極５の側壁にサイドウオールスペーサ７がチャネ
ル方向に約０．３５μｍの長さで形成される。

ここまでの工程で最も従来の方法と異なるところは、サ
イドウオールスペーサを形成した時点でＮｃｈ　ＭＯＳ
　）ランジスタのＬＤＤ形成用のイオン注入を行ってい
ないことである。

次いで、第１図（ｆ）に示すように、公知のホトリソグ
ラフィ技術を用いて、Ｐｃｈ　ＭＯＳ　トランジスタ形
成領域をホトレジスト６で覆い、ＮｃｈＭＯＳトランジ
スタのソース・ドレイン形成のために、ヒ素イオンを打
込みエネルギ４０　ＫｅＶ、注入イオン量１．２　Ｘ　
１０１６ｔｏｎｓ／ｃＩｎ２の条件でイオン注入する。

その後ホトレジスト６を公知の酸素プラズマ処理によシ
除去し、９５０℃の温度、Ｎ！雰囲気中で４０分程度熱
処理を行うど、第１図（ロ））のどと〈Ｋなる。

このと’ｅ、　Ｎｃｈ　ＭＯＳ　トランジスタのソース
醗ドレインとなるＮ＋拡散層９はその深さが約帆３５１
Ｊｓであシ、表面濃度は１０”　ａ　ｔ　ｏｍｓ　／ｃ
ｍ３のオーダとなる。

また、その面抵抗は３０〜４０Ω／口　となシ、比較的
低抵抗を実現できる。横方向の拡散長は通常、縦方向（
深さ方向）の拡散長の８割程度に小さくすることが知ら
れているが、縦方向と同一の拡散をしても、ゲート電極
の端部へ達せず、後にＬＤＤ形成用のイオン注入をサイ
ドウオールスペーサ除去後に行えば、Ｎ拡散／ｉ＃９に
覆われてしまうことなく、ＬＤＤ領域が形成される。

また、Ｎ＋拡散層９の深さ帆３５μｍはＡｔ系金属とコ
ンタクトを設けた場合、コンタクト抵抗の低下を目的と
したシンタ工程で４５０°Ｃ１３０分。

水素雰囲気の処理に充分安定で良好なオーミック特性を
得ることができる。

Ｎ＋拡散層９のアニール工程でＮ３処理を行っているの
は、サイドウオールスペーサ７に使用したポリシリコン
が酸化されるのを防ぐためであるが、窒化シリコン膜で
サイドウオールスペーサヲ形成した場合には、必要に応
じて、酸素雰囲気中での処理も可能である。

Ｎ＋拡散層９のアニールの後、公知のホ）　ＩＪングラ
フイ技術を用いて、ＮｃｈＭＯＳトランジスタ形成領域
を第１図の）に示すように、ホトレジスト６で覆い、　
Ｐｃｈ　ＭＯＳ　トランジスタのソース・ドレイン形成
のためのＢＦ、イオンを７０　ＫｅＶ、　１．２　Ｘｌ
　０１５ｔｏｎｓ／ｃＩＲ２の条件でイオン注入する。

ＢＦ２イオンは深く注入されてしまうゼロンイオンの代
わシに使用しているが、打込みエネルギを１０〜２０Ｋ
ｅＶ程度に下げれば、ゼロンイオンの注入でも充分可能
である。

このとき、ＰｃｈＭＯ８）ランジスタのゲート電極５の
側壁には、サイドウオールスペーサ７があるため、サイ
ドウオールスペーサ７の下部へのイオン注入は行われな
い。これは従来の方法の長所を踏襲したものである。

窒化シリコン膜全すイドウオールスペーザニ使用した場
合には、Ｎ＋拡散層９のアニール工程で酸素処理を都合
よく行うと、Ｎ拡散層上に成長する酸化膜厚が他の部分
での酸化膜厚よシ犬きくなることを利用してこのＰｃｈ
ＭＯＳトランジスタのソース・ドレイン形成用のイオン
注入をホ）　ＩＪソゲラフイエ程なしに行うこともでき
る。

この場合には、酸化によシ、Ｎ拡散層９は０．０３μｍ
程度浅くなシ、その面抵抗もやや大きくなる。

第１図（１）は公知の技術によシ上記ホトレジスト６を
除去した後、ポリシリコンのサイドウオールスペーサ７
を除去した図でおる。

このサイドウオールスペーサ７の除去は硝酸９９．５チ
、弗酸０．５％の溶液で行われ、約０．３μｍ／ｍｉｎ
のエツチングレートがあるため、約ｘ、ｓ分で除去され
る。

このとき、ゲート電極５およびＰ型シリコン基板１を保
護している二酸化シリコン膜１２はほとんどエツチング
されず、ゲート電極５およびＰ型シリコン基板１が露出
することはない。

また、窒化シリコンを使用した場合には、１７０℃程度
に熱したリン酸中で８０分程度ゼイルすることにより除
去する。この場合も、二酸化シリコン膜１２の膜減りは
生じない。

第１図（ｊ）はサイドウオールスペーサ７の除去後、公
知のホトリソグラフィ技術によＦ）　Ｐｃｈ　Ｍ、ＯＳ
　トランジスタ形成領域をホトレジスト６で覆い、Ｎｃ
ｈ　ＭＯＳ　トランジスタのＬＤＤ形成用のイオン注入
を行っている。イオン注入はリンを３５　Ｋｅｙ。

５　Ｘ　１０１３ｉｏｎｓ／ｃｒｎ２の条件で注入して
いる。

この後、ホトレ・ラスト６を公知の方法で除去してから
、各素子を結線する配線層を絶縁するための絶縁層とし
て、ＣＶＤ　　法によＦ）　　ＰｔＯ２の濃度が１２ｗ
ｔ％　となっているＰ　Ｓ　Ｇ　（Ｐｈｏｓｐｈｏ　−
８ｉｌｆｃａｔｅ　−Ｇｌａｓｓ　）　７０００　Ａを
全面に堆積し、このＰ−８・Ｇの段差被膜特性を改善す
ることおよびＰｃｈＭＯ８）ランジスタのソース・ドレ
インでおるＰ拡散層１１のアニー化、Ｎ、ｃｈ　ＭＯＳ
　）ランジスタのＬＤＤ領域８のアニールの３点を目的
とし、９００℃、６０分のＮ３雰囲気で熱処理を行うと
、第１図仮）のごとくになる。

この結果、Ｐ拡散層１１の深さは約帆４０μｍ、面抵抗
は１００Ω／口程度となる。また、このＰ＋拡散層１１
はゲート電極５の端部に達するか、達しないか、ぎシぎ
シの拡散をするので、従来の方法の長所を踏襲している
。

さらに、Ｎｃｈ　ＭＯＳ　トランジスタのＬＤＤ領域８
は表面濃度が約Ｉ　Ｘ　１０１８ａｔｏｍ／ｍ３程度と
なり、その深さは約０．２５μｍとなる。この結果、Ｎ
ｃｈＭ　ＯＳ’　）ランジスタは信頼性にすぐれ、ショ
ートチャネル効果に強い特性をもち、かつ配線領域との
オーミックコンタクトを何ら支障なくとることができる
。

なお、絶縁膜Ｐ−Ｓ−Ｇ　の代わシに、Ｂ−Ｐ−８−Ｇ
（Ｂｏｒｏｎｏ　−Ｐｈｏｓｐｈｏ　−５ｉｌｉｃａｔ
ｅ　−Ｇｌａｓｓ　）を使用すれば、段差被覆性はさら
に改善されることは公知の事実であυ、この発明の製造
方法に何らの支障も与えない。

これ以降の工程は一般の半導体装置の段進方法と全く同
じである。つ１す、公知のホトリソグラフィおよびエツ
チング技術によシ、コンタクトホールを開孔し、一般に
使用されている約１．０ウエイ）％程度のシリコンを含
んだアルミニウムをスパック法で蒸着する。これをやは
り公知のホトリングラフィ技術を使用してノぐターニン
グし、所望する領域を残すようにエツチングする。続い
て、このメタル層と拡散層のコンタクト抵抗の低下を目
的としたシンタを４００〜５００　’Ｃ、ｎｌ雰囲気で
３０〜６０分行い、最後に絶縁層１０（通常は１２ウ工
イト％程度のＰＳＧ）を全面に堆積し、絶縁層１０を公
知のホトリソグラフィ・エツチング技術を用いてゼンデ
イングバット部だけ取シ除く。

（発明の効果） 以上詳細に説明したようにこの発明によれば、Ｎｃｈ　
ＭＯＳ　トランジスタのＬＤＤ領域領域用成用オン注入
をＮｃｈＭＯＳトランジスタのソース−ドレインとなる
Ｎ＋拡散層のイオン注入およびアニールの後に行ってい
るため、ＬＤＤ領域の拡散による濃度の低下やショート
チャネル効果が強くなることを防止でき、比較的深くて
抵抗の低いＮ拡散層を形成できる。

また、このＮ＋拡散層はＡｔ系の金属配線層とコンタク
トを取る場合、コンタクト部へのイオン注入や／々リア
メタルなどの工程の増加、複雑化を生じることなくオー
ミックコンタクトを形成できる。

さらに、Ｎｃｈ　ＭＯＳ　トランジスタのＬＤＤ領域、
！：　Ｐｃｈ　ＭＯＳ　トランジスタのソース−ドレイ
ン領域となるＰ拡散層とのアニールを同時に行えるため
、ＬＤＤ領域領域用成用オン注入の前にサイドウオール
スペーサを残したまま、Ｐ拡散層の形成用イオン注入を
行える。これは低抵抗のＰ拡散層を形成可能な従来の方
法の長所をそのまま使用でき（。ＪることＫなる。これ
によシ、高歩留シで高い信頼性をもつＣＭＯＳ型半導体
装置を得ることができる。

【図面の簡単な説明】

＃！１図（ａ）ないし第１図（ロ）はこの発明のＣＭＯ
Ｓ型半導体装置の製造方法の一実施例の工程説明図、第
２図（ａ）ないし第２図（ｅ）は従来のＣＭＯＳ型Ｏ８
（ｃ）体装置の製造方法の工程説明図である。 １・・・Ｐ型シリコン基［，２・・・Ｎ−ウェル４．３
．。 １２・・・二酸化シリコン膜、４・・・Ｐ型拡散層、５
・・・（ｄ）ケート電極、７・・・サイＰウオールスペ
ーサ、８・・・ＬＤＤ領域、９・・・Ｎ＋拡散層、１０
・・・絶縁層、１１・・・Ｐ＋拡散層。 （ｅ） 特許出願人　沖電気工業株式会社 代理人　弁理士　　菊　　池　　　　　弘第１図 第１図 句９；　　　　゛

Claims (1)

1. 【特許請求の範囲】 （ａ）シリコン基板上のゲート電極の側壁にサイドウォ
   ールスペーサを形成する前にこのゲート電極および上記
   シリコン基板の表面が露出しないように二酸化シリコン
   膜で覆う工程と、 （ｂ）上記ゲート電極の側壁にポリシリコン膜あるいは
   窒化シリコン膜でサイドウォールスペーサを形成する工
   程と、 （ｃ）このサイドウォールスペーサと上記ゲート電極の
   層をマスクとしてＮｃｈＭＯＳトランジスタのソース・
   ドレイン領域にＮ型となる不純物をイオン注入する工程
   と、 （ｄ）上記不純物の活性化を行つた後にＰｃｈＭＯＳト
   ランジスタのソース・ドレイン領域にＰ型となる不純物
   をサイドウォールスペーサとゲート電極の層の両方をマ
   スクとしてイオン注入した後このサイドウォールスペー
   サを除去する工程と、 （ｅ）上記ＮｃｈＭＯＳトランジスタのＬＤＤ領域を形
   成するためにイオン注入を上記ゲート電極をマスクとし
   て行う工程と、 よりなることを特徴とするＣＭＯＳ型半導体装置の製造
   方法。