JPS59161870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59161870A JPS59161870A JP3586483A JP3586483A JPS59161870A JP S59161870 A JPS59161870 A JP S59161870A JP 3586483 A JP3586483 A JP 3586483A JP 3586483 A JP3586483 A JP 3586483A JP S59161870 A JPS59161870 A JP S59161870A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000009826 distribution Methods 0.000 claims abstract description 7
- 150000004767 nitrides Chemical class 0.000 claims abstract description 7
- 229920005591 polysilicon Polymers 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 12
- 230000002265 prevention Effects 0.000 abstract description 3
- 238000000137 annealing Methods 0.000 abstract description 2
- 238000004904 shortening Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 241000600169 Maro Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、ショートチャンネル化およびパンチスルー
などを防止できるようにした半導体装置の製造方法に関
する。
などを防止できるようにした半導体装置の製造方法に関
する。
（従来技術）
従来のＭＯ８型トランジスタはダート絶縁膜としてシリ
コン熱酸化膜を、ダート電極としてポリシリコンを、さ
らにソースドレイン形成用のイオン注入に際しては、均
一なるシリコン熱酸化膜を用いてお夛、この構造を使用
することにより、ソースドレイン拡散層を形成した場合
、ソースドレイン不純物がＭＯＳ）ランソスタのチャン
ネル領域へ深く拡散することで、ＭＯＳ）ランソスタの
ショートチャンネル効果によるＶＴ （スレッシュホー
ルド電圧）のシフトや、パンチスルーなどの現象が発生
していた。
コン熱酸化膜を、ダート電極としてポリシリコンを、さ
らにソースドレイン形成用のイオン注入に際しては、均
一なるシリコン熱酸化膜を用いてお夛、この構造を使用
することにより、ソースドレイン拡散層を形成した場合
、ソースドレイン不純物がＭＯＳ）ランソスタのチャン
ネル領域へ深く拡散することで、ＭＯＳ）ランソスタの
ショートチャンネル効果によるＶＴ （スレッシュホー
ルド電圧）のシフトや、パンチスルーなどの現象が発生
していた。
また、この構造による前述の現象を回避するためには高
エネルギによるイオン注入工程の増加、基板一度の制御
などの技術が必要となシ、半導体製造技術が複雑さを増
す要因となっていた。
エネルギによるイオン注入工程の増加、基板一度の制御
などの技術が必要となシ、半導体製造技術が複雑さを増
す要因となっていた。
（発明の目的）
この発明は前述の欠点を解決するためになされたもので
、ショートチャンネル化、パンチスルーなどを防止でき
る半導体装置の製造方法を提供することを目的とする。
、ショートチャンネル化、パンチスルーなどを防止でき
る半導体装置の製造方法を提供することを目的とする。
（発明の構成）
この発明の半導体装置の製造方法は、半導体基板上にシ
リコン熱酸化族、ＣＶＤ１化膜およびゲートポリシリコ
ンを順次形成し、シリコン熱酸化族の一部が露出するま
でゲートポリシリコンをエツチングしてＣＶＤｋｄ化膜
の厚さを異ならせ、半導体基板に不純物を注入してＭＯ
Ｓ）ランソスタのチャンネル方向に対して不純物分布に
差異を有するようにソース・ドレイン拡散層を形成する
ようにしたものである。
リコン熱酸化族、ＣＶＤ１化膜およびゲートポリシリコ
ンを順次形成し、シリコン熱酸化族の一部が露出するま
でゲートポリシリコンをエツチングしてＣＶＤｋｄ化膜
の厚さを異ならせ、半導体基板に不純物を注入してＭＯ
Ｓ）ランソスタのチャンネル方向に対して不純物分布に
差異を有するようにソース・ドレイン拡散層を形成する
ようにしたものである。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第１図ないし第５図はその一
実施例の工程説明図であり、この第１図ないし第５図に
おいて、工は半導体基板、２はシリコン熱酸化族、３は
ＣＶＤＭ化膜、４はゲートポリシリコン、５はレジスト
、６はソースドレイン形成用不１７４ｍ、７．８はソー
スドレイン拡散ノ奮、ＡはＣＶＤ望化膜のソース・ドレ
イン領域への拡が９幅である。
て図面に基づき説明する。第１図ないし第５図はその一
実施例の工程説明図であり、この第１図ないし第５図に
おいて、工は半導体基板、２はシリコン熱酸化族、３は
ＣＶＤＭ化膜、４はゲートポリシリコン、５はレジスト
、６はソースドレイン形成用不１７４ｍ、７．８はソー
スドレイン拡散ノ奮、ＡはＣＶＤ望化膜のソース・ドレ
イン領域への拡が９幅である。
第１図は半導体：に、板１上にシリコン熱酸化膜２、Ｃ
ＶＤ窒化膜３、ゲートポリシリコン４を形成し７’ｃＭ
Ｏ８）ランヅスタのアクティブ領域となル部分を示して
いる。
ＶＤ窒化膜３、ゲートポリシリコン４を形成し７’ｃＭ
Ｏ８）ランヅスタのアクティブ領域となル部分を示して
いる。
次に、第２図に示すように前記ゲートポリシリコン４上
にフォトリングラフィ技術によシ、レノスト５を形成す
る。
にフォトリングラフィ技術によシ、レノスト５を形成す
る。
さらに、 ＣＦ４プラズマエツチング技術によりレジス
ト５をマスクとして、ゲートポリシリコン４をエツチン
グする訳であるが、このときに第３図に示すごとく、シ
リコン熱酸化膜２の一部が露出するまでゲートポリシリ
コン４をエツチングする。
ト５をマスクとして、ゲートポリシリコン４をエツチン
グする訳であるが、このときに第３図に示すごとく、シ
リコン熱酸化膜２の一部が露出するまでゲートポリシリ
コン４をエツチングする。
この工程が終了した時点で、ＣＶＤ窒化膜３が第３図の
ような幅Ａを残した構造が得られる。
ような幅Ａを残した構造が得られる。
次に、第４図において、ソースドレイン形成のための不
純物６をイオン注入する。このとき、イオン注入におけ
る注入エネルギ、不純物濃度およびマスク膜厚が半導体
基板内への注入深さを決定するため、注入エネルギ、不
純′ａ１ｍ度を一定とした場合、第４図に示すごとく、
従来法と同様の不純物分布を有するソースドレイン拡散
層ｆｉＩ７と、それよシも浅く形成される不純物層８が
実現される。
純物６をイオン注入する。このとき、イオン注入におけ
る注入エネルギ、不純物濃度およびマスク膜厚が半導体
基板内への注入深さを決定するため、注入エネルギ、不
純′ａ１ｍ度を一定とした場合、第４図に示すごとく、
従来法と同様の不純物分布を有するソースドレイン拡散
層ｆｉＩ７と、それよシも浅く形成される不純物層８が
実現される。
これらのイオン注入によシ半導体基板１内に導入された
不純物を活性化させるため、次工程において高温アニー
ルを行うと、第５図のような、不純物分布がＭＯＳトラ
ンジスタのチャンネル付近に形成される。
不純物を活性化させるため、次工程において高温アニー
ルを行うと、第５図のような、不純物分布がＭＯＳトラ
ンジスタのチャンネル付近に形成される。
以上、第１の実施例で説明したように、ＭＯＳトランジ
スタのチャネル方向に対し、ソーストレイン拡散層が知
った不純物濃度分布を有し、それがチャネル方向への不
純物の拡がりを抑制する構造となっているため、微細な
ＭＯＳ）ランノスタを実現するために必要となる（１）
２シヨートチヤネル化の防止、（２ンバンチスルーの防
止−などが滲従来の半導体製造技術であるＣＶＤ技術と
ＣＦ４プラズマエツチング技術で簡単に実現できるとい
う利点がある。
スタのチャネル方向に対し、ソーストレイン拡散層が知
った不純物濃度分布を有し、それがチャネル方向への不
純物の拡がりを抑制する構造となっているため、微細な
ＭＯＳ）ランノスタを実現するために必要となる（１）
２シヨートチヤネル化の防止、（２ンバンチスルーの防
止−などが滲従来の半導体製造技術であるＣＶＤ技術と
ＣＦ４プラズマエツチング技術で簡単に実現できるとい
う利点がある。
（究明の効果）
この発明は、微細加工技術を必要とするＶ、ＬＳ、Ｉ技
術でのＭＯＳトランジスタの製造技術に対し、ソースド
レイン拡散層の不純物分布をＭＯＳトランジスタのチャ
ンネル方向に差をもたせるようにしたので、ショートチ
ャネル化、パンチスルーなどを防止できる利点がある。
術でのＭＯＳトランジスタの製造技術に対し、ソースド
レイン拡散層の不純物分布をＭＯＳトランジスタのチャ
ンネル方向に差をもたせるようにしたので、ショートチ
ャネル化、パンチスルーなどを防止できる利点がある。
第１図ないし第５図はそれぞれこの発明の半導体装置の
一実施例を説明するための工程説明図でおる。 ｌ・・・半導体基板、２・・・シリコンば化膜、３・・
・Ｃ’ＶＤ窒化膜、４・・・ゲートポリシリコン、５・
・・レジスト、６・・・ソースドレイン形成用不測物、
７゜８・・・ソースドレイン拡散層、Ａ・・・ｃｖＤ７
化展のソースドレイン領域への拡が９幅。 特許出願人 沖篭気工莱株式会社 麿：：ＩＴ・−７ １−宜 第１図 第４ 図
一実施例を説明するための工程説明図でおる。 ｌ・・・半導体基板、２・・・シリコンば化膜、３・・
・Ｃ’ＶＤ窒化膜、４・・・ゲートポリシリコン、５・
・・レジスト、６・・・ソースドレイン形成用不測物、
７゜８・・・ソースドレイン拡散層、Ａ・・・ｃｖＤ７
化展のソースドレイン領域への拡が９幅。 特許出願人 沖篭気工莱株式会社 麿：：ＩＴ・−７ １−宜 第１図 第４ 図
Claims (1)
- 半導体基板上にシリコン熱酸化膜、ＣＶＤ窒化膜および
ゲートポリシリコンを順次形成するとともに上記シリコ
ン熱酸化膜の一部が露出するまでｙ−トボリシリコンを
エツチングしてＣＶＤ窒化膜の厚さを異ならせる工程と
、上記半導体基板に不純物を混入してＭＯＳトランジス
タのチャンネル方向に対して不純物分布に差異を有する
ようにソース・ドレイン拡散層を形成する工程とよシな
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3586483A JPS59161870A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3586483A JPS59161870A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161870A true JPS59161870A (ja) | 1984-09-12 |
Family
ID=12453852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3586483A Pending JPS59161870A (ja) | 1983-03-07 | 1983-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161870A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237037A (ja) * | 1989-03-09 | 1990-09-19 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH06120249A (ja) * | 1991-12-24 | 1994-04-28 | Semiconductor Energy Lab Co Ltd | Ｍｏｓトランジスタ作製方法およびその構造 |
| JPH08236771A (ja) * | 1996-03-22 | 1996-09-13 | Semiconductor Energy Lab Co Ltd | Ｍｏｓ型トランジスタ |
| US6337231B1 (en) | 1993-05-26 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US7348227B1 (en) | 1995-03-23 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1983
- 1983-03-07 JP JP3586483A patent/JPS59161870A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237037A (ja) * | 1989-03-09 | 1990-09-19 | Fuji Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH06120249A (ja) * | 1991-12-24 | 1994-04-28 | Semiconductor Energy Lab Co Ltd | Ｍｏｓトランジスタ作製方法およびその構造 |
| US7087962B1 (en) | 1991-12-24 | 2006-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a MOS transistor having lightly dopped drain regions and structure thereof |
| US6337231B1 (en) | 1993-05-26 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US7348227B1 (en) | 1995-03-23 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7816195B2 (en) | 1995-03-23 | 2010-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8574976B2 (en) | 1995-03-23 | 2013-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JPH08236771A (ja) * | 1996-03-22 | 1996-09-13 | Semiconductor Energy Lab Co Ltd | Ｍｏｓ型トランジスタ |
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