JPH08236771A

JPH08236771A - Ｍｏｓ型トランジスタ

Info

Publication number: JPH08236771A
Application number: JP6661296A
Authority: JP
Inventors: Mitsufumi Kodama; 光文小玉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1996-03-22
Filing date: 1996-03-22
Publication date: 1996-09-13

Abstract

(57)【要約】【課題】簡単で、少ない工程数により実現出来るＬＤ
Ｄ構造を持つＭＯＳトランジスタを提供する。【解決手段】従来のＬＤＤ構造を有するＴＦＴの作製
方法で必要であったゲイト電極側面のスペーサの代わり
に通常のゲイト絶縁膜をゲイト電極よりチャネル幅方向
に幅広く形成し、さらにこのゲイト絶縁膜より薄い絶縁
膜をその横に形成して、ゲイト絶縁膜のゲイト電極以外
の部分の厚みとその横の薄い絶縁膜との厚みの差を利用
して、ゲイト電極の端部とソースまたはドレインとの間
の半導体膜部分に低濃度の不純物領域を形成した構造と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主にアクティヴマ
トリクス駆動方式液晶ディスプレイ、イメージセンサ
ー、サーマルヘッドなどに使用される薄膜トランジスタ
に関する。また本発明はＬＳＩにおけるＭＯＳ型トラン
ジスタにも適用可能である。

【０００２】

【従来の技術】従来より、薄膜トランジスタ（以下ＴＦ
Ｔと略す）は小型テレビやコンピューターに用いられる
液晶ディスプレイ、ファクシミリ等に用いられるイメー
ジセンサー、サーマルヘッドに用いられてきた。アモル
ファスシリコン薄膜トランジスタはその製造方法が比較
的容易で、大面積化しやすいという特徴があるため、現
在最も開発が盛んである。

【０００３】しかしながら、アモルファスシリコンＴＦ
Ｔは電子、正孔の移動度がそれぞれ１ｃｍ²／ＶＳ、
０．１ｃｍ²／ＶＳ程度と非常に小さいという欠点を持
っている。よって、例えば液晶ディスプレイの一つ一つ
の画素やイメージセンサーの各ビットをスイッチングす
る分には大きな問題にはならないが、同じ基板上に駆動
回路を構築するためには特にスイッチング速度の面で特
性不足となる。

【０００４】一方で、小型液晶テレビやイメージセンサ
ーに用いられている多結晶シリコンＴＦＴは電子、正孔
移動度ともおよそ１０ｃｍ²／ＶＳ以上ある。そして実
際に駆動回路を構築し、製品化されて市場に出回ってい
るものもある。

【０００５】この多結晶シリコンＴＦＴは通常コプラナ
型構造、すなわちゲイト、ソース、ドレイン各電極がす
べてシリコンチャネル部に対して基板と反対側にある構
造を有している。

【０００６】このような構造のＴＦＴの場合、ソース、
ドレイン部分の半導体膜への不純物の導入は、通常はゲ
イト電極をマスクとしたセルフアラインでイオン注入法
やイオンドープ、あるいはプラズマドープと呼ばれる方
法により行われる。さらに不純物の活性化を６００℃程
度以上の熱アニール、あるいはレーザーアニールにより
行なった後、層間絶縁膜や金属配線等を形成してＴＦＴ
が完成させる。

【０００７】

【発明が解決しようとする課題】このようにして作製さ
れるコプラナ型のＴＦＴは図３（ａ）に示す様な位置関
係で不純物領域が設けられた構造をしている。この構造
の場合、高濃度のドーピング層２０，２１がゲイト電極
２２／ゲイト絶縁層膜２３の真横ないし、一部分がゲイ
ト電極に重なって設けられている。

【０００８】このためＴＦＴを動作させる際にドレイン
２０近傍に電界が集中して、いわゆるホットキャリアが
発生することによりＧｍの直線性が悪くなったりする。
また長期的にはＧｍ劣化等のデバイス特性劣化を起こし
信頼性が低くなる等の不具合が起こってしまう。さらに
ドレイン２０近傍に存在するバンドギャップの中央付近
の準位を介したリーク電流が流れ易いなどの不良が生じ
てしまう。

【０００９】こうした不具合を解決する手段としてＬＤ
Ｄ（Lightly doped drain ）構造がＬＳＩでは採用され
ている。この構造は、近年ＴＦＴにおいても検討され、
一部で採用されてもいる。

【００１０】このような構造のＴＦＴの作製方法は一般
的には次のような方法を取る。

【００１１】まず、島状にパターニングされたシリコ
ン上にゲイト酸化シリコン２３、高濃度に不純物をドー
ピングしたシリコン膜２２を成膜する。次にこれら被膜
をパターニングしてゲイト電極２２、ゲイト酸化シリコ
ン膜２３を形成する。そして不純物をゲイト電極２２に
覆われていない島状シリコン部分（ソース２１、ドレイ
ン２０部）に１０¹⁷〜１０¹⁹atoms/cm³程度の低濃度で
導入する。その後にステップガバレッジの良い成膜方法
で酸化シリコン膜２４を成膜して図３（ｂ）の状態を得
る。このときゲイト部分の側壁には酸化シリコン膜が厚
く堆積する。

【００１２】次にこの酸化シリコン膜をＲＩＥ（リア
クティヴ・イオン・エッチング）法などの異方性の高い
エッチング法でエッチングする。この結果、ゲイト電極
２２の側面近傍にこの酸化シリコン膜２５が残存する。
こうして図３（ｃ）の状態を得る。このゲイト電極側面
の膜厚が厚かった部分は後のドーピング用のスペーサと
なる。

【００１３】次に前に作製したゲイト電極２２近傍の
酸化シリコン膜２５（ドーピング用スペーサ）をマスク
として利用し、不純物を高濃度（１０²⁰〜１０²¹atoms/
cm³程度）にイオン注入する。そして、不純物を活性化
させてソース２８およびドレイン２７を形成させる。同
時にゲイト電極２２近傍の酸化シリコン膜２５の下に、
不純物が低濃度で導入されたＬＤＤ部２６を形成させ
る。そして、図３（ｄ）の状態を得る。以上のようにし
てＬＤＤ構造を形成することができる。

【００１４】しかし、以上のような作製行程は、従来の
図３（ａ）の構造のトランジスタを作製する場合と比較
して、〜の工程が増加してしまう。このため歩留の
面でもコストの面でも不利になってしまう。

【００１５】

【課題を解決するための手段】本発明は前記の問題点を
解決し、フォトマスクの増加や成膜工程の大きな追加な
しにオフセット構造あるいはＬＤＤ（Lightly doped dr
ain ）構造を形成する。そして、高信頼性、高オフ抵抗
の特性を安定して得られる結晶性を有するシリコン薄膜
トランジスタを絶縁基板上に製造することを目的として
いる。

【００１６】すなわち、従来のＬＤＤ構造を有するＴＦ
Ｔの作製方法で必要であったゲイト電極側面のスペーサ
の代わりに通常のゲイト絶縁膜をゲイト電極よりチャネ
ル幅方向に幅広く形成し、さらにこのゲイト絶縁膜より
薄い絶縁膜をその横に形成して、ゲイト絶縁膜のゲイト
電極以外の部分の厚みとその横の薄い絶縁膜との厚みと
の差を利用して、ゲイト電極の端部とソースまたはドレ
インとの間の半導体膜部分に低濃度の不純物領域を形成
するものである。

【００１７】

【発明の実施の形態】以下に図１及び図２を参照して、
本発明の実施の形態を説明する。まず、絶縁基板上１に
島状の結晶性シリコン活性層２を形成する。（図１
（ａ））その後に、ゲイト酸化シリコン膜３、ゲイト電
極を構成する高濃度に不純物がドーピングされたシリコ
ン膜４を成膜する。（図１（ｂ））次にこのシリコン膜
４を異方性の高いエッチング方法でエッチングしてゲイ
ト電極５の一応の外形を形成する。（図１（ｃ））この
工程に連続してあるいは若干エッチング条件（例えば、
エッチング気体の種類、反応応力、エッチングモード、
バイアス電圧等）を変更して、レジストパターン６より
露出した酸化シリコン膜３を一部を残してエッチング
し、ゲイト絶縁膜３に厚さの薄い部分７を形成する。こ
のゲイト絶縁膜３に厚さの薄い部分７は、ゲイト電極５
の両端付近に形成される。（図１（ｄ））この後、連続
してあるいはエッチングの条件を変更して、ゲイト電極
シリコンをエッチングする。このエッチングは、酸化シ
リコン膜との選択性が高く、且つ等方性のエッチング方
法で行う。このエッチングの結果、露出しているゲイト
電極の側壁方向にエッチングが行われる。そして、ゲイ
ト電極のチャネル幅方向を狭くしてゆき、最終的なゲイ
ト電極８の形状を完成する。（図２（ａ））この後にレ
ジストパターン６を除去する。こうして図２（ｂ）に示
されるようにゲイト電極８近傍のゲイト酸化シリコン膜
が厚い部分９と、それ以外の十分薄い部分７と、を有す
る構造ができあがる。

【００１８】この後に、この状態の上からイオン注入法
などにより不純物イオンを注入する。（図２（ｃ））こ
のとき各々のゲイト酸化シリコン膜の膜厚に対応した適
当な加速電圧とドーズ量を用いて不純物を打ち込むこと
により、ゲイト酸化膜の膜厚が薄い部分７の下の活性層
シリコンは高濃度に、ゲイト酸化膜の膜厚が厚い部分９
の下はＬＤＤ構造に適した濃度に不純物がドーピングさ
れる。こうして、各々ソースまたはドレイン部１０，１
１とＬＤＤ部１２とが形成される。

【００１９】この工程において、エッチングで除去され
るゲイト酸化シリコン膜の膜厚と残るゲイト酸化シリコ
ン膜の膜厚の差を適当な量に設定する事により、不純物
ドーピング工程を１回で済ませる事ができ、且つ半導体
膜に導入する不純物の濃度をコントロールすることが可
能となる。また、場合によっては、エッチングで除去さ
れるゲイト酸化膜の膜厚を零とする、即ち下層のシリコ
ン活性層２の表面が露出するまで完全に除去しても良
い。

【００２０】あるいは次のような方法でもこの構造は作
製できる。すなわち、前述の作製方法の工程において、
図１（ｄ）の工程と図２（ａ）の工程とを順序を入れ換
えて実施する。すなわち、まずゲイト電極シリコンを等
方性のエッチング方法でオーバーエッチングを十分コン
トロールしながらエッチングし、図２（ａ）の様な構造
を得る。

【００２１】次にこのレジスト直下のゲイト電極シリコ
ンのアンダーカットを等方性のエッチングの時間で制御
する。次に異方性の高いエッチング方法で今度は絶縁膜
３を引き続きエッチングする。こうしてレジストパター
ン６より露出した部分のゲイト酸化シリコンのエンチン
グが進み、図１（ｄ）の様な構造を形成できる。この後
のドーピング工程は上記と同様の方法を行うことでＬＤ
Ｄ構造のＴＦＴを実現することができる。

【００２２】このように本発明では、ゲイト絶縁膜のゲ
イト電極以外の部分の厚みと、その横の薄い絶縁膜との
厚みの差を利用して、ゲイト電極の端部とソースまたは
ドレインとの間の半導体膜部分に低濃度の不純物領域を
形成することができる。

【００２３】すなわち、不純物元素を半導体膜中に導入
する手段として通常使用されるイオン注入法の場合、そ
の注入する際の他の膜を通して行うと、この膜の厚さに
応じて注入された半導体膜における濃度が変化する。

【００２４】本発明は、この半導体膜上の膜の厚みの違
いによって、半導体膜に注入される不純物の濃度差を生
じさせる。そして、簡単な構成でＬＤＤ構造を実現した
ものである。つまり、不純物の注入をゲイト絶縁膜をと
おして行い、このゲイト絶縁膜の厚さをソースまたはド
レイン部分と接しているところは薄く設け、ゲイト電極
端部の近くの部分は通常または厚くする。

【００２５】例えばソースまたはドレイン部分の絶縁膜
の厚さを３００Åとして、一方ＬＤＤ部分のゲイト絶縁
膜の厚さを１０００Åとすることにより、高濃度の不純
物の注入と低濃度の不純物の注入とを同一の半導体膜に
対して同時に行うことができる。

【００２６】従来のＬＤＤ構造を持つＭＯＳトランジス
タの作製方法は、ＬＤＤ構造を取らないＭＯＳトランジ
スタの作製工程に比べて、新たにスペーサーとなる酸化
シリコンの成膜及びそのドライエッチング工程、さらに
２回目の不純物ドーピング工程が増加する。すなわち真
空処理を行う工程が３回増えるわけである。

【００２７】本発明においては、ドライエッチング工程
が増えるが、これらの工程は、ＬＤＤ構造を採用しない
従来の作製工程に真空を破らずに行う事の出来るプロセ
スをつけ加える事によって実施が可能であり、その工程
増加は非常に小さい。また、不純物ドーピング工程に至
っては１回のドーピングで行う事も可能であるため、従
来のＬＤＤ構造作製方法に比べ大きな相違点と優位性を
持つ。

【００２８】

【実施例】

［実施例１］まず図１に示すようにガラス基板１にパッ
シベーション膜を形成した後、ＬＰＣＶＤ法、プラズマ
ＣＶＤ法などによりアモルファスシリコン２を１０００
Å成膜する。

【００２９】次に６００℃で４８時間加熱し、アモルフ
ァスシリコン層を固相成長させたのち、フォトリソグラ
フィーにより島状にパターニングする。（図１（ａ））
次にゲイト絶縁膜として酸化シリコン膜３をスパッタ法
により１０００Åの厚さに成膜する。このスパッタ工程
は酸素ガス１００％で行う。さらにＬＰＣＶＤ法、プラ
ズマＣＶＤ法などにより、ゲイト電極として燐濃度が１
〜１０×１０²⁰ｃｍ^-3程度のアモルファスシリコン、ま
たはＬＰＣＶＤ法によりポリシリコンを３０００〜４０
００Åの厚さに成膜する。（図１（ｂ））この後、シリ
コン膜４をドライエッチングし図１（ｃ）に示す状態を
得る。このエッチング処理はガスとしてＣＦ₄＋Ｃｌ₂
系を用い、ＲＩＥ（リアクティヴ・イオン・エッチン
グ）モードの条件に設定し、処理基板の保持温度を１０
℃以下好ましくは０℃として行う。

【００３０】引き続き、真空を破らずに、反応ガスを交
換し、ＣＦ₄＋Ｈ₂系のガスでＲＩＥモードにより酸化
シリコン層３を７００Åエッチングする。こうして得ら
れた構造が図１（ｄ）である。すなわち、絶縁膜の厚さ
の薄い部分７がゲイト絶縁膜の横に設けられた構造とな
っている。

【００３１】さらにこのまま真空を破らずに基板を０℃
に冷却しつつ反応用のガスを切替えＣＦ₄＋Ｏ₂系のガ
スで等方性のプラズマエッチングを行う。すると、露出
している酸化シリコン層７とゲイト電極シリコン膜５の
エッチング選択比が数１０程度あるため図２（ａ）の様
にシリコン膜５のエッチングが進行する。こうしてゲイ
ト電極８を得る。

【００３２】また、このプラズマエッチングの前に行わ
れる酸化シリコン層３のエッチング時に、ゲイト電極の
側壁に堆積している側壁保護膜を酸素プラズマでアッシ
ングすることは、エッチングの再現性の点で良い結果を
得る。

【００３３】この様にしてゲイト電極幅を例えば３００
０Å狭くエッチングしたＴＦＴとしてＮＭＯＳトランジ
スタを作製する場合、不純物元素として燐（Ｐ）を例え
ば加速エネルギー６０ｋＶで２×１０¹³atoms/cm² のド
ーズ量に設定してイオン注入する。引き続き加速エネル
ギー３０ｋＶで５×１０¹⁵atoms/cm² のドーズ量で燐イ
オンを注入する。その後不純物活性化工程として例えば
６００℃で２４時間の熱アニールを加える事により、図
２（ｃ）のようなＬＤＤ構造を有したＴＦＴが得られ
る。

【００３４】この後の工程として４００℃で２時間水素
処理を行い、層間絶縁膜としてＰＳＧを〜１μｍ成膜
し、コンタクトホールの開孔を行い、Ａｌ電極の成膜と
パターニングを施してＬＤＤ構造を持つＴＦＴを完成さ
せる。

【００３５】このように作製されたＴＦＴの特性はゲイ
ト電圧が０Ｖのときのソース・ドレイン間のリーク電流
が〜１０^-9Ａ台からおおよそ２〜３桁も減少する。ま
た、ドレイン端における電界の集中が緩和され、ゲイト
酸化シリコン膜へのキャリア注入が減少したため耐圧が
向上する。

【００３６】［実施例２］以下は相補型ＭＯＳを作製す
る際の手順である。基本的な作製工程は前述の実施例１
に従う。まず図４（ａ）の構造を作製する。次に全面に
不純物として硼素（Ｂ）を例えば加速電圧１０ｋＶで１
×１０¹⁵atoms/cm² のドーズ量にてドーピングし、ＰＭ
ＯＳのソースまたはドレイン部分３０，３１を形成する
と同時にＬＤＤ３２をゲイト電極３３の近傍に形成す
る。（図３（ｂ））さらに図３（ｃ）の様にＰＭＯＳト
ランジスタ側をレジスト３４で覆い、不純物として燐
（Ｐ）を例えば加速電圧３０ｋＶで５×１０¹⁵atoms/cm
² のドーズ量にてドーピングする。そしてＮＭＯＳのソ
ースまたはドレイン部分３５，３６を形成すると同時に
ＬＤＤ３７をゲイト電極３８の近傍に形成する。（図３
（ｃ））次にレジストを剥離し、６００℃で２４時間の
活性化の後に、４００℃で２時間水素処理を行う。さら
に層間絶縁膜３９として常圧ＣＶＤ法で酸化シリコンを
約１μｍ成膜し、コンタクトホールの開孔を行い、Ａｌ
電極４０を形成する。（図３（ｄ））以上のようにし
て、相補型のＴＦＴでＬＤＤ構造を有するものを作製す
ることができる。

【００３７】以上の実施例においては、ゲイト絶縁膜と
して単層の材料を使用したが、とくにこの構成に限定さ
れることはなく、複数の絶縁材料を多層に積層した構成
のゲイト絶縁膜でも本発明を適用可能である。このよう
な場合、ゲイト絶縁膜の横に厚さの薄い絶縁膜をエッチ
ング工程によって実現する際に、材料が多層であるため
にエッチングの程度に差が出て、オーバーエッチングを
防止できる。

【００３８】以上の実施例においては、半導体膜および
絶縁膜としてシリコン系の材料を使用して説明を行っ
た。しかしこれらの材料に限定されるものではなく、そ
の他の材料で利用適用可能である。発明はＭＯＳトラン
ジスタ全てに適用できる。

【００３９】

【発明の効果】本発明の構成をとることにより、簡単な
構造でＬＤＤ特性を有するＭＯＳトランジスタを工程数
の増加なく実現することができる。

【００４０】また、使用するマスクの数もふえることが
ないので、作製コストをひくく抑えることができる。

【図面の簡単な説明】

【図１】ＬＤＤ構造を有するＭＯＳトランジスタの作製
工程の概略図

【図２】ＬＤＤ構造を有するＭＯＳトランジスタの作製
工程の概略図

【図３】ＬＤＤ構造を有するＭＯＳトランジスタの構造
および作製工程の概略図

【図４】ＭＯＳトランジスタの作製方法の応用例

【符号の説明】

７薄い絶縁膜８ゲイト電極９厚い絶縁膜１０ソース１１ドレイン１２ＬＤＤ部

Claims

【特許請求の範囲】

【請求項１】（ａ）表面が絶縁被膜で覆われた半導体基
板と、（ｂ）前記絶縁被膜上に形成されソース・ドレイン領域
及びチャネル領域を有する非単結晶半導体膜と、（ｃ）膜厚の厚い第１の領域と膜厚の薄い第２の領域と
を有し、前記第１の領域が前記チャネル領域を完全に覆
うように、前記第２の領域が前記ソース・ドレイン領域
上に位置するように前記半導体膜上に形成されたゲイト
絶縁膜と、（ｄ）前記ゲイト絶縁膜の前記第１の領域上に形成され
たゲイト電極とからなり、前記ゲイト電極を越えて延在する前記第１の領域の直下
の前記ソース・ドレイン領域と前記チャネル領域との間
の前記半導体膜中にＬＤＤ領域が形成され、前記第１の
領域の膜厚はほぼ均一であることを特徴とするＭＯＳ型
トランジスタ。
【請求項２】請求項１記載のＭＯＳ型トランジスタに
おいて、前記ソース・ドレイン領域にｎ型又はｐ型のい
ずれか一方の不純物がドープされていることを特徴とす
るＭＯＳ型トランジスタ。
【請求項３】請求項１記載のＭＯＳ型トランジスタに
おいて、前記ゲイト電極が不純物ドープされた多結晶シ
リコンからなることを特徴とするＭＯＳ型トランジス
タ。
【請求項４】請求項２記載のＭＯＳ型トランジスタに
おいて、前記不純物はボロン又はリンであることを特徴
とするＭＯＳ型トランジスタ。
【請求項５】（ａ）表面が絶縁被膜で覆われた半導体基
板と、（ｂ）前記絶縁被膜上に形成され、ソース・ドレイン領
域及びチャネル領域を有する非単結晶半導体膜と、（ｃ）膜厚の厚い第１の領域と膜厚の薄い第２の領域と
を有し、前記第１の領域が前記チャネル領域を覆い、ド
ーパント不純物が第１の濃度で前記第１の領域を介して
導入され、前記第２の領域が前記ソース・ドレイン領域
を覆うように前記半導体膜上に形成されたゲイト絶縁膜
と、（ｄ）前記チャネル領域と前記ソース・ドレイン領域と
の間に形成されたＬＤＤ領域とからなり、前記第１の領域は前記チャネル領域の端部を越えて前記
ＬＤＤ領域を覆うように延在し、前記第１の領域の膜厚はほぼ均一であることを特徴とす
るＭＯＳ型トランジスタ。
【請求項６】（ａ）表面が絶縁被膜で覆われた半導体基
板と、（ｂ）前記絶縁被膜上に形成され、不純物を含むソース
・ドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置し、前
記ソース・ドレイン領域に含まれる不純物と同一の不純
物を含む不純物領域を具備する中間領域とを有する非単
結晶半導体膜と、（ｃ）膜厚の厚い第１の領域と膜厚の薄い第２の領域と
を有し、前記第１の領域が前記中間領域上に位置し、前
記第２の領域が前記ソース・ドレイン領域上に位置する
ように前記半導体膜上に形成されたゲイト絶縁膜と、（ｄ）前記第１の領域上に形成されたゲイト電極とから
なり、前記不純物領域は前記中間領域内に前記ソース・ドレイ
ン領域に隣接して形成され、前記第１の領域の膜厚はほ
ぼ均一であることを特徴とするＭＯＳ型トランジスタ。
【請求項７】請求項６記載のＭＯＳ型トランジスタに
おいて、前記不純物領域に含まれる不純物の濃度が前記
ソース・ドレイン領域に含まれる不純物の濃度より小さ
いことを特徴とするＭＯＳ型トランジスタ。
【請求項８】（ａ）表面が絶縁被膜で覆われた半導体基
板と、（ｂ）前記絶縁被膜上に形成された非単結晶半導体膜
と、（ｃ）前記半導体膜上に形成され膜厚の厚い第１の領域
と膜厚の薄い第２の領域とを有し、前記第１の領域が前
記チャネル領域を完全に覆い、かつ前記第１の領域の膜
厚がほぼ均一であり、前記第２の領域が前記ソース・ド
レイン領域上に位置するように形成されたゲイト絶縁膜
と、（ｄ）前記ゲイト絶縁膜の前記第１領域上に形成された
ゲイト電極とからなり、前記ゲイト電極を越えて延在する前記第１の領域の直下
の前記ソース・ドレイン領域と前記チャネル領域との間
の前記半導体膜中にＬＤＤ領域が形成されることを特徴
とするＭＯＳ型トランジスタ。
【請求項９】請求項１記載のＭＯＳ型トランジスタに
おいて、前記第１の領域の端部は前記ＬＤＤ領域と隣接
する前記ソース・ドレイン領域の側端部にほぼ一致する
ことを特徴とするＭＯＳ型トランジスタ。
【請求項１０】請求項８記載のＭＯＳ型トランジスタ
において、前記ゲイト電極の端部は前記ソース・ドレイ
ン領域と隣接する前記ＬＤＤ領域の反対側の側端部にほ
ぼ一致することを特徴とするＭＯＳ型トランジスタ。
【請求項１１】請求項６記載のＭＯＳ型トランジスタ
において、前記第１の領域の端部は前記不純物領域と隣
接する前記ソース・ドレイン領域の側端部にほぼ一致す
ることを特徴とするＭＯＳ型トランジスタ。
【請求項１２】請求項１１記載のＭＯＳ型トランジス
タにおいて、前記ゲイト電極の端部は前記ソース・ドレ
イン領域と隣接する前記不純物領域の反対側の側端部に
ほぼ一致することを特徴とするＭＯＳ型トランジスタ。
【請求項１３】（ａ）表面が絶縁被膜で覆われた半導体
基板と、（ｂ）前記絶縁被膜上に形成された、ｐチャネル型薄膜
トランジスタとｎチャネル型薄膜トランジスタとから成
る相補型薄膜トランジスタとを有し、前記ｐチャネル薄膜トランジスタが（ｉ）前記絶縁被膜
上に形成され、少なくともチャネル領域とｐ型不純物で
ドープされたソース・ドレイン領域とを含む第１の非単
結晶半導体膜と、（ii）前記第１の非単結晶半導体膜上
に形成され前記第１の半導体膜の前記チャネル領域上に
位置する膜厚の厚い第１の領域と前記第１の半導体膜の
前記ソース・ドレイン領域上に位置する膜厚の薄い第２
の領域とを有する第１のゲイト絶縁膜と、（iii)前記第
１のゲイト絶縁膜の前記第１の領域上に形成された第１
のゲイト電極とからなり、前記第１のゲイト電極の端部を越えて延在する前記第１
のゲイト絶縁膜の前記第１の領域の直下の前記ソース・
ドレイン領域と前記チャネル領域との間の前記第１の半
導体膜中にＬＤＤ領域が形成され、前記第１のゲイト絶
縁膜の前記第１の領域の膜厚がほぼ均一であり、前記ｎチャネル薄膜トランジスタが（iv）前記絶縁被膜
上に形成され、少なくともチャネル領域とｎ型不純物で
ドープされたソース・ドレイン領域とを含む第２の非単
結晶半導体膜と、（ｖ）前記第２の非単結晶半導体膜上
に形成され前記第２の半導体膜の前記チャネル領域上に
位置する膜厚の厚い第１の領域と前記第２の半導体膜の
前記ソース・ドレイン領域上に位置する膜厚の薄い第２
の領域とを有する第２のゲイト絶縁膜と、（vi）前記第
２のゲイト絶縁膜の前記第１の領域上に形成された第２
のゲイト電極とからなり、前記第２のゲイト電極の端部を越えて延在する前記第２
のゲイト絶縁膜の前記第１の領域の直下の前記ソース・
ドレイン領域と前記チャネル領域との間の前記第２の半
導体膜中にＬＤＤ領域が形成され、前記第２のゲイト絶
縁膜の前記第１の領域の膜厚がほぼ均一である、ＭＯＳ
型トランジスタ。