CN1794442A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明是有关于一种半导体结构及其制造方法，该制造方法包括下列步骤：形成一罩幕层于一基材上；形成一隔离区于基材中，以隔离一主动区与一虚设主动区；移除主动区中罩幕层的至少一部分，而形成一第一开口，第一开口暴露出基材；移除虚设主动区中罩幕层的至少一部分，而形成一第二开口，第二开口暴露出基材；以及同时在第一开口与第二开口中的基材上进行一选择性磊晶成长步骤。藉由第二开口的导入，而磊晶成长发生于第二开口中，图案密度更为均匀，因此可降低图案负载效应。

Description

半导体结构及其制造方法
技术领域
本发明是有关于一种半导体集成电路，且特别是有关于一种半导体集成电路的选择性磊晶制程的半导体结构及其制造方法。
背景技术
为改善半导体集成电路元件的性质，而发展出选择性磊晶成长(Selective Epitaxial Growth；SEG)制程，亦知为选择性磊晶。选择性磊晶成长制程已广泛地应用在应变硅(Strained Silicon)、上升(Elevated)源极与汲极以及浅接面的制作上。
如一般在此技术中所知，在选择性磊晶成长制程中，成长单晶半导体材料(例如硅或硅锗)于半导体层的暴露区上而不成长于绝缘层上(例如氧化层与氮化层)。因此，选择性磊晶成长制程不同于一般化学气相沉积(CVD)制程，因而在选择性磊晶成长制程的发展中产生了独特的问题。其中一个问题为图案负载效应，这样的效应乃是因为图案密度的差异所产生，而导致图案尺寸的均匀度恶化。“图案负载效应”是一种现象，而此现象是在磊晶成长同时发生在较高密度图案与较低密度图案的情况下所发生。由于从一地点至另一地点的薄膜成长率有所差异，成长的总量变得局部密集或稀疏取决于局部图案密度，而造成薄膜的厚度不均匀。有效图案密度的大变化已证明会产生重大且不欢迎的薄膜厚度变化。举例而言，由具介电质的大面积率(意味着供磊晶成长的表面积较少)的区域所围绕的隔离主动区的磊晶层的成长比密集的主动区的磊晶层的成长快速。此外，隔离主动区的磊晶层的成分亦不同于密集拥挤的主动区的磊晶层成分。这样的不均匀特别会使得元件的制作过程难以控制，且可能对元件的性能造成不利影响。
藉由调整磊晶参数，例如降低制程压力或调整反应气体的流率，可降低图案负载效应。然而，压力与气体流率的改变亦会对其他的磊晶性质，例如组成，产生冲击。此外，利用此种方式所产生的负载效应降低量并无法令人满意。为了有效抵销图案负载效应，而使用了一种虚设图案(DummyPattern)的布局设计步骤，其中修改电路布局并在低图案密度的地区加入虚设图案。为进行选择性磊晶成长，将虚设图案形成于介电材料所覆盖的区域上方的稀疏图案区中。这些虚设图案的材料一般与成长发生处所的材料相同。选择性磊晶成长同时发生在所需区域以及虚设图案区域上。虚设图案的加入有助于在整片晶圆上获得更均匀的图案密度，藉以降低图案负载效应。此种方式提供了较佳的结果。然而，亦增加了额外的制程步骤，以及因此而衍生的成本。必须在选择区域形成硅虚设图案，以使硅图案的密度均匀。因此，亟需一种低成本且有效的方法来降低图案负载效应。
由此可见，上述现有的半导体结构及其制造方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体结构及其制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体结构及其制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体结构及其制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的半导体结构及其制造方法，能够改进一般现有的半导体结构及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体制造方法存在的缺陷，而提供一种新型结构的半导体制造方法，所要解决的技术问题是使其可以降低选择性磊晶成长的图案负载效应，从而更加适于实用。
本发明的目的在于，克服现有的半导体结构存在的缺陷，而提供一种新型结构的半导体，所要解决的技术问题是使其可以降低选择性磊晶成长的图案负载效应，可同时在隔离与稠密拥挤的主动区上获得均匀的磊晶厚度与组成，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的半导体结构的制造方法，其至少包括以下步骤：形成一罩幕层于一基材上；形成一隔离区于该基材中，以隔离一主动区与一虚设主动区；移除该主动区中该罩幕层的至少一部分，而形成一第一开口，该第一开口暴露出该基材；移除该虚设主动区中该罩幕层的至少一部分，而形成一第二开口，该第二开口暴露出该基材；以及同时在该第一开口与该第二开口中的该基材上进行一选择性磊晶成长步骤。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体结构的制造方法，其中所述的第一开口与第二开口是同时形成。
前述的半导体结构的制造方法，其中所述的形成隔离区的步骤至少包括：形成一沟渠于该基材中；以一介电材料填充该沟渠；以及移除过量的该介电材料。
前述的半导体结构的制造方法，其更至少包括形成一衬垫层介于该基材与该罩幕层之间。
前述的半导体结构的制造方法，其中所述的选择性磊晶成长步骤形成一源极区以及一汲极区于该主动区中，且该半导体结构的制造方法更至少包括：形成一闸极介电材料于该基材上且介于该源极区与该汲极区；形成一闸极电极于该闸极介电材料上；以及形成一对间隙壁沿着该闸极电极与该闸极介电材料相对的复数个侧壁。
前述的半导体结构的制造方法，其更至少包括形成一第三开口于该主动区中，其中该选择性磊晶成长步骤同时进行于该第一开口、该第二开口与该第三开口，且并无元件形成于该第三开口中。
前述的半导体结构的制造方法，其中所述的基材至少包括：一第一基材；一埋入式氧化层位于该第一基材上；以及一第二基材位于该埋入式氧化层上，且具有一厚度，其中该隔离区的一深度大于该第二基材的该厚度。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的半导体结构，其至少包括：一罩幕层位于一基材上；一隔离区位于该基材中，以隔离一主动区与一虚设主动区；一闸极介电层位于该主动区中的该基材上；一闸极电极位于该闸极介电层上；一源极/汲极区实质对齐该闸极电极的相对两边；以及一第一半导体虚设特征位于该虚设主动区中，且并未与复数个主动元件电性耦合，该半导体虚设特征之一组成与该源极/汲极区之一组成实质相同。
前述的半导体结构，其中所述的第一半导体虚设特征与该基材实体接触。
前述的半导体结构的制造方法，其中所述的第一半导体虚设特征与该源极/汲极区具有实质近似的厚度。
前述的半导体结构的制造方法，其更至少包括一第二半导体虚设特征位于该主动中，且并未与该些主动元件电性耦合。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明半导体结构及其制造方法至少具有下列优点：
1、本发明半导体制造方法包括下列步骤：形成罩幕层于基材上；形成隔离区于基材中，以隔离主动区与虚设主动区；移除主动区的罩幕层的至少一部分，以形成第一开口穿透罩幕层，而暴露出基材；移除虚设主动区的罩幕层的至少一部分，以形成第二开口穿透罩幕层，而暴露出基材。在第一开口与第二开口中的基材的暴露部分上同时进行选择性磊晶成长。藉由在虚设主动区中形成数个开口，选择性磊晶发生于主动区与虚设主动区的开口中。图案密度更为均匀，因此可以降低图案负载效应。
2、本发明的半导体结构可以在主动区中形成额外的开口。如此一来，可以改善主动区中的图案均匀度，因而进一步降低整体的图案负载效应。
3、本发明利用现存结构来降低半导体制程的图案负载效应。可以同时在隔离与稠密拥挤的主动区上获得均匀的磊晶厚度与组成。在本发明的较佳实施例中，虚设特征的开口的形成与元件的制作同时。因此，无须额外的制程。
综上所述，本发明特殊的半导体结构及其制造方法，其具有上述诸多的优点及实用价值，并在同类产品及制造方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体结构及其制造方法具有增进的多项功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1A至9B是绘示本发明的较佳实施例在制作期间各中间阶段的剖视图。
2：晶片                        10：基材
12：埋入式氧化层               14：基材
20：区域                       22：区域
24：区域                       28：衬垫层
30：罩幕层                     32：沟渠
34：介电材料                   36：浅沟渠隔离
38：开口                       44：闸极介电层
45：虚设闸极介电层             46：闸极电极
47：虚设闸极电极               48：间隙壁
49：虚设间隙壁                 50：凹陷
52：源极与汲极区               54：虚设特征
56：虚设金属硅化物             57：金属硅化物
58：蚀刻终止层                 59：虚设金属硅化物
60：内层介电层                 61：虚设金属硅化物
62：接触插塞
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体结构及其制造方法其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。
请参阅图1A至图9B所示，是绘示本发明的较佳实施例在制作期间各中间阶段的剖视图，其中在本发明全部视图与说明实施例中，相同的图号表示相同的构件。本发明的较佳实施例使用源极/汲极区的选择性成长来作例子。熟习此项技艺者将了解到所讨论的方法可应用在集成电路中其他结晶组成的选择性磊晶成长上。
图1A与图1B是绘示晶片2的部分剖视图。在图1A所示的较佳实施例中，基材10是一半导体。基材10更佳是由硅所组成。在其他实施例中，基材10的材料可为其他半导体或绝缘材料，至少包括硅、碳、锗、镓、砷、氮、铝、铟、及/或磷。基材10的型式可为单晶或复合物。为了改善元件的性能，基材10较佳为应变材料。然而，亦可使用非应变的材料。
图1B是绘示晶片2，此晶片2具有绝缘层上有硅(SOI)结构。绝缘层上有硅结构包括薄埋入式绝缘层，或者较佳为埋入式氧化层(BOX)12位于第一基材10上，以及第二基材14位于埋入式氧化层12上。埋入式氧化层12较佳是一热氧化层。第二基材14的材质较佳是为经掺杂的硅，然亦可使用其他材料，例如锗、硅锗、碳化硅锗及其组合。第一基材10与第二基材14可包括相同材料或不同材料。
为了说明，将晶片2分成三种区域。区域20是主动区，可供数个主动元件形成于其上。区域22是数个隔离区，用以隔离不同的区域及/或元件，且是由介电材料所组成。区域24是虚设主动区，在此区域24中并未形成有主动元件与隔离结构。
选择性的衬垫层28与罩幕层30形成于最上方的基材(亦即图1A的基材10，或图1B的基材14)上。衬垫层28较佳是通过热制程所形成的薄膜，且是用来缓冲基材10与罩幕层30，藉以降低应力的产生。衬垫层28亦可作为后续形成的罩幕层30的蚀刻终止层。在此较佳实施例中，罩幕层30是由氮化硅所组成，且是利用低压化学气相沉积(LPCVD)所形成。在其他实施例中，罩幕层30是利用硅的热氮化、电浆增益化学气相沉积(PECVD)或使用氮-氢的电浆阳极氮化来加以制作。罩幕层30的较佳厚度介于约100nm与200nm之间。
藉由蚀刻穿过罩幕层30并延伸进入基材10中，以非等向性地形成沟渠32于隔离的区域22中。图2绘示出沟渠32形成于图1A所示的晶片中。在图1B所示的实施例中，这些沟渠较佳是达埋入式氧化层12，如此一来，后续形成的元件可为介电材料所包围，因而可降低漏电流。
图3是绘示以介电材料34填充沟渠32。这些填充材料较佳为利用高密度电浆(HDP)形成的氧化硅，亦可使用其他材料，例如氮氧化硅。接着，进行化学机械研磨(CMP)以移除过量的介电材料34，而形成如图4所示的结构。介电材料34的剩余部分构成浅沟渠隔离(STI)36。
图5是绘示出选择性蚀刻移除主动区域20与虚设主动区域24中的罩幕层30与衬垫层28的至少一部分。罩幕层30与衬垫层28经移除后，暴露出基材10。元件形成于主动区域20中所暴露的基材10上。为了简化图示，因此仅绘示形成单一元件。在实际操作中，可形成多个元件于主动区域20中。若元件仅形成于主动区域且没有元件形成于虚设主动区域24中时，在后续的源极与汲极区的选择性磊晶成长中，硅所构成的基材10在主动区域20中具有多个暴露部分，而在虚设主动区域24中硅基材10并未暴露出。这样将造成图案密度的不均匀，而引发图案负载效应。因此，在虚设主动区域24中，移除部分的罩幕层30与衬垫层28，以形成开口38。经由开口38，而暴露出硅基材10。虚设主动区域24中的罩幕层30与衬垫层28的移除较佳是与移除主动区域20中的相同层同时进行。开口38的位置与区域的选择为设计的决定，且须考虑主动区域20的图案密度，如此一来，可使晶片上的图案密度达到均匀。虽然在图5中，衬垫层28与罩幕层30完全移除，然较佳可进移除部分的衬垫层28与罩幕层30，且可在移除部分上形成虚设图案。
如图6所示，在主动区域20中的基材10上形成闸极介电层44与闸极电极46。在此技艺中所知，通过热氧化或其他方法可形成闸极介电层，藉以形成闸极介电层44与闸极电极46。接着，形成闸极电极层于闸极介电层上。闸极电极层的材质较佳为多晶硅，虽然亦可为金属或金属化合物，包括钛、钨、钴、铝、镍或其组合。接下来，图案化闸极介电层与闸极电极，以形成闸极介电层44与闸极电极46。闸极介电层44下方的基材10最后变成所形成的电晶体的通道区。沿着闸极介电层44与闸极电极46的侧壁形成一对间隙壁48。制作间隙壁48时，可利用众所已知的方法，例如毯覆性(Blanket)或选择性沉积介电层于包括基材10与闸极电极46等区域上，接着进行非等向性蚀刻以从水平表面上移除介电层，而留下间隙壁48。
当主动元件形成于主动区域中时，虚设图案亦同时形成于虚设主动区域中。图6是绘示一虚设闸极，其中此虚设闸极至少包括虚设闸极电极47、虚设闸极介电层45以及虚设间隙壁49。虚设闸极有助于降低图案负载效应，例如在后续化学机械研磨步骤中所产生的碟状化效应(Dishing Effect)。
图6亦绘示出藉由蚀刻进入基材10中而于邻近闸极电极46的每一边上的间隙壁处形成一对凹陷50。在较佳实施例中，在间隙壁48下方的基材10受到底切(Undercut)，而形成实质上与闸极电极46对齐的凹陷。间隙壁48经过设计，如此一来，可使凹陷与闸极电极准确对齐。可利用例如离子蚀刻方式非等向性地蚀刻基材，来形成凹陷50。非等向蚀刻造成凹陷形成于未受到间隙壁保护的区域中。必须了解到的一点是，亦存在有横向蚀刻，而使得这些凹陷延伸在间隙壁下方。间隙壁48的宽度形成一区域，而提供一些空间供横向蚀刻。虽然，虚设主动区域中留存有剩余的开口38，虚设主动区域中的基材10亦受到蚀刻，且较佳是与开口50的蚀刻同时进行。
图7是绘示利用选择性磊晶成长(Selective Epitaxial Growth；SEG)方式而选择性成长在凹陷50的源极与汲极区52及虚设特征54。源极与汲极区52及虚设特征54的材质为半导体，且在成长过程中可掺入所需掺质。一般而言，若未形成开口38，密集图案区，例如主动区域20的中心区，的成长率将小于稀疏图案区，例如主动区域20的边缘，的成长率。最终材料的成分，例如主动区域的中心区与边缘的掺杂浓度，亦会不同。藉由开口38的选择性磊晶成长，图案密度将更为均匀，而降低图案负载效应，且选择性成长的制程可获得较佳控制。
图8A是绘示分别形成于源极与汲极区52及虚设特征54上的虚设金属硅化物56与虚设金属硅化物59，以及分别形成于闸极电极46与虚设闸极电极47上的金属硅化物57与虚设金属硅化物61。在一较佳实施例中，虚设金属硅化物56与虚设金属硅化物59为金属硅化物，且其制作是先沉积一层薄金属，例如钛、钴、镍、或钨等等，于元件上，包括源极与汲极区52与闸极电极46(以及虚设闸极电极47)的暴露表面。接着，对元件进行加热，而在与硅接触的金属上引发金属硅化反应。完成反应之后，形成一层金属硅化物于暴露的硅与金属之间。藉由使用不会攻击金属硅化物、二氧化硅以及硅基材的蚀刻剂，来选择性地移除未参与反应的金属。
在替代实施例中，选择性地成长源极与汲极区52与虚设特征54于基材10上。图8B是绘示具有提升的源极/汲极区52与虚设特征54的实施例。相似于较佳实施例，源极/汲极区52与虚设特征54是利用选择性磊晶成长方式所沉积的半导体材料。
在图9A中，全面性地沉积蚀刻终止层(Etch Stop Layer；ESL)58于元件上。可利用低压化学气相沉积来制作蚀刻终止层58，但亦可使用其他化学气相沉积法，例如电浆增益化学气相沉积，以及热化学气相沉积。接下来，沉积内层介电层(ILD)60，有时亦可知是一前金属介电层(PMD)或内金属介电层(IMD)，于先前步骤中所形成的结构的表面上。此内层介电层60较佳是利用例如四乙氧基硅甲烷(TEOS)、化学气相沉积、电浆增益化学气相沉积、低压化学气相沉积或其他已知的沉积技术所沉积的低介电常数材料或二氧化硅。内层介电层60提供电晶体与其上方的金属线之间的绝缘。虚设闸极电极47、虚设金属硅化物56以及虚设特征54为蚀刻终止层58与内层介电层60所覆盖，而与电路的其余元件隔离。可于内层介电层60上形成光阻材料(未绘示)并予以图案化，以形成对源极与汲极区52与闸极电极46的接触开口。蚀刻终止层58在内层介电层60的蚀刻期间作为蚀刻终止层，而保护下方的金属硅化物57与虚设金属硅化物59。此外，制程控制与终点侦测可获得较为密切地控制，因此可限制过度蚀刻而穿过下方的金属硅化物57与虚设金属硅化物59的可能性。接着，形成接触插塞62，以提供进入主动区域中的元件的源极与汲极区52与闸极电极46的通道。在虚设主动区域中，无须形成接触插塞。
本发明的较佳实施例有数种变化。在一种变化中，如图9B所示，基材具有如图1B所示的绝缘层上有硅结构。当源极与汲极区52形成时，选择性成长亦发生在虚设主动区域24中的第二基材14上。开口38形成于虚设主动区域中，而暴露出第二基材14。选择性磊晶成长同时发生在主动区域20与虚设主动区域24中的第二基材14上。在另一种变化中，亦可在元件密度低的主动区域中形成虚设特征的额外开口38。如此可改善主动区内的图案密度均匀度，而进一步降低图案负载效应。在又一种变化中，打开已存在的介电层来暴露出基材并使选择性磊晶成长获得均匀图案负载效应的观念并不限于源极与汲极区的成长，而可应用在任何磊晶成长制程。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (11)

1、一种半导体结构的制造方法，其特征在于其至少包括以下步骤：
形成一罩幕层于一基材上；
形成一隔离区于该基材中，以隔离一主动区与一虚设主动区；
移除该主动区中该罩幕层的至少一部分，而形成一第一开口，该第一开口暴露出该基材；
移除该虚设主动区中该罩幕层的至少一部分，而形成一第二开口，该第二开口暴露出该基材；以及
同时在该第一开口与该第二开口中的该基材上进行一选择性磊晶成长步骤。
2、根据权利要求1所述的半导体结构的制造方法，其特征在于其中所述的第一开口与第二开口是同时形成。
3、根据权利要求1所述的半导体结构的制造方法，其特征在于其中所述的形成隔离区的步骤至少包括：
形成一沟渠于该基材中；
以一介电材料填充该沟渠；以及
移除过量的介电材料。
4、根据权利要求1所述的半导体结构的制造方法，其特征在于其更至少包括形成一衬垫层介于该基材与该罩幕层之间。
5、根据权利要求1所述的半导体结构的制造方法，其特征在于其中所述的选择性磊晶成长步骤形成一源极区以及一汲极区于该主动区中，且该半导体结构的制造方法更至少包括：
形成一闸极介电材料于该基材上且介于该源极区与该汲极区；
形成一闸极电极于该闸极介电材料上；以及
形成一对间隙壁沿着该闸极电极与该闸极介电材料相对的复数个侧壁。
6、根据权利要求1所述的半导体结构的制造方法，其特征在于其更至少包括形成一第三开口于该主动区中，其中该选择性磊晶成长步骤同时进行于该第一开口、该第二开口与该第三开口，且并无元件形成于该第三开口中。
7、根据权利要求1所述的半导体结构的制造方法，其特征在于其中所述的基材至少包括：
一第一基材；
一埋入式氧化层位于该第一基材上；以及
一第二基材位于该埋入式氧化层上，且具有一厚度，其中该隔离区的一深度大于该第二基材的该厚度。
8、一种半导体结构，其特征在于其至少包括：
一罩幕层位于一基材上；
一隔离区位于该基材中，以隔离一主动区与一虚设主动区；
一闸极介电层位于该主动区中的该基材上；
一闸极电极位于该闸极介电层上；
一源极/汲极区实质对齐该闸极电极的相对两边；以及
一第一半导体虚设特征位于该虚设主动区中，且并未与复数个主动元件电性耦合，该半导体虚设特征之一组成与该源极/汲极区之一组成实质相同。
9、根据权利要求8所述的半导体结构，其特征在于其中所述的第一半导体虚设特征与该基材实体接触。
10、根据权利要求8所述的半导体结构，其特征在于其中所述的第一半导体虚设特征与该源极/汲极区具有实质近似的厚度。
11、根据权利要求8所述的半导体结构，其特征在于其更至少包括一第二半导体虚设特征位于该主动中，且并未与该些主动元件电性耦合。
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