CN1630046A - 制造凸出源漏mosfet的方法以及由此制造的器件 - Google Patents
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Abstract
本发明提供一种形成SOI MOSFET器件的方法，该SOIMOSFET器件具有形成在具有栅极叠层的电介质层上的硅层，栅极叠层侧壁上的侧壁间隔以及形成在硅层的表面上的凸出的源/漏区。栅极叠层包括在栅极电介质层上面由多晶硅形成的栅极，所述栅极电介质层形成在所述硅层的表面上。电介质材料的塞形成在栅多晶硅上面帽层中的缺口中。栅极的侧壁覆盖侧壁间隔，侧壁间隔覆盖一部分塞，以便消除栅多晶硅的暴露，从而避免在形成凸出源/漏区形成期间的假外延生长。
Description
技术领域
本发明涉及制造FET半导体器件的方法，更具体地，涉及制造SOI CMOS结构的方法以及由其制造的器件。
背景技术
缩小(减小尺寸)硅绝缘体(SOI)互补金属氧化物半导体(CMOS)结构，需要减小硅的厚度，以便达到器件的性能目标(短沟道控制，等)。
图1A表示现有技术SOI器件10的典型结构，这种结构是在器件10的薄硅层12的表面上外延生长图1B的凸出源/漏区28S/28D之前的结构。器件10包括形成在埋入氧化物(BOX)层11上形成的薄硅层12。由电介质(栅氧化物)层14形成的栅极叠层，形成在上述薄硅层12上，栅极18由形成在上述栅极电介质层14上的多晶硅构成，并且在栅极18上形成硬掩模22。由氧化硅构成的侧壁间隔16形成在栅极18的侧壁上，用于完全覆盖栅极18的侧壁表面。
注意，拉出硬掩模22下的间隔16导致在栅极18顶角处暴露一些多晶硅的侧表面。这是由于正常加工导致的典型间隔拉出(间隔过度刻蚀，等)。通过以前公知的方法减少这种拉出，将减少整个过程(残余氮化物，等)的稳固性。
图1B表示在薄硅层12的表面上生长凸出源28S和凸出漏28D之后的图1A的器件10。图1B说明的问题是栅极18上角处的暴露会导致硅小结28T的假生长，这可以在栅极18顶角的暴露区域看到。
过去的工艺要求是用间隔16保护多晶硅栅18的多晶硅，用于避免在凸出的源漏形成期间形成假的外延生长。
硅化是将硅(Si)材料转化成硅化物材料的过程。作为硅化过程的结果，硅的消耗取决于所形成的硅化物的类型。例如，形成硅化钴(CoSi)比形成硅化镍(NiSi)消耗更多的硅。在SOI CMOS中需要凸出的源和漏结构，因为在其中形成器件的硅层的厚度减小。这是达到连续减小硅厚度的基本方法，即策略。
形成凸出的源/漏区的过程仅有非常有限的处理窗口。栅多晶硅通过硬掩模22和/或在侧壁间隔16上方的任何暴露，都会导致栅极18暴露位置的表面上不希望出现的硅小结28T的外延生长。
发明内容
本发明的一个目的是提供一种形成消除栅极暴露倾向的结构的方法/工艺。
本发明的另一个目的是提供这样的结构。
根据本发明，提供一种形成SOI MOSFET器件的方法，该SOIMOSFET器件具有形成在具有栅极叠层的电介质层上的硅层；栅极叠层侧壁上的侧壁间隔以及形成在硅层的表面上的凸出的源/漏区。栅极叠层包括在栅极电介质层上面由多晶硅形成的栅极，栅极电介质层形成在硅层表面上。包括非晶硅层的帽形成在栅多晶硅的顶面上。在帽层的周边形成缺口。缺口由电介质材料的塞子填充。形成在缺口中的塞子向下延伸到间隔侧壁顶部以下，用于消除栅多晶硅的暴露，从而避免在形成凸出源/漏区形成期间的假外延生长。
附图说明
下面参考附图解释和描述本发明的上述和其它方面和优点。在附图中：
图1A表示现有技术SOI CMOS FET器件的典型结构，这种结构是在器件的薄硅层的表面上形成图1B的凸出源/漏区之前的结构；
图1B表示通过在薄硅层的表面上外延生长硅生长凸出源和凸出漏之后的图1A的器件10，其中具有在外延生长过程中在栅极顶角上假生长的不需要的小结；
图2A表示图1A的器件，其中已经按照本发明进行了修改，在栅极的顶面上在非晶硅层上形成硬掩模层之前，在栅极的顶面上形成非晶硅层；
图2B表示形成凸出的源/漏后的图2A的器件，其中源/漏的形成使用了改进的方法，即仅在源/漏上外延生长，而不在栅多晶硅的顶角上形成任何外延硅的小结；
图3A-3J表示根据本发明制造图2A和2B所示器件的工艺流程；
图4是用作图3E到3G所示的刻蚀步骤的工艺流程图，用于选择性地切除在覆盖(blanket)多晶硅层顶部的非晶层，并刻蚀栅多晶硅和栅极电介质，形成栅极。
具体实施方式
参看图2A和2B，本发明提供一种形成凸出源区28S和凸出漏区28D的方法，源区28S和漏区28D与栅极18自对准，并且栅极18的侧壁间隔具有好的加工窗口。特别是，本发明提供一种形成图1B结构的方法/工艺，其中通过防止栅极18侧壁的多晶硅受到外延沉积处理而没有假小结28T的生长，从而形成凸出源/漏区28S/28D。
本发明方法的工艺要求是在栅多晶硅18与间隔26S之间插入另外一层电介质材料，用于在形成凸出的源/漏区28S/28D期间消除栅多晶硅18的暴露多晶硅并避免形成假的外延生长。
图2A表示图1A的器件，其中已经按照本发明进行了修改，在栅极18的顶面上形成非晶硅层21B随后在栅极18的顶面上在非晶硅层21B上形成硬掩模层22。接着，通过刻蚀掉非晶硅层21B的外边缘，在栅极18的顶部形成缺口24(示于图3F和3G)。在栅极18顶部形成的缺口24，被电介质塞26P填充，从而形成顶缺口栅极(TNG)结构。缺口24填充电介质塞26P，用于防止在栅极18顶端上的多晶硅上形成图1B中看到的小结28T之类的结构。
图2A和2B类似于图1A和1B，表示形成外延凸出源/漏区28S/28D之前和之后的结构。
图2A表示间隔拉下到与图1A相同的高度，但电介质塞26P防止在形成凸出源/漏区28S/28D的步骤过程中栅极18的多晶硅暴露。
图2B表示形成凸出的源/漏区28S/28D后的图2A的器件，其中源/漏区28S/28D的形成使用了改进的方法，即仅在源区28S和漏区28D的位置上外延生长。在栅极18多晶硅的顶角上没有图1B中看到的假生长。
图3A-3J表示制造图2A和2B的结构的工艺流程。本发明这个实施例的一个优点是，上述的正常工艺流程需要非常少的处理。关键是形成具有缺口24的顶缺口栅极结构(TNG)，接着在正常工艺程序中用一套电介质塞26P填充。此结构是用如下的步骤形成的：
1)在栅多晶硅的顶部薄区制备选择性缺口，必须以可控和可重复的方式进行，这是通过在用于形成栅极的多晶硅层的表面上形成非晶层而实现的；
图3A表示潜在的栅极叠层，包括二氧化硅的SOI材料埋入氧化物(BOX)层11，上面覆盖传统的SOI薄硅层12。在BOX层11上形成栅极氧化物层14B的覆盖(blanket)层和覆盖(blanket)多晶硅层18B。多晶硅层18B可以是掺杂的或未掺杂的。
图3B表示本发明第一步骤之后的图3A的叠层，随后形成本发明的TNG结构，在离子注入所述覆盖(blanket)多晶硅层18B顶面用于栅极18的过程中，所述叠层用于在多晶硅层18B的顶面形成覆盖(blanket)的、薄非晶硅层21B。锗或硅离子(21I)注入的数量，足以使多晶硅的所需厚度非晶化。非晶层的厚度通过选择所用的离子能量是可控的。
2)图3C表示栅极图案应用到图3B的器件10的过程。这个过程开始是在覆盖(blanket)非晶硅层21B的表面上沉积硬掩模材料(如氮化硅、TEOS等)的覆盖(blanket)硬掩模层22B，接着执行照相平版印刷制图的初始步骤，在覆盖(blanket)硬掩模层22B上形成光致抗蚀剂(PR)掩模23。
图3D表示将刻蚀硬掩模层22B刻蚀成光致抗蚀剂掩模23图案的过程中使用光致抗蚀剂掩模23之后的图3C的器件10，将刻蚀硬掩模层22B刻蚀成光致抗蚀剂掩模23的图案是通过硬掩模反应离子刻蚀(RIE)形成适于制成栅极叠层图案的硬掩模22而完成的。
图3E表示从有图案的硬掩模22上剥离PR掩模23后的图3D的器件10。
3)图3F表示在图3E的非晶硅层21B中TNG选择形成缺口24之后的图3E的器件10，所述缺口作为硬掩模22以下的底切缺口24，在缺口24之间形成非晶硅帽21。选择底切非晶层21B形成非晶硅帽21是在多晶硅RIE(下面详细描述)过程中完成的。
4)图3G表示具有通过RIE刻蚀覆盖(blanket)多晶硅层18B和覆盖(blanket)栅极电介质层14B之后的TNG结构的图3F的器件，RIE刻蚀后形成与硬掩模22对齐的多晶硅栅极18和栅极电介质层14。这是利用标准RIE刻蚀相对硬掩模22选择性刻蚀多晶硅而形成的。
5)图3H表示覆盖沉积一个间隔层26B之后的图3G的器件10，间隔层26B由合适的间隔材料构成，并且覆盖器件10的表面，同时使用图2A和2B中看到的塞子26P所用的材料填充非晶硅层21B的缺口24。间隔层26B中的间隔材料是由任意的间隔材料构成的，例如电介质材料，如二氧化硅或氮化硅。
6)图3I表示深刻蚀间隔层26B之后的器件10，其中在栅极18的侧壁形成间隔26S，同时在栅极结构的顶部在底切缺口24中形成塞子26P，从而在形成图3J所示的随后外延生长凸出源/漏的过程中对多晶硅栅极18的多晶硅提供保护。
图3J表示形成与侧壁间隔26S并列的凸出源/漏区28S/28D之后的图3I的器件，在用于形成凸出源/漏区28S/28D的外延生长过程中没有在栅极18的顶部形成小结。
此时，多晶硅侧壁间隔26S和顶帽22可以被去除，并且传统的加工步骤，如同本领域一般技术人员公知的，可以用于结束FET结构的形成。
形成底切
再次参看图3E，下面结合图4描述在覆盖(blanket)多晶硅层18B的顶部用于选择性底切选择非晶化层21B以及完成栅多晶硅刻蚀的刻蚀步骤。多晶硅刻蚀可以调节，用于得到栅极层18B顶部的精确底切。这是通过使用三步骤刻蚀工艺完成的。这个刻蚀工艺开始于图4的40，是在去耦等离子刻蚀反应器(未图示)中进行的。
A)形成顶缺口/底切
在步骤42，执行初始穿透和刻蚀非晶化/预掺杂多晶硅层21B。这个加工步骤使用低压(4-6mT)和高偏压刻蚀(180-200W)，使用80-120HBr(溴化氢)和少量氧气(O2，2-10sccm)。这个步骤通过底切非晶硅层21B得到缺口24。并且，层21B的底切数量通过HBr/O2比可得到非常精确控制。
B)钝化顶缺口/底切以用于精确TNG控制
在步骤44中，执行钝化步骤，其中缺口24的侧壁必须钝化，以便在其余的栅极刻蚀过程中保持缺口。这个步骤在注入破坏/预掺杂的非晶硅层21B的暴露表面上生长的氧化硅层(未图示)较厚。这个步骤使用的压力在40-60mT的范围内，高顶源功率(450-650W)，以及纯氧气(O2，100-150sccm)。
C)水平钝化穿透刻蚀以及刻蚀，以形成多晶硅栅极和栅极电介质层
在步骤46中，执行短的穿透步骤，随后刻蚀其余的多晶硅/栅极电介质叠层，即层18B/14B。多晶硅和栅极电介质刻蚀是高度选择性的RIE过程，在过程中使用诸如HBr、氧(O2)和氦(He)等物质。这个加工步骤使用的压力范围为20-60mT，顶/底功率分别为200-400W和30-100W，以HBr(150-300sccm)，O2(4-10sccm)，He作为稀释气体。这是标准栅多晶硅/栅极电介质刻蚀步骤。
底切的形成和多晶硅/栅极刻蚀过程在步骤48结束，从去耦等离子刻蚀反应器中取出器件10。
虽然按照上述的优选实施例描述了本发明，但本领域的一般技术人员应该认识到，本发明可以在权利要求的精神和范围内修改实施，即在不偏离本发明精神和范围的条件下，可以做出形式和细节上的变化。因此，所有这些变化在本发明的范围内，本发明包括权利要求的主题。
Claims (20)
1.一种形成SOI MOSFET器件的方法，该SOI MOSFET器件具有形成在具有栅极叠层的电介质层上的硅层；栅极叠层侧壁上的侧壁间隔以及形成在硅层的表面上的凸出的源/漏区，其中栅极叠层包括在栅极电介质层上面由多晶硅形成的栅极，所述栅极电介质层形成在所述硅层的表面上，所述方法包括如下步骤：
在栅极层上面形成帽层；
形成在所述多晶硅上的栅掩模，用于制成栅极的图案，所述掩模覆盖所述帽层的一部分，所述掩模具有图案并具有周边；
利用刻蚀工艺在栅掩模的图案中刻蚀所述帽层，该刻蚀工艺在所述掩模周边的下面的所述帽层以下底切，从而在掩模下的帽层中形成缺口；
通过在所述栅掩模的所述图案中刻蚀，从而形成电极叠层的图案；
用电介质塞在所述栅多晶硅与侧壁间隔之间填充所述缺口，以便去除栅多晶硅的暴露部分；
沿栅极侧壁直至所述塞接触所述栅多晶硅的高度以上形成所述侧壁间隔；以及
在所述硅层的顶部从所述间隔侧边开始形成凸出的源区和凸出的漏区，
由此避免了在形成凸出的源/漏区过程中形成假外延生长。
2.如权利要求1所述的方法，其特征在于，所述帽层包括在形成栅掩模之前通过离子注入多晶硅形成的非晶硅。
3.如权利要求1所述的方法，其特征在于，所述电介质塞和所述侧壁间隔是通过形成电介质材料覆盖层而形成的，所述电介质材料被深刻蚀以便形成所述塞和所述侧壁间隔。
4.如权利要求2所述的方法，其特征在于所述电介质塞和所述侧壁间隔是通过形成电介质材料覆盖层而形成的，所述电介质材料被深刻蚀形成所述塞和所述侧壁间隔。
5.如权利要求1所述的方法，其特征在于：
所述栅掩模包括硬掩模，以及
所述帽层包括在形成栅掩模之前通过离子注入多晶硅形成的非晶硅。
6.如权利要求1所述的方法，其特征在于：
所述栅掩模包括硬掩模，以及
所述电介质塞和所述侧壁间隔是通过形成电介质材料覆盖层而形成的，所述电介质材料被深刻蚀以形成所述塞和所述侧壁间隔。
7.如权利要求6所述的方法，其特征在于所述电介质塞和所述侧壁间隔是通过形成电介质材料覆盖层而形成的，所述电介质材料被深刻蚀以形成所述塞和所述侧壁间隔。
8.如权利要求1所述的方法，其特征在于：使用低压高偏压刻蚀，通过在所述帽层下的所述底切形成所述缺口，从而在掩模图案中刻蚀所述帽层。
9.如权利要求1所述的方法，其特征在于：
使用低压高偏压刻蚀，通过在所述帽层下的所述底切形成所述缺口，从而在掩模图案中刻蚀所述帽层，以及
接着通过在其上面生长氧化硅来钝化所述帽层的暴露表面。
10.如权利要求1所述的方法，其特征在于：
使用低压高偏压刻蚀，通过在所述帽层下的所述底切形成所述缺口，从而在掩模图案中刻蚀所述帽层，
接着通过在其上面生长氧化硅来钝化所述帽层的暴露表面，以及
接着在高选择性RIE工艺中在所述掩模的图案中刻蚀所述多晶硅和所述栅极电介质。
11.一种形成SOI MOSFET器件的方法，该SOI MOSFET器件具有形成在具有栅极叠层的电介质层上的硅层；栅极叠层侧壁上的侧壁间隔以及形成在硅层的表面上的凸出的源/漏区，其中栅极叠层包括在栅极电介质层上面由多晶硅形成的栅极，所述栅极电介质层形成在所述硅层的表面上，所述方法包括如下步骤：
在栅极层上面形成由非晶硅构成的帽层；
形成在所述多晶硅上的栅掩模，用于制成栅极的图案，所述掩模覆盖所述帽层的一部分，所述掩模具有图案并具有周边；
利用刻蚀工艺在栅掩模的图案中刻蚀所述帽层，该刻蚀工艺在所述掩模周边下面的所述帽层以下底切，从而在掩模下的帽层中形成缺口；
通过在所述栅掩模的所述图案中刻蚀，从而形成电极叠层的图案；
用电介质塞在所述栅多晶硅与侧壁间隔之间填充所述缺口，以便去除栅多晶硅的暴露部分；
沿栅极侧壁直至所述塞接触栅多晶硅的高度以上形成所述侧壁间隔；以及
在所述硅层的顶部从所述间隔侧边开始形成凸出源区和凸出漏区，
由此避免了在形成凸出源/漏区过程中形成假外延生长。
12.如权利要求11所述的方法，其特征在于：所述帽层的非晶硅是在形成栅掩模之前通过离子注入多晶硅而形成的。
13.如权利要求11所述的方法，其特征在于：所述电介质塞和所述侧壁间隔是通过形成电介质材料覆盖层而形成的，所述电介质材料被深刻蚀以便形成所述塞和所述侧壁间隔。
14.如权利要求12所述的方法，其特征在于：所述电介质塞和所述侧壁间隔是通过形成电介质材料覆盖层而形成的，所述电介质材料被深刻蚀以便形成所述塞和所述侧壁间隔。
15.如权利要求11所述的方法，其特征在于：
所述栅掩模包括硬掩模，以及
所述帽层包括在形成栅掩模之前通过离子注入多晶硅而形成的非晶硅。
16.如权利要求11所述的方法，其特征在于：
所述栅掩模包括硬掩模，以及
所述电介质塞和所述侧壁间隔是通过形成电介质材料覆盖层而形成的，所述电介质材料被深刻蚀以形成所述塞和所述侧壁间隔。
17.如权利要求16所述的方法，其特征在于：所述电介质塞和所述侧壁间隔是通过形成电介质材料覆盖层而形成的，所述电介质材料被深刻蚀以形成所述塞和所述侧壁间隔。
18.如权利要求11所述的方法，其特征在于：使用低压高偏压刻蚀，通过在所述帽层下的所述底切形成所述缺口，从而在掩模图案中刻蚀所述帽层。
19.如权利要求11所述的方法，其特征在于：
使用低压高偏压刻蚀，通过在所述帽层下的所述底切形成所述缺口，从而在掩模图案中刻蚀所述帽层，以及
接着通过在其上面生长氧化硅来钝化所述帽层的暴露表面。
20.一种SOI MOSFET器件，该SOI MOSFET器件具有形成在具有栅极叠层的电介质层上的硅层；栅极叠层侧壁上的侧壁间隔以及形成在硅层的表面上的凸出的源/漏区，其中栅极叠层包括在栅极电介质层上面由多晶硅形成的栅极，所述栅极电介质层形成在所述硅层的表面上，包括：
在栅极层上面的帽层；
在所述多晶硅上的栅掩模，用于制成栅极的图案，所述掩模覆盖所述帽层的一部分，所述掩模具有图案并具有周边；
所述帽层在栅掩模的图案中，具有在掩模周边下面的所述帽层以下的底切，所述底切在掩模下的帽层中形成缺口的形式；
用电介质塞在栅多晶硅与侧壁间隔之间填充缺口，以便去除栅多晶硅的暴露部分；
所述侧壁间隔沿栅极侧壁直至所述塞接触栅多晶硅的高度以上；以及
在所述硅层的顶部从所述间隔侧边开始的凸出源区和凸出漏区。
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