CN103515239A - 超薄soi半导体器件制造方法及超薄soi半导体器件 - Google Patents
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Abstract
本发明公开了一种超薄SOI半导体器件制造方法以及采用该方法制成的超薄SOI半导体器件，该方法包括：提供超薄SOI衬底；在所述超薄SOI衬底上形成栅介质层、栅极和偏移侧墙；对所述偏移侧墙外侧的顶层衬底进行第一次外延生长；对所述偏移侧墙外侧的顶层衬底进行轻掺杂以形成轻掺杂漏LDD区；在所述偏移侧墙外侧形成主侧墙；对所述主侧墙外侧的顶层衬底进行第二次外延生长；对所述主侧墙外侧的顶层衬底进行重掺杂以形成抬升源/漏极区。经过该方法制成的超薄SOI半导体器件，降低了主侧墙底部的抬升源/漏极区部分的电阻，同时降低了抬升源/漏极区和栅极之间的电容；本发明实现了同时具有较低电阻和较低电容的新型超薄SOI半导体器件，进而从整体上提升了超薄SOI半导体器件的性能。
Description
技术领域
本发明涉及半导体制造技术，特别涉及一种超薄SOI（Silicon On Insulator，绝缘体上硅）半导体的制造方法和半导体器件。
背景技术
目前，随着对半导体器件关键尺寸（CD，Critical Dimension）的降低以及对半导体器件的低功耗高速度要求的提高，基于超薄SOI的半导体器件已经广泛的应用半导体制造和应用领域。基于超薄SOI衬底制成的超薄SOI半导体器件，在超薄SOI衬底的顶层衬底中提供了完全耗尽的导电沟道，实现了对所制成的半导体器件的短沟道效应的良好控制。
图1和图2为现有的两种超薄SOI半导体器件的结构示意图。
如图1所示，现有的一种超薄SOI半导体器件，其包括了超薄SOI衬底1、位于超薄SOI衬底1之上的栅极结构2、位于栅极结构2两侧的抬升源/漏极区3；其中，该超薄SOI衬底1包括了底层衬底101、位于底层衬底101之上的衬底绝缘层102、以及位于衬底绝缘层102之上的顶层衬底；该栅极结构2包括位于超薄SOI衬底1中的顶层衬底之上的栅介质层201、位于所述栅介质层201之上的栅极202、位于栅极202两侧的偏移侧墙（offset spacer）203、以及位于偏移侧墙203外侧的主侧墙204；抬升源/漏极区3包括了位于栅极结构2两侧的顶层衬底部分、位于偏移侧墙203和主侧墙204底部的部分顶层衬底、以及在栅极结构2两侧的顶层衬底之上的抬升部分；在栅介质层201底部的顶层衬底形成了该超薄SOI半导体器件的导电沟道4。图1所示的超薄SOI半导体器件结构主要通过如下的过程形成。
先在超薄SOI衬底1之上形成栅介质层201、栅极202和偏移侧墙203，之后对栅极202两侧（偏移侧墙203外侧）的超薄SOI衬底1进行轻掺杂形成LDD（Lightly DopedDrain，轻掺杂漏）区，LDD区在超薄SOI衬底1的顶层衬底中向位于栅介质层201底部的顶层衬底进行扩散，使得LDD区延伸至偏移侧墙203底部的顶层衬底中，偏移侧墙203的一个作用就是保护栅极202，防止进行轻掺杂时（如采用离子注入方法），所掺杂的离子进入栅极202造成漏电；完成轻掺杂之后，在偏移侧墙203外侧形成主侧墙204，进而形成了栅极结构2；随后，对栅极结构2两侧（主侧墙204外侧）的超薄SOI衬底1（顶层衬底，此时已完成了轻掺杂）进行外延生长，使得超薄SOI衬底的顶层衬底在栅极结构2的两侧得到了抬升，进而形成了抬升部分；之后，对抬升部分进行重掺杂以形成抬升源/漏极区3。
图1所示的超薄SOI半导体器件结构特点之一为，主侧墙204的底部扎入抬升源/漏极区3，主侧墙204的底部位于顶层衬底之上，进而在主侧墙204和偏移侧墙203底部的顶层衬底中形成了较长的LDD区。
如图2所示，现有的另一种超薄SOI半导体器件，其包括了超薄SOI衬底1、位于超薄SOI衬底1之上的栅极结构2、位于栅极结构2两侧的抬升源/漏极区3；其中，该超薄SOI衬底1包括了底层衬底101、位于底层衬底101之上的衬底绝缘层102、以及位于衬底绝缘层102之上的顶层衬底；该栅极结构2包括位于超薄SOI衬底1中的顶层衬底之上的栅介质层201、位于所述栅介质层201之上的栅极202、位于栅极202两侧的偏移侧墙203、以及位于偏移侧墙203外侧的主侧墙204，该主侧墙204还同时位于抬升源/漏极区3之上；抬升源/漏极区3包括了位于栅极结构2两侧的顶层衬底部分、位于偏移侧墙203底部的部分顶层衬底、以及在偏移侧墙203外侧的顶层衬底之上、主侧墙204底部的抬升部分；在栅介质层201底部的顶层衬底形成了该超薄SOI半导体器件的导电沟道4。图2所示的超薄SOI半导体器件结构主要通过如下的过程形成。
先在超薄SOI衬底1之上形成栅介质层201、栅极202和偏移侧墙203，之后对栅极202两侧（偏移侧墙203外侧）的超薄SOI衬底1进行轻掺杂形成LDD（Lightly DopedDrain，轻掺杂漏）区，LDD区在超薄SOI衬底1的顶层衬底中向位于栅介质层201底部的顶层衬底进行扩散，使得LDD区延伸至偏移侧墙203底部的顶层衬底中；完成轻掺杂之后，对偏移侧墙203外侧的超薄SOI衬底1（顶层衬底）进行外延生长，使得超薄SOI衬底的顶层衬底在偏移侧墙203外侧得到了抬升，进而形成了抬升部分；随后，在偏移侧墙203外侧形成主侧墙204，进而形成栅极结构2；之后，对抬升部分进行重掺杂以形成抬升源/漏极区3。
图2所示的超薄SOI半导体器件结构特点之一为，主侧墙204的底部位于抬升源/漏极区3之上，进而使得在主侧墙204底部的抬升源/漏极区3和栅极202之间仅由偏移侧墙203进行隔离。
上述的超薄SOI半导体器件以及超薄SOI衬底中的“超薄”，是针对超薄SOI衬底中的顶层衬底而言的，超薄的顶层衬底可提供完全耗尽的导电沟道4，可实现对超薄SOI半导体器件的短沟道效应的良好控制。
与传统的半导体器件相比，超薄SOI半导体器件对半导体制造技术带来了极大的推动作用，但就超薄SOI半导体器件其本身而言，仍然具有很多的待改进之处。比如，图1所示的超薄SOI半导体器件结构中，在主侧墙204和偏移侧墙203底部的顶层衬底中形成了较长的LDD区，进而给该较长的LDD区带来了较大的电阻；图2所示的超薄SOI半导体器件结构中，在主侧墙204底部的抬升源/漏极区3和栅极202之间仅由偏移侧墙203进行隔离，进而带来了抬升源/漏极区3和栅极202之间的较高电容。
因此需要开发一种同时具有较低电阻和较低电容的新型超薄SOI半导体器件。
发明内容
有鉴于此，本发明提供一种超薄SOI半导体器件和该超薄SOI半导体器件的制造方法，以降低超薄SOI半导体器件的电阻和电容。
本申请的技术方案是这样实现的：
一种超薄SOI半导体器件制造方法，包括：
提供超薄SOI衬底，包括衬底绝缘层和位于衬底绝缘层之上的顶层衬底；
在所述超薄SOI衬底上形成栅介质层、栅极和偏移侧墙；
对所述偏移侧墙外侧的顶层衬底进行第一次外延生长，以使得所述偏移侧墙外侧的顶层衬底表面高于栅介质层底部的顶层衬底；
对所述偏移侧墙外侧的顶层衬底进行轻掺杂以形成轻掺杂漏LDD区；
在所述偏移侧墙外侧形成主侧墙，所述主侧墙的底部位于偏移侧墙外侧的顶层衬底之上使得所述主侧墙的底部高于栅介质层底部的顶层衬底；
对所述主侧墙外侧的顶层衬底进行第二次外延生长，以使得主侧墙的底部低于所述主侧墙外侧的顶层衬底表面；
对所述主侧墙外侧的顶层衬底进行重掺杂以形成抬升源/漏极区。
进一步，所述超薄SOI衬底中的顶层衬底厚度为5~200nm。
进一步，对所述偏移侧墙外侧的顶层衬底进行第一次外延生长后，所述偏移侧墙外侧的顶层衬底的厚度为10~300nm。
进一步，对所述主侧墙外侧的顶层衬底进行第二次外延生长后，所述主侧墙外侧的顶层衬底的厚度为50~500nm。
进一步，所述衬底绝缘层材料为氧化硅，所述顶层衬底为硅衬底，所述栅介质层材料为氧化硅，所述栅极为多晶硅栅极，所述偏移侧墙材料为氧化硅，所述主侧墙材料为氮化硅。
进一步，所述的在所述超薄SOI衬底上形成栅介质层、栅极和偏移侧墙具体包括：
在所述超薄SOI衬底上依次形成介质层、栅材料层和掩膜层；
在所述掩膜层上形成图形化的光刻胶，并以图形化的光刻胶为阻挡对所述掩膜层进行刻蚀，以去除未被图形化的光刻胶覆盖的掩膜层，继续以所述掩膜层为阻挡对所述栅材料层和介质层进行刻蚀，以形成栅极和栅介质层；
在所述栅极两侧形成偏移侧墙。
一种超薄SOI半导体器件，包括：
包含衬底绝缘层和位于衬底绝缘层之上的顶层衬底的超薄SOI衬底；
位于超薄SOI衬底中的顶层衬底之上的栅介质层、位于所述栅介质层之上的栅极、位于栅极两侧的偏移侧墙以及位于偏移侧墙外侧的主侧墙；
位于主侧墙外侧的抬升源/漏极区；
所述主侧墙的底部位于偏移侧墙外侧的抬升源/漏极区之上，所述主侧墙底部的抬升源/漏极区高于栅介质层底部的顶层衬底；
所述主侧墙的底部低于所述主侧墙外侧的抬升源/漏极区表面。
进一步，位于所述栅介质层底部的顶层衬底的厚度为5~200nm。
进一步，位于所述主侧墙底部的抬升源/漏极区的厚度为10~300nm。
进一步，位于所述主侧墙外侧的抬升源/漏极区的厚度为50~500nm。
从上述方案可以看出，本发明的超薄SOI半导体器件制造方法以及采用该方法所制成的超薄SOI半导体器件中，所形成的主侧墙底部的抬升源/漏极区高于栅介质层底部的顶层衬底，进而降低了主侧墙底部的抬升源/漏极区部分的电阻；同时，所述主侧墙的底部低于所述主侧墙外侧的抬升源/漏极区表面，进而降低了抬升源/漏极区和栅极之间的电容；本发明实现了同时具有较低电阻和较低电容的新型超薄SOI半导体器件，进而从整体上提升了超薄SOI半导体器件的性能。
附图说明
图1为现有的一种超薄SOI半导体器件的结构示意图；
图2为现有的另一种超薄SOI半导体器件的结构示意图；
图3为本发明的超薄SOI半导体器件制造方法流程图；
图4为本发明中的超薄SOI衬底结构示意图；
图5为本发明中在超薄SOI衬底上依次形成介质层、栅材料层和掩膜层后的结构示意图；
图6为本发明中形成栅介质层和栅极后的结构示意图；
图7为本发明中形成偏移侧墙后的结构示意图；
图8为本发明中对偏移侧墙外侧的顶层衬底进行第一次外延生长后的结构示意图；
图9为本发明中形成轻掺杂漏LDD区后的结构示意图；
图10为本发明中形成主侧墙后的结构示意图；
图11为本发明中对主侧墙外侧的顶层衬底进行第二次外延生长后的结构示意图；
图12为本发明中进行重掺杂形成抬升源/漏极区后所形成的超薄SOI半导体器件结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
如图3所示，本发明的超薄SOI半导体器件制造方法包括：
步骤1：提供超薄SOI衬底，包括衬底绝缘层和位于衬底绝缘层之上的顶层衬底；
步骤2：在所述超薄SOI衬底上形成栅介质层、栅极和偏移侧墙；
步骤3：对所述偏移侧墙外侧的顶层衬底进行第一次外延生长，以使得所述偏移侧墙外侧的顶层衬底表面高于栅介质层底部的顶层衬底；
步骤4：对所述偏移侧墙外侧的顶层衬底进行轻掺杂以形成LDD区；
步骤5：在所述偏移侧墙外侧形成主侧墙，所述主侧墙的底部位于偏移侧墙外侧的顶层衬底之上使得所述主侧墙的底部高于栅介质层底部的顶层衬底；
步骤6：对所述主侧墙外侧的顶层衬底进行第二次外延生长，以使得主侧墙的底部低于所述主侧墙外侧的顶层衬底表面；
步骤7：对所述主侧墙外侧的顶层衬底进行重掺杂以形成抬升源/漏极区。
以下对本发明的超薄SOI半导体器件制造方法进行详细说明。
步骤1：如图4所示，提供超薄SOI衬底1，所述超薄SOI衬底1包括衬底绝缘层102和位于衬底绝缘层102之上的顶层衬底103，一般而言所述超薄SOI衬底1还包含有位于衬底绝缘层102以下的底层衬底101。
超薄SOI衬底1的制备为本领域中的公知技术，如包括晶片建和的层转移技术，SOI衬底1中底层衬底101和顶层衬底103的材料例如硅，衬底绝缘层102材料例如氧化硅。超薄SOI衬底1中的“超薄”是指其中的顶层衬底103为超薄的顶层衬底，其厚度可为5~200nm，优选为5~50nm。如果采用普通的SOI衬底来制备超薄SOI衬底1，则可通过对其顶层衬底103进行减薄处理以达到所需要的厚度。
步骤2：在所述超薄SOI衬底1上形成栅介质层201、栅极202和偏移侧墙203。本步骤具体包括以下过程。
步骤201：如图5所示，在所述超薄SOI衬底1上依次形成介质层201’、栅材料层202’和掩膜层205。
其中，介质层201’的材料例如氧化硅，可通过热氧化技术在顶层衬底103上形成，也可利用如CVD（Chemical Vapor Deposition，化学气相沉积）等手段进行沉积；栅材料层202’的材料例如多晶硅，可采用如LPCVD（Low Pressure ChemicalVapor Deposition，低压化学气相沉积）等手段进行沉积；掩膜层205例如氮化硅，如果直接在多晶硅上制备氮化硅，所制备的氮化硅和多晶硅之间的结合并不理想，因此一般来说，掩膜层205中还包括一层夹设于多晶硅和氮化硅之间的氧化硅层，以减小氮化硅和多晶硅之间的界面应力，所述的氧化硅层可直接通过热氧化技术在作为栅材料层202’的多晶硅表面形成，氮化硅可采用LPCVD等手段进行沉积。
步骤202：在所述掩膜层205上形成图形化的光刻胶，并以图形化的光刻胶为阻挡对所述掩膜层205进行刻蚀，以去除未被图形化的光刻胶覆盖的掩膜层205，继续以所述掩膜层205为阻挡对所述栅材料层202’和介质层201’进行刻蚀，以形成栅极202和栅介质层201，如图6所示。
对掩膜层205、栅材料层202’和介质层201’的刻蚀均可采用常规的干法或者湿法刻蚀方法进行，优选地可采用定向刻蚀出色的干法刻蚀方法进行刻蚀。
步骤203：如图7所示，在所述栅极202两侧形成偏移侧墙203。
其中，偏移侧墙203的材料例如氧化硅，可直接对栅极202的侧壁进行氧化形成。
步骤3：如图8所示，对所述偏移侧墙203外侧的顶层衬底103进行第一次外延生长，以使得所述偏移侧墙203外侧的顶层衬底103表面高于栅介质层201底部的顶层衬底103。
本步骤3中，可采用本领域常用的硅外延方法进行顶层衬底103的生长，优选实施例如选择性外延生长（SEG）。经过第一次外延生长以后，位于所述偏移侧墙203外侧的顶层衬底103的厚度变为10~300nm，优选为10~100nm，而位于栅介质层201底部的顶层衬底103的厚度仍为5~200nm或者仍优选为5~50nm。此时，由栅介质层201、栅极202和偏移侧墙203组成的结构便如同嵌入在顶层衬底103之中一般。
步骤4：如图9所示，对所述偏移侧墙203外侧的顶层衬底103进行轻掺杂（如图9中箭头所示）以形成LDD区301。
本步骤4中，可采用IMP（ion implantation，离子注入）手段对偏移侧墙203外侧的顶层衬底103进行轻掺杂，所形成的LDD区301会向偏移侧墙203底部的顶层衬底103以及栅介质层201底部的顶层衬底103进行一定程度的离子扩散，使得扩散后的形成的LDD区301中的一部分位于偏移侧墙203底部的顶层衬底103中，而位于栅介质层201底部没有受到离子扩散影响的顶层衬底103，便形成了超薄SOI半导体器件的导电沟道4。对偏移侧墙203外侧的顶层衬底103进行轻掺杂，由于偏移侧墙203和掩膜层205的保护，可避免掺杂离子进入栅极202。
步骤5：如图10所示，在所述偏移侧墙203外侧形成主侧墙204，所述主侧墙204的底部位于偏移侧墙203外侧的顶层衬底103之上使得所述主侧墙204的底部高于栅介质层201底部的顶层衬底103。
本步骤5中，主侧墙204的材料例如氮化硅，可以采用本领域中常用的主侧墙制造方法形成主侧墙204，例如在整个器件表面沉积一层氮化硅层，之后采用定向刻蚀效果好的干法刻蚀方法去除位于顶层衬底103上的氮化硅，同时保留紧邻偏移侧墙203外侧并位于顶层衬底103上的氮化硅，以形成主侧墙204。
步骤6：如图11所示，对所述主侧墙204外侧的顶层衬底103进行第二次外延生长，以使得主侧墙204的底部低于所述主侧墙204外侧的顶层衬底103表面。
本步骤6中，可采用本领域常用的硅外延方法进行顶层衬底103的生长，优选实施例如选择性外延生长（SEG）。经过第二次外延生长以后，位于所述主侧墙204外侧的顶层衬底103的厚度变为50~500nm，优选为50~200nm，而位于所述主侧墙204底部的顶层衬底103的厚度仍为10~300nm或者仍优选为10~100nm，位于栅介质层201底部的顶层衬底103的厚度仍为5~200nm或者仍优选为5~50nm。经过本步骤6后，前述步骤中所形成的LDD区301仍然存在，在图11中并未示出。经过第二次外延生长以后，由栅介质层201、栅极202、偏移侧墙203和主侧墙204所组成的结构如同嵌入于顶层衬底103之中一般，但主侧墙204的底部低于主侧墙204外侧的顶层衬底103表面，同时主侧墙204的底部高于栅介质层201底部的顶层衬底103。
步骤7：如图12所示，对所述主侧墙204外侧的顶层衬底103进行重掺杂以形成抬升源/漏极区3。
本步骤7中，也可采用IMP手段对主侧墙204外侧的顶层衬底103进行重掺杂，所形成的重掺杂区域和前述步骤中形成LDD区301共同构成了抬升源/漏极区3。与传统的半导体器件不同，超薄SOI半导体器件上所形成的源/漏极区的高度较高，即源/漏极区需要进行一定的增厚，以减小源/漏极区的接触电阻，所以增厚的源/漏极区此处被称为抬升源/漏极区3。在进行重掺杂的过程中，由于受到主侧墙204和掩膜层205的保护，可避免掺杂离子进入栅极202。
如图12所示，经过本发明的上述各个步骤之后，所形成的超薄SOI半导体器件的结构包括：包含有衬底绝缘层102和位于衬底绝缘层102之上的顶层衬底103的超薄SOI衬底1；位于超薄SOI衬底1中的顶层衬底103之上的栅介质层201、位于所述栅介质层201之上的栅极202、位于栅极202两侧的偏移侧墙203以及位于偏移侧墙203外侧的主侧墙204；位于主侧墙204外侧的抬升源/漏极区3；其中，超薄SOI衬底1还可包含有位于衬底绝缘层102以下的底层衬底101；其中，所述主侧墙204的底部位于偏移侧墙203外侧的抬升源/漏极区3之上，所述主侧墙204底部的抬升源/漏极区3高于栅介质层201底部的顶层衬底103；所述主侧墙204的底部低于所述主侧墙204外侧的抬升源/漏极区3的表面。位于栅介质层201底部的顶层衬底103为本发明的超薄SOI半导体器件的导电沟道4。其中，位于所述栅介质层201底部的顶层衬底103的厚度为5~200nm，优选为5~50nm；位于所述主侧墙204底部的抬升源/漏极区3的厚度为10~300nm，优选为10~100nm；位于所述主侧墙204外侧的抬升源/漏极区3的厚度为50~500nm，优选为50~200nm。
本发明提供的上述超薄SOI半导体器件制造方法以及采用该方法所制成的超薄SOI半导体器件中，所形成的主侧墙204底部的抬升源/漏极区3高于栅介质层201底部的顶层衬底103，进而降低了主侧墙204底部的抬升源/漏极区3的电阻；同时，所述主侧墙204的底部低于所述主侧墙204外侧的抬升源/漏极区3表面，进而降低了抬升源/漏极区3和栅极202之间的电容。本发明实现了同时具有较低电阻和较低电容的新型超薄SOI半导体器件，进而从整体上提升了超薄SOI半导体器件的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (10)
1.一种超薄SOI半导体器件制造方法，包括：
提供超薄SOI衬底，包括衬底绝缘层和位于衬底绝缘层之上的顶层衬底；
在所述超薄SOI衬底上形成栅介质层、栅极和偏移侧墙；
对所述偏移侧墙外侧的顶层衬底进行第一次外延生长，以使得所述偏移侧墙外侧的顶层衬底表面高于栅介质层底部的顶层衬底；
对所述偏移侧墙外侧的顶层衬底进行轻掺杂以形成轻掺杂漏LDD区；
在所述偏移侧墙外侧形成主侧墙，所述主侧墙的底部位于偏移侧墙外侧的顶层衬底之上使得所述主侧墙的底部高于栅介质层底部的顶层衬底；
对所述主侧墙外侧的顶层衬底进行第二次外延生长，以使得主侧墙的底部低于所述主侧墙外侧的顶层衬底表面；
对所述主侧墙外侧的顶层衬底进行重掺杂以形成抬升源/漏极区。
2.根据权利要求1所述的超薄SOI半导体器件制造方法，其特征在于：所述超薄SOI衬底中的顶层衬底厚度为5~200nm。
3.根据权利要求1所述的超薄SOI半导体器件制造方法，其特征在于：对所述偏移侧墙外侧的顶层衬底进行第一次外延生长后，所述偏移侧墙外侧的顶层衬底的厚度为10~300nm。
4.根据权利要求1所述的超薄SOI半导体器件制造方法，其特征在于：对所述主侧墙外侧的顶层衬底进行第二次外延生长后，所述主侧墙外侧的顶层衬底的厚度为50~500nm。
5.根据权利要求1所述的超薄SOI半导体器件制造方法，其特征在于：所述衬底绝缘层材料为氧化硅，所述顶层衬底为硅衬底，所述栅介质层材料为氧化硅，所述栅极为多晶硅栅极，所述偏移侧墙材料为氧化硅，所述主侧墙材料为氮化硅。
6.根据权利要求1至5任一项所述的超薄SOI半导体器件制造方法，其特征在于，所述的在所述超薄SOI衬底上形成栅介质层、栅极和偏移侧墙具体包括：
在所述超薄SOI衬底上依次形成介质层、栅材料层和掩膜层；
在所述掩膜层上形成图形化的光刻胶，并以图形化的光刻胶为阻挡对所述掩膜层进行刻蚀，以去除未被图形化的光刻胶覆盖的掩膜层，继续以所述掩膜层为阻挡对所述栅材料层和介质层进行刻蚀，以形成栅极和栅介质层；
在所述栅极两侧形成偏移侧墙。
7.一种超薄SOI半导体器件，包括：
包含衬底绝缘层和位于衬底绝缘层之上的顶层衬底的超薄SOI衬底；
位于超薄SOI衬底中的顶层衬底之上的栅介质层、位于所述栅介质层之上的栅极、位于栅极两侧的偏移侧墙以及位于偏移侧墙外侧的主侧墙；
位于主侧墙外侧的抬升源/漏极区；
其特征在于：
所述主侧墙的底部位于偏移侧墙外侧的抬升源/漏极区之上，所述主侧墙底部的抬升源/漏极区高于栅介质层底部的顶层衬底；
所述主侧墙的底部低于所述主侧墙外侧的抬升源/漏极区表面。
8.根据权利要求7所述的超薄SOI半导体器件，其特征在于：位于所述栅介质层底部的顶层衬底的厚度为5~200nm。
9.根据权利要求7所述的超薄SOI半导体器件，其特征在于：位于所述主侧墙底部的抬升源/漏极区的厚度为10~300nm。
10.根据权利要求7所述的超薄SOI半导体器件，其特征在于：位于所述主侧墙外侧的抬升源/漏极区的厚度为50~500nm。
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Citations (4)
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|---|---|---|---|---|
| CN1175321A (zh) * | 1994-12-23 | 1998-03-04 | 英特尔公司 | 具有超浅端区的新型晶体管及其制造方法 |
| US20050054169A1 (en) * | 2003-09-09 | 2005-03-10 | International Business Machines Corporation | Method of manufacture of raised source drain mosfet with top notched gate structure filled with dielectric plug in and device manufactured thereby |
| US20050090066A1 (en) * | 2003-10-22 | 2005-04-28 | International Business Machines Corporation | Method and manufacture of thin silicon on insulator (soi) with recessed channel and devices manufactured thereby |
| US20080290409A1 (en) * | 2007-05-25 | 2008-11-27 | International Business Machines Corporation | Halo-first ultra-thin soi fet for superior short channel control |
-
2012
- 2012-06-28 CN CN201210219009.2A patent/CN103515239A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1175321A (zh) * | 1994-12-23 | 1998-03-04 | 英特尔公司 | 具有超浅端区的新型晶体管及其制造方法 |
| US20050054169A1 (en) * | 2003-09-09 | 2005-03-10 | International Business Machines Corporation | Method of manufacture of raised source drain mosfet with top notched gate structure filled with dielectric plug in and device manufactured thereby |
| US20050090066A1 (en) * | 2003-10-22 | 2005-04-28 | International Business Machines Corporation | Method and manufacture of thin silicon on insulator (soi) with recessed channel and devices manufactured thereby |
| US20080290409A1 (en) * | 2007-05-25 | 2008-11-27 | International Business Machines Corporation | Halo-first ultra-thin soi fet for superior short channel control |
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