KR20240065035A - 얇은 층의 전사를 위한 도너 기판 및 연관된 전사 방법 - Google Patents

얇은 층의 전사를 위한 도너 기판 및 연관된 전사 방법 Download PDF

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루도빅 에카르넛
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Abstract

본 발명은 제1 재료로 제조된 단결정 얇은 층(1)을 리시버 기판(2) 상으로 전사하기 위한 도너 기판(100)에 관한 것이며, 도너 기판(100)은 전면(100a) 및 후면(100b)을 갖고, - 도너 기판(100)의 상부(101) 및 하부(102)를 한정하는 매립된 약화 평면(30), - 상부(101)에서, 전면(100a)의 측 상의 제1 층(10), 매립된 약화 평면(30)에 인접한 제2 층(20), 및 제1 층(10)과 제2 층(20) 사이에 삽입된 정지 층(15)으로서, 제1 층(10)은 상기 제1 재료로 구성되고, 정지 층(15)은 제1 재료에 대한 선택적 식각을 제공할 수 있는 제2 재료로 형성되는, 제1 층, 제2 층 및 정지 층, - 이온 주입에 의해 비정질화되고, 엄격하게는 상부(101)의 두께보다 얇은 두께를 갖고, 적어도 상기 제1 층(10); 적어도 하나의 단결정 하위 층(22)을 포함하고, 상기 매립된 약화 평면(30)에 인접하는 제2 층(20)을 포함하는 비정질화된 하위 부분(101', 101'', 101''')을 포함한다. 본 발명은 또한 도너 기판(100)으로부터 단결정 얇은 층(1)을 전사하기 위한 방법의 2개의 실시예에 관한 것이다.

Description

얇은 층의 전사를 위한 도너 기판 및 연관된 전사 방법
본 발명은 반도체 및 마이크로일렉트로닉스의 분야에 속한다. 본 발명은 리시버 기판 상으로의 얇은 층의 전사에 적합한 도너 기판, 특히 완성된 또는 부분적으로 완성된 전자 부품을 포함하는 리시버 기판 상으로의 저온에서의 전사에 관한 것이다. 본 발명은 또한 상기 도너 기판을 전사 방법에 관한 것이다.
회로의 3차원(3D) 통합은, 시스템의 공간 요구 사항을 최소화하면서 상이한 기능을 연관시키는 것을 가능하게 하기 때문에, 수년 동안 강력하게 개발되었다. 3D 통합은 전자 디바이스 층의 수직 스택에 기초한다. 이러한 스택은 기존의 디바이스 층 위에 결정질 재료 층의 형성을 필요로 한다. 이러한 디바이스는 균질하지도 결정질도 아니므로, 에피택시와 같은, 통상적인 결정질 박막 성장 기술을 사용할 수 없다. 또한, 특히 금속화 레벨을 포함할 수 있는, 이미 제조된 디바이스 층이 종종 제한된 온도 저항을 갖기 때문에, 저온에서 유지될 필요가 있다.
따라서, 3D 통합은, 하나 이상의 디바이스 층을 포함할 수 있는, 도너 기판으로부터 리시버 기판으로의 박막 전사 기술을 우선적으로 구현한다.
몇몇 공지된 층 전사 방법은 리시버 기판 상에 (원하는 얇은 결정질 층이 유도될) 도너 기판의 직접 접합에 의한 조립에 기초한다. 그 다음, 도너 기판은 박화 단계를 거치고, 마지막에 얇은 층이 형성된다. 이러한 박화 단계는 종래 기술에 공지된 다양한 기술을 사용하여 수행될 수 있다. 특히:
- (통상적으로, 수 나노미터 내지 1 미크론의 두께를 갖는) 매우 얇은 층의 형성에 특히 적합한 Smart Cut™ 방법: 매립된 약화 평면을 형성하기 위해, 조립 단계 전에, 이의 조립될 면에서, 도너 기판에 기체 종을 주입하는 것에 기초하며; 조립 후, 파쇄 단계 동안, 리시버 기판에 부착된 얇은 층만 남기기 위해, 도너 기판은 약화 평면을 따라 분리된다.
- 기계적 래핑, 기계적-화학적 연마 및 화학적 식각을 포함하는, 특히 수 미크론 내지 수십 또는 심지어 수백 미크론의 두께를 갖는 층의 형성에 특히 적합한, 기계적-화학적 박막화 방법.
물론, 상기 인용된 기술은 총망라한 것이 아니고, 다른 공지된 기술이 도너 기판을 얇게 하는 데 사용될 수 있다.
언급된 바와 같이, Smart Cut™ 방법은 매우 얇은 층을 형성하는 데 특히 적합하다. 전사 후에, 전자 디바이스를 제조하기 위해 사용 가능한 전사된 층을 제조하기 위해 여러 작업을 수행하는 것이 필요하다: 주입 결함을 수리, 파쇄된 표면 평활화, 이러한 동일한 층 박막화 및 접합 계면의 폐쇄. 이러한 작업은, 특히 SOI(Silicon on Insulator) 구조의 제조의 맥락에서, 일반적으로 고온에서 수행된다. 우리가 관심을 갖는 3D 통합의 경우, 이들은 하부 디바이스 층을 손상시키지 않기 위해 저온에서 수행되어야 한다.
문서 FR2978603은 저온에서 주입 결함의 수리를 용이하게 하는 솔루션을 제안한다.
본 발명은 고품질의 단결정 층을 리시버 기판 상으로 전사하는데, 가장 특히 상기 리시버 기판이 전자 디바이스의 존재로 인한 고온과 호환되지 않는 경우에, 특히 적합한 도너 기판을 제안함으로써 최신 기술을 개선하는 것을 목적으로 하며 그러하다. 본 발명은 또한 상기 도너 기판으로부터 리시버 기판 상으로 얇은 층을 전사하는 방법에 관한 것이다.
발명의 간단한 설명
본 발명은 제1 재료로 제조된 단결정 얇은 층을 리시버 기판 상에 전사하기 위한 도너 기판에 관한 것으로, 도너 기판은 전면 및 후면을 갖고, 다음을 포함한다:
- 도너 기판의 상부 및 하부를 한정하는 매립된 약화 평면,
- 상부에서, 전면의 측 상의 제1 층, 매립된 약화 평면에 인접한 제2 층, 및 제1 층과 제2 층 사이에 삽입된 정지 층으로서, 제1 층은 제1 재료로 구성되고 단결정 얇은 층을 형성하도록 의도되고, 정지 층은 제1 재료에 대한 선택적 식각을 허용하는 제2 재료로 형성되는, 제1 층, 제2 층 및 정지 층,
- 이온 주입을 통해 비정질화되고, 엄격하게는 상부의 두께보다 얇은 두께를 갖고, 적어도 제1 층; 적어도 하나의 단결정 하위 층을 포함하고, 매립된 약화 평면에 인접하되, 상기 하위 층은 비정질화된 하위 부분을 위한 재결정화 시드를 형성하도록 의도되는, 제2 층을 포함하는 비정질화된 하위 부분.
본 발명의 유리한 특징에 따라, 단독으로 또는 임의의 실행 가능한 조합으로 다음을 취한다:
Figure pct00001
비정질화된 하위 부분은 정지 층을 포함한다;
비정질화된 하위 부분은, 정지 층에 인접한, 제2 층의 부분을 포함한다;
제2 층은 제1 재료로 구성된다;
제1 재료는 실리콘, 게르마늄 또는 실리콘/게르마늄 합금으로부터 선택된다;
제2 재료는 실리콘 게르마늄 또는 고도로 도핑된 실리콘으로부터 선택된다;
제1 층은 5 미크론 내지 500 nm의 두께를 갖는다;
정지 층은 2 내지 100 nm의 두께를 갖는다;
제2 층은 50 내지 1000 nm의 두께를 갖는다;
도너 기판은 제1 층 상에 배치된 비정질 실리콘 접합 층을 포함한다;
접합 층은 2 내지 20 nm의 두께를 갖는다;
도너 기판은, 제1 층과 접합 층 사이에 개재된, 산화실리콘으로 제조된 중간 층을 포함한다;
중간 층은 10 내지 200 nm의 두께를 갖는다;
본 발명은 또한 제1 재료로 제조된 단결정 얇은 층을 리시버 기판 상에 전사하는 방법에 관한 것이다.
제1 실시예에 따르면, 전사 방법은 하기 단계를 포함한다:
a) 상기와 같이 도너 기판을 제공하는 단계,
b) 리시버 기판을 제공하는 단계;
c) 도너 기판의 전면을 리시버 기판 상에 직접 접합함으로써 조립하는 단계,
d) 도너 기판의 상부를 리시버 기판 상으로 전사하기 위해 매립된 약화 평면을 따라 분리하는 단계,
e) 제1 층에 단결정 품질을 회복시키기 위해, 그 다음 단결정 얇은 층을 형성하는, 비정질화된 하위 부분을 재결정화하는 단계,
f) 제2 층을 화학적으로 식각한 다음, 단결정 얇은 층에 대해 선택적으로 정지 층을 화학적으로 식각하는 단계.
유리하게는, 재결정화 단계 e)는 450℃ 내지 900℃, 바람직하게는 450℃ 내지 550℃의 온도에서 열처리를 포함한다.
제2 실시예에 따르면, 전사 방법은 하기 단계를 포함한다:
a) 상기와 같이 도너 기판을 제공하는 단계,
a') 매립된 약화 평면에 영향을 미치지 않으면서, 제1 층에 단결정 품질을 복원하기 위해 비정질화된 하위 부분을 국부적으로 재결정화하되, 제1 재결정화된 층은 단결정 얇은 층을 형성하는 단계,
b) 리시버 기판을 제공하는 단계;
c) 도너 기판의 전면을 리시버 기판 상에 직접 접합함으로써 조립하는 단계,
d) 도너 기판의 상부를 리시버 기판 상으로 전사하기 위해 매립된 약화 평면을 따라 분리하는 단계,
f) 제2 층을 화학적으로 식각한 다음, 단결정 얇은 층에 대해 선택적으로 정지 층을 화학적으로 식각하는 단계.
유리하게는, 재결정화 단계 a')는, 도너 기판의 전면에 적용되고 비정질화된 하위 부분의 고체상 에피택시를 유도하도록 구성된, 레이저에 의한 열처리를 포함한다.
본 발명의 제1 또는 제2 실시예에 따른 전사 방법의 유리한 특징에 따라, 단독으로 또는 임의의 실행 가능한 조합으로 다음을 취한다:
분리 단계 d)는 400℃ 이하의 온도, 바람직하게는 250℃ 내지 400℃의 온도에서의 열처리를 포함한다;
도너 기판을 제공하는 단계 a)는, 초기에 단결정 품질의, 상기 기판의 상부에 이온을 주입하여, 비정질화된 하위 부분을 형성하는 단계를 포함한다;
단계 f)에서, 제2 층의 화학적 식각은 정지 층에 대해 선택적이다.
본 발명의 다른 특징 및 이점은 첨부 도면을 참조하여 이루어진 상세한 설명으로부터 명백해질 것이다.
[도 1]
[도 2]
[도 3] 도 1, 도 2 및 도 3은, 본 발명에 따른, 3개의 변형에 따른 도너 기판을 도시한다.
[도 4]
[도 5] 도 4 및 도 5는, 본 발명에 따른, 일 실시예 및 이러한 실시예의 변형에 따른 도너 기판을 도시한다.
[도 6] 도 6은, 본 발명에 따른, 도너 기판을 제조하는 단계를 도시한다.
[도 7]
[도 8] 도 7 및 도 8은, 본 발명의 제1 실시예에 따른, 단결정 얇은 층을 리시버 기판 상으로 전사하기 위한 방법의 단계를 도시한다.
[도 9] 도 9는, 본 발명에 따른, 전사 방법으로부터 생성된 구조의 변형을 도시한다.
[도 10]
[도 11] 도 10 및 도 11은, 본 발명에 따른, 단결정 얇은 층을 리시버 기판 상으로 전사하기 위한 방법의 제2 실시예의 단계를 도시한다.
도면은, 가독성을 위해, 축척에 맞지 않는 개략도이다. 특히, z-축을 따른 층의 두께는 x-축 및 y-축을 따른 측방향 치수 관련 축척에 맞지 않는다. 도면에서의 동일한 참조는 동일한 유형의 요소에 사용될 수 있다. 상이한 가능성(이하에 대한 설명에서 도시되고/되거나 상세하게 기술된 변형 및 실시예)은 서로 배타적이지 않고 함께 조합될 수 있는 것으로 이해되어야 한다.
본 발명은 제1 재료로 제조된 단결정 얇은 층(1)을 리시버 기판(2) 상에 전사하기 위한 도너 기판(100)에 관한 것이다. 제1 재료는 유리하게는 실리콘, 게르마늄 또는 실리콘/게르마늄 합금으로부터 선택된다. 본 명세서의 나머지 부분에서, 용어 "제1 또는 제2" 재료가 사용되는 경우, 구조적 및 결정학적 특성은 특정되지 않지만, 단지 그의 성질: 예를 들어, 비정질, 다결정 또는 단결정 실리콘이 본 발명의 의미 내의 재료를 구성한다.
도너 기판(100)은 일반적으로 직경이 150 mm 내지 450 mm 이상이고, 두께가 통상적으로 300 내지 900 미크론인 웨이퍼 형태이다. 이는 도 1에 도시된 바와 같이 전면(100a) 및 후면(100b)을 갖는다.
매립된 약화 평면(30)은 도너 기판(100)의 상부(101) 및 하부(102)를 한정한다. 이는 도너 기판(100)의 전면(100a)의 주 평면(x, y)에 평행하게 연장된다.
Smart Cut™ 방법의 맥락에서 잘 알려진 바와 같이, 매립된 약화 평면(30)은, 도너 기판(100)의 전면(100a)의 측 상에서 수행되는, 경질량 종의 이온 주입으로부터 형성된다. 주입된 종은 바람직하게는 수소, 헬륨 또는 이들 두 종의 조합이다. 약화 평면(30)은 주입된 경질량 종에 의해 생성된 렌티큘러 형태의 나노 균열을 포함하기 때문에 그렇게 불린다.
도너 기판(100)은, 그의 상부(101) 내에, 매립된 약화 평면(30)에 평행한 평면에서 연장되는 정지 층(15)을 포함한다. 정지 층(15)은 제1 재료에 대해 선택적 식각을 제공할 수 있는 제2 재료로 형성된다. 통상적으로, 제2 재료는 실리콘 게르마늄(SiGe) 또는 고도로 도핑된 실리콘으로부터 선택되고; 제1 재료가 실리콘 또는 게르마늄으로 제조될 경우 제1이 적합하고, 제1 재료가 실리콘, 게르마늄 또는 실리콘/게르마늄으로 제조될 경우 제2가 적합하다. 제2 실리콘 게르마늄 재료의 경우, 게르마늄의 비율은 통상적으로 10% 내지 40% 이다. 제2 도핑된 실리콘 재료의 경우에, 예를 들어 1E18 B/㎤ 내지 1E20 B/cm3의 P형 붕소 도핑이 바람직할 것이다.
정지 층(15)은 전면(100a)의 측 상의 제1 층(10)과 매립된 약화 평면(30)에 인접한 제2 층(20) 사이에 개재된다. 정지 층(15)은 통상적으로 2 내지 100 nm로 구성된 두께를 갖는다.
제1 층(10) 및 제2 층(20)은 정지 층(15)의 양면 상에 배열된다. 제1 층(10)은 제1 재료로 구성되고, 리시버 기판(2) 상으로 전사될 단결정 얇은 층(1)을 구성하도록 의도된다. 이는, 예를 들어, 얇은 층(1)에 필요한 두께에 따라, 5 nm 내지 500 nm의 두께를 가질 수 있다.
제2 층(20)의 두께는 50 내지 1000 nm일 수 있다. 제1 층(10)의, 정지 층(15)의 및 제2 층(20)의 두께의 합은 매립된 약화 평면(30)의 깊이와 동일한 것으로 이해된다.
제2 층(20)은 제1 재료로 구성될 수 있다. 바람직하게는, 도너 기판(100)은 주로 그의 단결정 구조 내의 상기 제1 재료로 구성되고; 정지 층(15)만이 전사 방법 동안 선택적 식각을 보장하기 위해 제2 재료 내에 형성된다.
도너 기판(100)은 상부(101) 내의 비정질화된 하위 부분(101', 101'', 101''')을 더 포함한다. 본 발명의 맥락에서, 비정질화된 수단은 이온 주입에 의해 만들어지고; 이는, 비정질 구조를 갖기 전의, 하위 부분(101', 101'', 101''')이 결정질 구조를 가졌고, 심지어 단결정 구조를 가졌음을 암시한다. 따라서, 하위 부분(101', 101'', 101''')을 비정질로 만들 수 있는 이온의 유형이 이하에서 상세히 설명될 것이다.
이러한 비정질화된 하위 부분(101', 101'', 101''')은 적어도 제1 층(10)을 포함하고, 엄격하게는 상부(101)의 두께 보다 작은 두께를 갖는, 대략의 깊이로 연장된다. 이는 제2 층(20)이, 매립된 약화 평면(30)에 인접한, 적어도 하나의 단결정 하위 층(22)을 포함한다고 말하는 것과 같다.
비정질화된 하위 부분(101', 101'', 101''')은 상기에 언급된 층 중 하나 이상을 포함할 수 있다. 도 1에 도시된, 제1 변형에 따르면, 비정질화된 하위 부분(101')은 제1 층(10)만을 포함한다. 제2 변형(도 2)에 따르면, 하위 부분(101'')은, 제1 층(10)에 더하여, 정지 층(15)을 포함한다. 마지막으로, 도 3에 도시된, 제3 변형에 따르면, 비정질화된 하위 부분(101''')은, 정지 층(15)에 인접한, 제2 층(20)의 부분(21)을 포함한다. 모든 변형에서, 비정질화된 하위 부분(101', 101'', 101''')의 외부에서, 단결정 하위 층(22)이, 매립된 약화 평면(30)에 인접한, 제2 층(20)의 일부로 발견된다.
도너 기판(100)은, 리시버 기판(2) 상으로 조립되도록 의도된, 전면(100a)의 측 상의 비정질화된 하위 부분(101', 101'', 101''')의 존재 덕분에, 직접 접합 및 접합 계면의 양호한 보강에 유리하다. 비정질화된 표면은 온도가 증가될 때 더 양호하게 변형되고 단결정 표면보다 접합 수층을 더 잘 흡수한다. 결과적으로, 비정질화된 하위 부분(101', 101'', 101''')의 존재는, 본 발명에 따른 전사 방법을 참조하여, 하기에 나타낸 바와 같이, 더 낮은 온도에서 훨씬 더 잘 접합 계면을 폐쇄하는 것을 가능하게 한다.
특정 실시예에 따르면, 도너 기판(100)은 제1 층(10) 상에 배열된 비정질 실리콘 접합 층(50)을 추가로 포함한다(도 4). 이러한 접합 층(50)은 바람직하게는 화학 기상 증착(CVD)에 의해 제1 층(10) 상에 형성된다. 접합 층(50)은 2 내지 20 nm의 두께를 갖는다.
이 실시예의 변형에 따르면, 도너 기판(100)은, 제1 층(10)과 접합 층(50) 사이에 개재된, 산화실리콘으로 제조된 중간 층(40)을 더 포함한다(도 5). 중간 층(40)은 통상적으로 10 내지 200 nm의 두께를 가진다. SiO2로 제조된 중간층의 존재는, 전사 방법의 종료 시, 리시버 기판(2)의 회로 층(2a) 상으로 전달될 때 단결정 얇은 층(1)을 전기적으로 절연시키는 데 유용할 수 있으며, 이의 설명은 다음과 같다.
본 발명은 제1 재료로부터 형성된 단결정 얇은 층(1)을 리시버 기판(2) 상으로 전사하기 위한 방법에 관한 것이다.
본 방법은 먼저, 전술한 바와 같이, 도너 기판(100)을 제공하는 단계 a)를 포함한다.
이를 위해, 제1 재료로 구성된 또는 초기 기판(100')의 초기 고체 단결정 기판(100')으로부터 시작하는 것은, 에피택시를 거쳐 제1 재료로 구성된 단결정(미도시) 및 그의 전면(100a)의 측 상에서 잠재적으로 더 나은 품질을 얻는다.
초기 기판(100')의 전면(100a) 상에서, 정지 층(15)은 또한 단결정 구조를 갖는다(도 6a). SiGe로 제조된 정지 층(15)은 예를 들어 초기 기판(100') 상의 에피택셜 성장에 의해 형성될 수 있다. 고농도로 도핑된 Si의 정지 층(15)에 대해, 상기 층(15)을 생성하기 위해, 후자가 실리콘으로 제조되는 경우, 붕소의 이온 주입은 초기 기판(100')에서 수행될 수 있다. 대안적으로, 고농도로 도핑된 Si로 제조된 정지 층(100')은 또한 에피택시에 의해 형성될 수 있다. 정지 층(15)은 통상적으로 2 내지 100 nm로 구성된 두께를 갖는다.
그 다음, 표면 층(10)(제1 층(10)으로 지칭됨)이 정지 층(15) 상에, 바람직하게는 에피택셜 성장에 의해 형성된다(도 6(b)). 두께는 목표 응용에 따라 선택되며, 이러한 제1 층(10)은, 본 발명에 따른 전사 방법의 마지막에, 리시버 기판(2)으로 전사되는 단결정 얇은 층(1)을 형성할 것으로 이해된다.
격자 파라미터가 제1 층(10) 및/또는 초기 기판(100')의 것과 상이한 정지 층(15)의 경우에, 상기 정지 층(15)은 바람직하게는, 격자 파라미터의 차이와 연관된 응력이 제1 층(10)의 결정도를 저하시키는 것을 방지하기 위해, 임계 두께(cf. JM. Hartmann et al., "Critical thickness for plastic relaxation of SiGe on Si(001) revised" Journal of Applied Physics 110, 083529(2011)) 보다 작은 두께, 예를 들어 50 nm 미만의 두께를 갖는다.
도 6(c)에 예시된 바와 같이, (도 1, 도 2 및 도 3을 참조하여 언급된 상이한 변형들에 따라) 적어도 제1 층(10), 및 잠재적으로 정지 층(15)(도 1, 도 2 및 도 3을 참조하여 언급된 상이한 변형에 따라) 정지 층(15) 아래에 배열된 초기 기판(100')의 부분(21)을 포함하는 하위 부분(100''') 상에서, 전면(100a)으로부터, 비정질화 단계가 그 다음 수행된다.
비정질화는 하위 부분(101', 101'', 101''')의 결정질 격자의 분리를 의미하며, 이는 후자를 비정질로 만든다. 비정질화는, 일반적으로 실온에서 또는 더 낮은 온도에서, 그리고 예를 들어 원자 번호가 제1 재료의 원자 번호 이상인 이온으로부터의 이온 주입에 의해 수행된다. 예로서, 이온은 실리콘, 게르마늄, 제논 및 아르곤으로부터 선택될 수 있다. 더 큰 깊이 및/또는 더 균일한 깊이에 걸쳐 하위 부분(101', 101'', 101''')을 비정질화하기 위해, 상이한 주입 에너지에서, 여러 연속 주입이 수행될 수 있다. 주입된 선량은 통상적으로 2e14/㎠ 내지 1e16/cm2로 다양하다.
실리콘으로 제조된 제1 층(10)과 제2 층(20), 및 SiGe로 제조된 정지 층(15)에 대해, 하위 층(101''')의 비정질화는, 예를 들어, 15 nm의 깊이에 걸친 비정질화를 위해, 5 keV의 에너지를 가진 2.5e15 at/㎠의 선량으로 Ge를 주입함으로써 획득될 수 있다. 이온 주입 시뮬레이션 코드의 대부분은, 매트릭스의 특성, 주입된 이온의 특성, 에너지 및 주입 선량에 따라, 단결정 매트릭스의 비정질화를 획득하는 것을 가능하게 하는 표시를 제공한다는 점에 유의해야 한다.
마지막으로, 그 다음, 경질량 종, 통상적으로 수소, 헬륨 또는 둘의 조합의 주입이 비정질화된 하위 부분(101', 101'', 101''')의 두께 보다 깊은 깊이에서 수행된다(도 6(d)). 따라서, 주입 피크에서 다소 국부화된, 매립된 약화 평면(30)이 형성되고 도너 기판(100)의 상부(101) 및 하부(102)를 한정한다. 단결정 하위 층(22)은 비정질화된 하위 부분(101''')과 매립된 약화 평면(30) 사이에 보존된다.
주입 에너지는 도너 기판(100) 내의 매립된 약화 평면(30)에 대해 목표 깊이에 따라 정의되며; 이는 통상적으로 수 keV 내지 200 keV이다. 주입된 종의 선량은 수 1E16 ㎠ 내지 1E17/cm2로 다양하다.
경질량 종의 비정질화 및 주입의 단계는 역순으로, 즉 먼저 경질량 종의 주입과 그 다음 비정질화로 수행될 수 있음에 유의해야 한다.
본 발명에 따른 방법의 단계 a)의 마지막에, 도 1, 도 2 및 도 3에 도시된 변형 중 하나에 따른 도너 기판(100)이 획득된다.
특정 실시예에 따르면, 도 4 및 도 5에 예시된 변형 중 하나를 획득하기 위해, 접합 층(50) 및 잠재적 중간 층(40)은 도너 기판(100) 상에 형성된다.
이들 층(40, 50)은, 예를 들어, 화학 기상 증착(CVD)에 의해 그리고 바람직하게는 비정질화 단계 후에 생성되는데, 비정질화의 이온 주입이 하부 층(특히 제1 층(10))에서 이들 층(40, 50)으로부터 불순물을 야기하고 후속 재결정화를 더 어렵게 만드는 것을 방지하기 위함이다. 물론, 층(40, 50)의 증착은 그 다음 비정질화된 부분(101', 101'', 101''')의 재결정화 온도 미만의 온도에서 수행될 수 있어야 한다. 증착이 비정질화된 하위 부분(101', 101'', 101''')을 수정하고/하거나 매립된 약화 평면(30)을 변경할 수 있는 온도를 요구할 때, 경질량 종의 비정질화 및/또는 주입의 단계 전에 층 또는 층들(40, 50)을 증착하도록 선택하는 것이 또한 가능하며, 이는 상기 방법의 이 단계에서 바람직하지 않다.
아래에 나타낸 바와 같이, 특히 증착된 비정질 실리콘으로 제조된, 접합 층(50)은 후속 조립 단계 c)에서 생성된 접합 계면의 품질을 촉진한다.
그 다음, 상기 방법은 지지 층(2)을 제공하는 단계 b)를 포함한다. 이는 일반적으로 150 mm 내지 450 mm의 직경의, 그리고 통상적으로 300 내지 900 미크론의 두께의 작은 플레이트의 형태이다. 이는, 예를 들어 실리콘와 같은 반도체 재료로 제조된, 고체 부분에 배열된 (예를 들어, 상보적 CMOS, 금속-산화물-반도체 기술에 따라 생성된) 디바이스의 층(2a)에 상응하는, 특히 금속 재료를 포함하는, 다양한 층의 스택을 포함할 수 있다. 이러한 금속 재료는 통상적으로 500℃ 이하에서 리시버 기판(2)에 적용가능한 온도를 제한한다.
리시버 기판(2)은, 디바이스 층을 갖거나 갖지 않거나, 그들의 성질로 인해, 또는 전사될 단결정 얇은 층(1)의 것과 매우 상이한 이들의 열팽창 계수로 인해, 높은 처리 온도를 지원하지 않는 재료를 포함할 수 있다.
단계 a) 및 단계 b) 후에, 전사 방법은 리시버 기판(2) 상에 도너 기판(100)의 전면(100a)을 직접 접합하여 접합 계면(3)에 접합된 조립체를 형성하는 조립 단계 c)를 포함한다(도 7a). 직접 접합은 어떠한 접착제 재료도 조립된 면 사이에 추가되지 않는다는 것을 암시한다. 상기 면의 매우 낮은 거칠기(통상적으로 0.5 nm RMS 미만) 및 이의 높은 청정도는 표면의 분자 접착에 의한 접합의 구현을 허용한다. 분자 접착 결합 분야에 잘 알려진 표면 세정 및/또는 활성화는 우수한 접합 품질을 촉진하기 위해 조립 전에 기판에 적용될 수 있다. 제어된 분위기에서의 조립은 또한 가능하다.
도 7a에 도시된, 리시버 기판(2)은 이의 조립된 면에 디바이스 층(2a)을 포함한다. 일반적으로, 이러한 층(2a)의 표면 필름은 산화실리콘 또는 질화실리콘으로 형성될 것이다.
도너 기판(100)이 도 1 내지 도 3에도시된 형태 중 하나일 때, 접합 계면(3)은 디바이스 층(2a)과 비정질화된 하위 부분(101', 101'', 101''') 사이에 확립된다. 제1 비정질화된 층(10)은, 심지어 저온에서, 접합 계면(3)의 효과적인 강화에 특히 유리하다. 실제로, 단결정 표면과 관련하여, 비정질화된 표면은 온도가 증가될 때 더 잘 변형되고 분자 접착에 의한 결합 동안 계면에 존재하는 물 단층을 더 잘 흡수한다. 결과적으로, 표면 상의 비정질화된 하위 부분(101', 101'', 101''')의 존재는 저온에서 접합 계면의 우수한 폐쇄를 허용한다.
따라서, 주위 온도에서의 결합, 및 선택적으로 350℃ 미만의 온도에서의 강화 어닐링은 이미 접합 계면(3)의 매우 양호한 유지를 제공하여, 상기 방법의, 특히 분리 단계 d)의 하기 단계의 양호한 진행을 보장한다.
도너 기판(100)이 도 4 및 도 5에 도시된 형태 중 하나일 때, 접합 계면(3)은 디바이스 층(2a)과 비정질 실리콘으로 제조된 접합 층(50) 사이에 확립된다. 상기에 언급된 바와 동일한 이유로, 후자는 저온에서, 통상적으로 500℃ 미만에서 접합 계면을 폐쇄(강화)하는 데 매우 효과적이다. 전술한 것과 동일한 유형의 강화 어닐링이 또한 적용될 수 있다.
매립된 약화 평면(30)을 따라, 접합된 조립체를 분리하기 위한 단계 d)는 도너 기판(100)의 상부(101)를 리시버 기판(2) 상으로 전사하는 것을 가능하게 한다(도 7(b)). 매립된 약화 평면(30)에서의 분리는 합체에 의해 그리고 기체 종을 가압함으로써 미세균열의 성장으로 인해, 저온에서, 통상적으로 200℃ 내지 500℃에서, 열처리를 적용함으로써 우선적으로 수행된다. 유리하게는, 열처리는 400℃ 이하의 온도에서, 바람직하게는 250℃ 내지 400℃로 구성된 온도에서 수행된다.
대안적으로 또는 공동으로, 분리는 접합된 조립체에 기계적 응력을 적용함으로써 발생될 수 있다.
이러한 분리의 종료 시, 한편으로는 중간 SOI 구조(150)가 획득되고, 다른 한편으로는 도너 기판의 하부(102)가 획득된다.
그 다음, 본 발명에 따른 전사 방법은, 제1 층(10)에 단결정 품질을 복원하기 위해, 비정질화된 하위 부분(101', 101'', 101''')의 재결정화의 단계 e)를 포함한다.
재결정화는 하위 부분(101', 101'', 101''')에 이의 단결정 특성을 제공하는 것에 상응한다. 이는 고체상 에피택시(SPE) 현상을 구현한다. 이러한 재결정화는 하위 부분(101', 101'', 101''')의 결정질 격자가, 시드로서 작용하는, 단결정 하위 층(22)의 결정 격자의 베이스 상에 재조직화되는 온도에서 열처리의 적용에 기초한다.
재결정화 열처리는 450℃ 내지 900℃의 온도에서 수행될 수 있다. 물론, 리시버 기판(2)이 고온과 호환되지 않는, 전술한 응용을 다루기 위해, 열 재결정 온도는 유리하게는 10분 내지 50시간의 기간 동안 그리고 비-산화성 대기 하에서 450℃ 내지 550℃이다. 예를 들어, 15 내지 20 nm의 비정질 실리콘를 재결정화하기 위해 어닐링이 2시간 내지 4시간 동안 500℃에서 적용될 수 있다.
열 처리 동안, 재결정화 전방은 단결정 하위 층(22)으로부터(또는 비정질화된 하위 부분에 인접한, 상부(101)의, 제2 층(20)의 일부인, 단결정으로부터) 접합 계면(3)을 향해 이동한다.
재결정화 단계 e)의 종료시, 중간 구조(150)의 상부(101)는 완전히 단결정이다(도 8(a)). 분리 단계 d)에 적용된 열처리가, 이의 온도 및 이의 지속시간에 따라, 비정질화된 하위 부분(101', 101'', 101''')의 재결정에 참여하는 것을 생각할 수 있음에 유의해야 한다.
그 다음, 단결정 품질이 복원된 제1 층(10)은, 리시버 기판(2) 상에서 전사가 예상되는, 단결정 얇은 층(1)에 상응한다. 따라서, 얇은 층(1)은 전자 부품의 생성을 위한 예상된 물리적 및 전기적 특성을 가질 것이다.
엘립소메트리에 의해 그리고 라만에 의해 및/또는 투과 전자 현미경(TEM)에 의해 제1 층(10)의 두께 및 양호한 결정질 복원을 각각 측정하는 것이 가능하다.
정지 층(15)의 특성에 따라, 재결정화 단계 e)에 의해 이것이 손상되는 것을 방지하기 위해 특정 예방 조치가 취해져야 한다. 특히, SiGe로 제조된 정지 층(15)의 경우에, 재결정화 온도는 SiGe를 가소적으로 이완시키지 않도록 700℃ 미만, 또는 심지어 600℃ 미만으로 유지되어야 한다.
결합 계면(3)은 재결정화 단계 d) 및 분리 단계 e) 동안 적용된 열처리로부터 이점을 얻는데, 이러한 처리가 조립된 면 사이의 원자간 결합을 강화하기 때문이다.
따라서, 제1 층(10)의 비정질화된 특성은, 상기 방법의 단계 c)에서, 도너 기판(100)과 리시버 기판(2) 사이의 직접 접합을 촉진하며; 이는 또한 경질량 종의 주입에 연결된 결정질 결함의 효과적인 수리를 허용하면서, 저온에서 고체상 에피택시에 의한 재결정화를 허용한다: 따라서 제1 층(10)은 이의 단결정 품질과 관련된 물리적 및 전기적 특성을 회복한다.
마지막으로, 전사 방법은 제2 층(20)의 화학적 식각에 이어서 제1 층(10)에 대한 선택적으로 정지 층(15)의 화학적 식각의 단계 f)을 포함한다(도 8(b)). 유리하게는, 제2 층(20)의 구성 재료는 또한 후자가 정지 층(15)에 대해 선택적으로 식각되는 것을 허용한다.
공지된 건식 식각 또는 습식 식각 기술이 구현될 수 있다. 사용될 수 있는 화학 식각 용액은 통상적으로 실리콘을 위한 TMAH(테트라메틸암모늄 하이드록사이드), TEAH(테트라에틸암모늄 하이드록사이드) 또는 KOH(수산화칼륨), SiGe을 위한 HF(불화수소산)/아세트산/H2O2(과산화수소) 혼합물 및 게르마늄을 위한 HF/아세트산/H2O2 또는 H3PO4(인산) 혼합물이다.
단계 f)는, 매립된 약화 평면(30)을 따라 파쇄(단계 d)로 인해(통상적으로 10 nm RMS의 정도의) 비교적 높은 잔류 거칠기를 갖는, 제2 층(20)을 제거할 수 있게 한다.
양호한 표면 조건(거칠기)는 제2 층(20)과 정지 층(15) 사이의 식각 선택비로 인해 복원될 수 있다. 정지 층(15)과 제1 층(10) 사이의 식각 선택비는 후자에 매우 낮은 표면 거칠기를 제공하고 두께의 균일성을 유지한다.
따라서, 전사 방법은 리시버 기판(2) 상에 배열된 단결정 얇은 층(1)을 포함하는 구조(200)를 얻는 것을 가능하게 하며, 이는 임의의 고온 처리와 호환되지 않는 디바이스 층을 포함할 수 있다(도 8(b)).
도너 기판(100)은 접합 층(50) 또는 중간 층(40) 및 접합 층(50)으로 구성된 스택을 포함할 때, 얻어진 구조(200)는 도 9(a) 및 (b)에서와 같다.
본 발명은 또한, 도 10 및 도 11에 도시된, 단결정 얇은 층(1)을 리시버 기판(2) 상으로 전사하기 위한 방법의 제2 실시예에 관한 것이다.
이 실시예는 상기 방법의 단계 시퀀스에서 재결정화 단계의 위치설정에 의해 이전에 기술된 방법과 상이하다. 실제로, (전술한 설명과 동일한) 도너 기판(100)을 공급하는 단계 a) 후에, 비정질화된 하위 부분(101', 101'', 101''')의 국부적인 재결정화의 단계 a')는, 매립된 약화 평면(30)에 영향을 미치지 않으면서, 즉, 매립된 약화 평면(30)의 용량에 영향을 미치지 않으면서, 제1 층(10)에 단결정 품질을 복원하여 본 방법에서 후속적으로 분리를 야기하기 위해 수행된다.
유리하게는, 재결정화 단계 a')는 도너 기판(100)의 전면(100a)에 적용되고 비정질화된 하위 부분(101', 101'', 101''')의 고체상 에피택시를 유도하도록 구성된, 레이저에 의한 열처리를 포함한다(도 10(a)). 예로서, 이러한 열처리는, 200 ns 정도의 지속기간의 펄스와 0.8 J/㎠ 정도의 에너지 밀도를 갖는, UV 엑시머 레이저(λ=308 nm)에 의해 구현될 수 있다 .
단계 a')의 마지막에, 도너 기판(100)의 상부(101)는 완전히 단결정이고, 제1 재결정화된 층(10)은 리시버 기판(2) 상으로 전사되도록 의도된 단결정 얇은 층(1)을 형성한다.
리시버 기판(2)을 제공하는 단계 b), 리시버 기판(2) 상에 도너 기판(100)의 전면(100a)을에 직접 접합함으로써 조립하는 단계 c)(도 10(b)) 및 도너 기판(100)의 상부(101)를 리시버 기판(2) 상에 전사하기 위해 매립된 약화 평면(30)을 따라 분리하는 단계 d)(도 11(a))는, 전술한 제1 실시예에 따라, 상기 방법의 제2 실시예에서 수행된다.
재결정화 단계 e)는 없으며, 후자는 조립 전에 수행된다.
그러나, 유리하게는 정지 층(15)에 대해 선택적으로, 제2 층(20)의 화학적 식각을 한 다음에 단결정 얇은 층(1)에 대해 선택적으로 정지 층(15)의 화학적 식각을 하는 단계 f)는 동일한 방식으로 수행된다(도 11(b)).
본 발명에 따른 도너 기판(100)은, 전자 부품의 생성과 호환 가능한, 매우 높은 결정질 품질의 단결정 얇은 층(1)의 (전사 방법의 제1 또는 제2 실시예에 따른) 전사를 수행하는 것을 가능하게 하고, 이는 고온 열처리의 적용을 요구하지 않고 경질량 종의 주입, 파쇄된 표면의 평활화, 전사된 부분(101)의 박화 및 접합 계면(3)의 강화에 관련된 결함의 수리를 수행하는 것을 가능하게 한다.
도너 기판(100)의 층의 구성은, 단계 c) 내지 단계 f)를 저온에서 열처리 및 선택적 화학 식각으로 제한함으로써, 얇은 층(1)을 리시버 기판(2)으로 전사하는 방법을 추가로 단순화한다.
물론, 본 발명은 기술된 구현예에 제한되지 않고, 변형 구현예는 청구범위에 의해 정의된 바와 같은 본 발명의 범주로부터 벗어남이 없이 예상될 수 있다.

Claims (14)

  1. 제1 재료로 제조된 단결정 얇은 층(1)을 리시버 기판(2) 상으로 전사하기 위한 도너 기판(100)으로서, 상기 도너 기판(100)은 전면(100a) 및 후면(100b)을 갖고,
    - 상기 도너 기판(100)의 상부(101) 및 하부(102)를 한정하는 매립된 약화 평면(30),
    - 상기 상부(101)에서, 상기 전면(100a)의 측 상의 제1 층(10), 상기 매립된 약화 평면(30)에 인접한 제2 층(20), 및 상기 제1 층(10)과 상기 제2 층(20) 사이에 삽입된 정지 층(15)으로서, 상기 제1 층(10)은 상기 제1 재료로 구성되고 상기 단결정 얇은 층(1)을 형성하도록 의도되고, 상기 정지 층(15)은 상기 제1 재료에 대한 선택적 식각을 제공할 수 있는 제2 재료로 형성되는, 제1 층, 제2 층 및 정지 층,
    - 이온 주입을 통해 비정질화되고, 엄격하게는 상기 상부(101)의 두께보다 얇은 두께를 갖고, 적어도 상기 제1 층(10); 적어도 하나의 단결정 하위 층(22)을 포함하고, 상기 매립된 약화 평면(30)에 인접하되, 상기 하위 층(22)은 상기 비정질화된 하위 부분(101', 101'', 101''')을 위한 재결정화 시드를 형성하도록 의도되는, 상기 제2 층(20)을 포함하는 비정질화된 하위 부분(101', 101'', 101''')을 포함하는, 도너 기판(100).
  2. 제1항에 있어서, 상기 비정질화된 하위 부분(101'', 101''')은 상기 정지 층(15)을 포함하는, 도너 기판(100).
  3. 제1항 또는 제2항 중 어느 한 항에 있어서, 상기 비정질화된 하위 부분(101''')은, 상기 정지 층(15)에 인접한, 상기 제2 층(20)의 부분(21)을 포함하는, 도너 기판(100).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2 층(20)은 상기 제1 재료로 구성되는, 도너 기판(100).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 재료는 실리콘, 게르마늄 또는 실리콘/게르마늄 합금으로부터 선택되는, 도너 기판(100).
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제2 재료는 실리콘 게르마늄 또는 고도로 도핑된 실리콘으로부터 선택되는, 도너 기판(100).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 층(10) 상에 배열된 비정질 실리콘 접합 층(50)을 포함하는, 도너 기판(100).
  8. 제1 재료로 제조된 단결정 얇은 층(1)을 리시버 기판(2) 상으로 전사하는 방법으로서,
    a) 제1항 내지 제7항 중 어느 한 항에 따른 도너 기판(100)을 제공하는 단계,
    b) 도너 기판(2)을 제공하는 단계,
    c) 상기 도너 기판(100)의 전면(100a)을 상기 리시버 기판(2) 상에 직접 접합하는 단계,
    d) 상기 도너 기판(100)의 상부(101)를 상기 리시버 기판(2) 상으로 전사하기 위해 상기 매립된 약화 평면(30)을 따라 분리하는 단계,
    e) 상기 제1 층(10)에 단결정 품질을 회복시키기 위해, 그 다음 상기 단결정 얇은 층(1)을 형성하는, 상기 비정질화된 하위 부분(101', 101'', 101''')을 재결정화하는 단계,
    f) 상기 제2 층(20)을 화학적으로 식각한 다음, 상기 단결정 얇은 층(1)에 대해 선택적으로 상기 정지 층(15)을 화학적으로 식각하는 단계를 포함하는, 전사 방법.
  9. 제8항에 있어서, 상기 재결정화 단계 e)는 450℃ 내지 900℃, 바람직하게는 450℃ 내지 550℃의 온도에서 열처리를 포함하는, 전사 방법.
  10. 제1 재료로 제조된 단결정 얇은 층(1)을 리시버 기판(2) 상으로 전사하는 방법으로서,
    a) 제1항 내지 제7항 중 어느 한 항에 따른 도너 기판(100)을 제공하는 단계,
    a') 상기 매립된 약화 평면(30)에 영향을 미치지 않으면서, 상기 제1 층(10)에 단결정 품질을 복원하기 위해 상기 비정질화된 하위 부분(101', 101'', 101''')의 국부적 재결정화이되, 상기 재결정화된 제1 층(10)은 상기 단결정 얇은 층(1)을 형성하는 단계,
    b) 도너 기판(2)을 제공하는 단계,
    c) 상기 도너 기판(100)의 전면(100a)을 상기 리시버 기판(2) 상에 직접 접합하는 단계,
    d) 상기 도너 기판(100)의 상부(101)를 상기 리시버 기판(2) 상으로 전사하기 위해 상기 매립된 약화 평면(30)을 따라 분리하는 단계,
    f) 상기 제2 층(20)을 화학적으로 식각한 다음, 상기 단결정 얇은 층(1)에 대해 선택적으로 상기 정지 층(15)을 화학적으로 식각하는 단계를 포함하는, 전사 방법.
  11. 제10항에 있어서, 상기 재결정화 단계 a')는, 상기 도너 기판(100)의 전면(100a)에 적용되고 상기 비정질화된 하위 부분(101', 101'', 101''')의 고체상 에피택시를 유도하도록 구성된, 레이저에 의한 열처리를 포함하는, 전사 방법.
  12. 제8항 및 제10항 중 어느 한 항에 있어서, 상기 분리 단계 d)는 400℃ 이하, 바람직하게는 250℃ 내지 400℃의 온도에서의 열처리를 포함하는, 전사 방법.
  13. 제8항 및 제10항 중 어느 한 항에 있어서, 상기 도너 기판(100)을 제공하는 단계 a)는, 초기에 단결정 품질의, 상기 기판(100)의 상부(101) 내에 이온을 주입하여, 상기 비정질화된 하위 부분(101', 101'', 101''')을 형성하는 단계를 포함하는, 전사 방법.
  14. 제8항 및 제10항 중 어느 한 항에 있어서, 단계 f)에서, 상기 제2 층(20)의 화학적 식각은 상기 정지 층(15)에 대해 선택적인, 전사 방법.
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