JP2024501139A - 薄層を転写するためのドナー基板及び関連する転写方法 - Google Patents

薄層を転写するためのドナー基板及び関連する転写方法 Download PDF

Info

Publication number
JP2024501139A
JP2024501139A JP2023533212A JP2023533212A JP2024501139A JP 2024501139 A JP2024501139 A JP 2024501139A JP 2023533212 A JP2023533212 A JP 2023533212A JP 2023533212 A JP2023533212 A JP 2023533212A JP 2024501139 A JP2024501139 A JP 2024501139A
Authority
JP
Japan
Prior art keywords
layer
donor substrate
substrate
amorphized
sub
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023533212A
Other languages
English (en)
Inventor
ラレー ヴィンセント
ルボ シェイ
ル ヴァン-ジョーディン ルーシー
ミレージ フレデリック
エカルノ リュドヴィク
ゴーダン グウェルタ
ランドリュ ディディエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2024501139A publication Critical patent/JP2024501139A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02019Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本発明は、第1の材料から作製された単結晶薄層(1)をレシーバ基板(2)上に転写するためのドナー基板(100)に関し、ドナー基板(100)は、前側(100a)及び後側(100b)を有し、-ドナー基板(100)の上部(101)及び下部(102)を画定する埋め込み弱化面(30)と、-上部(101)において、前側(100a)の側の第1の層(10)と、埋め込み弱化面(30)に隣接する第2の層(20)と、第1の層(10)と第2の層(20)との間に挿入された停止層(15)であって、第1の層(10)は、第1の材料から構成され、停止層(15)は、第1の材料に対して選択的エッチングを提供することができる第2の材料から形成される、停止層(15)と、-イオン注入によって非晶質化され、上部(101)の厚さより厳密に小さい厚さを有し、少なくとも第1の層(10)を含む、非晶質化された副部分(101’、101’’、101’’’)と、を備え、第2の層(20)は、埋め込み弱化面(30)に隣接する少なくとも1つの単結晶副層(22)を含む。本発明はまた、ドナー基板(100)から単結晶薄層(1)を転写する方法の2つの実施形態に関する。

Description

本発明は、半導体及びマイクロエレクトロニクスの分野に属する。本発明は、レシーバ基板上への薄層の転写に適したドナー基板に関し、特に、完成した又は部分的に完成した電子部品を含むレシーバ基板上への低温での転写に関する。本発明はまた、当該ドナー基板を使用する転写方法に関する。
回路の3次元(3D)集積化は、システムの空間要件を最小限に抑えながら異なる機能を関連付けることを可能にするので、数年間強力に開発されてきた。3D集積は、電子デバイスの層の垂直スタックに基づく。そのようなスタックは、デバイスの既存の層の上に結晶材料の層を形成することを必要とする。このようなデバイスは、均質でも結晶性でもなく、エピタキシなどの従来の結晶性薄膜成長技術の使用を妨げる。また、既に製造されたデバイスの層は、特にメタライゼーションレベルを含むことがあるが、温度耐性が限られていることが多いので、低温のままであることも必要である。
したがって、3D集積化は、ドナー基板から、デバイスの1つ以上の層を備え得るレシーバ基板への薄膜転写技法を選択的に実装する。
いくつかの既知の層転写方法は、(所望の薄い結晶層が得られる)ドナー基板をレシーバ基板上に直接結合することによる組み立てに基づいている。次いで、ドナー基板は薄層化ステップを受け、その最後に薄層が形成される。この薄層化ステップは、従来技術において知られている様々な技術、特に、
-非常に薄い層(典型的には数ナノメートルから1ミクロンの間の厚さを有する)の形成に特に適したSmart Cut(商標)法であって、これは、埋め込み弱化面を形成するために、組み立てステップの前に、ドナー基板の組み立てられる面にガス種を注入することに基づき、組み立て後、破断ステップ中に、ドナー基板は、レシーバ基板に取り付けられた薄層のみを残すために、弱化面に沿って分離される、Smart Cut(商標)法と、
-特に数ミクロン~数十ミクロン、更には数百ミクロンの厚さを有する層の形成に適した、機械ラッピング、機械-化学研磨及び化学エッチングを含む、機械化学的薄化方法と、を使用して実行されてもよい。
当然ながら、上記で引用した技術は網羅的なものではなく、他の既知の技術を用いてドナー基板を薄くしてもよい。
上述したように、Smart Cut(商標)法は、非常に薄い層を形成するのに特に適している。転写後、電子デバイスを製造するために、転写された層を使用可能にするためにいくつかの操作を行う必要があり、注入欠陥を修復し、破断面を平滑化し、この同じ層を薄くし、結合界面を閉じる。これらの操作は、通常、特にSOI(シリコンオンインシュレータ)構造の製造に関連して、高温で行われる。我々にとって関心のある3D集積の場合、それらは、下にあるデバイス層を損傷しないように低温で実行されなければならない。
仏国特許第2978603号は、低温での注入欠陥の修復を容易にする解決策を提案している。
本発明は、特にレシーバ基板が電子デバイスの存在に起因して高温に適合しない場合に、レシーバ基板上に高品質の単結晶層を転写するのに特に適したドナー基板を提案することによって、最新技術を改善することを目的とする。また、本発明は、当該ドナー基板からレシーバ基板上に薄層を転写する方法に関する。
本発明は、第1の材料から作製された単結晶薄層をレシーバ基板上に転写するためのドナー基板に関し、ドナー基板は、前側及び後側を有し、
-ドナー基板の上部及び下部を画定する埋め込み弱化面と、
-上部において、前側の第1の層と、埋め込み弱化面に隣接する第2の層と、第1の層と第2の層との間に挿入された停止層であって、第1の層は、第1の材料から構成され、単結晶薄層を形成するように意図され、停止層は、第1の材料に対して選択的エッチングを提供することができる第2の材料から形成される、停止層と、
-イオン注入によって非晶質化され、上部の厚さより厳密に小さい厚さを有し、少なくとも第1の層を含む、非晶質化された副部分と、を備え、第2の層は、埋め込み弱化面に隣接する少なくとも1つの単結晶副層を含み、副層は、非晶質化された副部分のための再結晶シードを形成するように意図されている。
本発明の有利な特徴によれば、単独又は任意の実現可能な組合せで、以下が行われる。
・非晶質化された副部分は、停止層を含み、
・非晶質化された副部分は、停止層に隣接する第2の層の部分を含み、
・第2の層は、第1の材料から構成され、
・第1の材料は、シリコン、ゲルマニウム、又はシリコン/ゲルマニウム合金から選択され、
・第2の材料は、シリコンゲルマニウム又は高ドープシリコンから選択され、
・第1の層は、5ミクロン~500nmの厚さを有し、
・停止層は、2~100nmの厚さを有し、
・第2の層は、50~1000nmの厚さを有し、
・ドナー基板は、第1の層上に配置された非晶質シリコン結合層を備え、
・結合層は、2~20nmの厚さを有し、
・ドナー基板は、第1の層と結合層との間に挿入された、酸化ケイ素で作製された中間層を備え、
・中間層は、10~200nmの厚さを有する。
本発明はまた、第1の材料から作製される単結晶薄層をレシーバ基板上に転写する方法に関する。
第1の実施形態によれば、転写方法は以下の、
a)上記のようなドナー基板を提供するステップと、
b)レシーバ基板を提供するステップと、
c)ドナー基板の前側をレシーバ基板上に直接結合することによって組み立てるステップと、
d)ドナー基板の上部をレシーバ基板上に転写するために、埋め込み弱化面に沿って分離するステップと、
e)非晶質化された副部分を再結晶させて、単結晶品質を第1の層に回復させ、次いで単結晶薄層を形成するステップと、
f)第2の層を化学的にエッチングし、次いで、停止層を単結晶薄層に対して選択的に化学的にエッチングするステップと、を含む。
有利には、再結晶ステップe)は、450℃~900℃、好ましくは450℃~550℃の温度での熱処理を含む。
第2の実施形態によれば、転写方法は以下の、
a)上記のようなドナー基板を提供するステップと、
a’)埋め込み弱化面に影響を与えることなく、単結晶品質を第1の層に回復させるために、非晶質化された副部分を局所的に再結晶させるステップであって、第1の再結晶された層は単結晶薄層を形成する、ステップと、
b)レシーバ基板を提供するステップと、
c)ドナー基板の前側をレシーバ基板上に直接結合することによって組み立てるステップと、
d)ドナー基板の上部をレシーバ基板上に転写するために、埋め込み弱化面に沿って分離するステップと、
f)第2の層を化学的にエッチングし、次いで、停止層を単結晶薄層に対して選択的に化学的にエッチングするステップと、を含む。
有利には、再結晶ステップa’)は、ドナー基板の前側に適用され、非晶質化された副部分の固相エピタキシを誘導するように構成されたレーザによる熱処理を含む。
本発明の第1又は第2の実施形態による転写方法の有利な特徴によれば、単独で又は任意の実現可能な組合せで、以下が行われる:
・分離ステップd)は、400℃以下の温度、選択的には250℃~400℃の温度での熱処理を含み、
・ドナー基板を提供するステップa)は、非晶質化された副部分を形成するために、最初は単結晶品質である基板の上部にイオンを注入することを含み、
・ステップf)において、第2の層の化学エッチングは、停止層に対して選択的である。
本発明の他の特徴及び利点は、添付の図面を参照した本発明の以下の詳細な説明から明らかになるであろう。
本発明による3つの変形例によるドナー基板を示す図である。 本発明による3つの変形例によるドナー基板を示す図である。 本発明による3つの変形例によるドナー基板を示す図である。 本発明の一実施形態及びその変形例によるドナー基板を示す図である。 本発明の一実施形態及びその変形例によるドナー基板を示す図である。 本発明によるドナー基板の製造ステップを示す図である。 本発明の第1の実施形態による単結晶薄層をレシーバ基板上に転写する方法のステップを示す図である。 本発明の第1の実施形態による単結晶薄層をレシーバ基板上に転写する方法のステップを示す図である。 本発明による転写方法から得られる構造の変形を示す図である。 本発明による単結晶薄層をレシーバ基板上に転写する方法の第2の実施形態のステップを示す図である。 本発明による単結晶薄層をレシーバ基板上に転写する方法の第2の実施形態のステップを示す図である。
図面は、読みやすさのために縮尺通りではない概略図である。特に、z軸に沿った層の厚さは、x軸及びy軸に沿った横方向寸法に対して正確な縮尺ではない。図中の同じ参照符号は、同じタイプの要素に対して使用され得る。異なる可能性(以下の説明において描写及び/又は詳述される変形例及び実施形態)は、互いに排他的ではないものとして理解されなければならず、一緒に組み合わされてもよい。
本発明は、第1の材料から作製される単結晶薄層1をレシーバ基板2上に転写するためのドナー基板100に関する。第1の材料は、有利には、シリコン、ゲルマニウム又はシリコン/ゲルマニウム合金から選択される。本明細書の残りの部分において、「第1又は第2の」材料という用語が使用される場合、構造的及び結晶学的特性は特定されず、その性質のみが特定され、例えば、非晶質、多結晶又は単結晶シリコンは、本明細書の意味の範囲内の材料を構成する。
ドナー基板100は、通常、直径が150mm~450mm又はそれ以上であり、厚さが典型的には300~900ミクロンであるウェハの形態である。それは、図1に示されるように、前側100a及び後側100bを有する。
埋め込み弱化面30は、ドナー基板100の上部101及び下部102を画定する。これは、ドナー基板100の前側100aの主面(x,y)に平行に延在する。
埋め込み弱化面30は、Smart Cut(商標)法の文脈でよく知られているように、ドナー基板100の前側100 aの側で実行される軽量種のイオン注入から形成される。注入される種は、水素、ヘリウム、又はこれら2つの種の組合せであることが好ましい。弱化面30は、注入された軽量種によって生成されたレンズ状のナノクラックを含むので、そのように呼ばれる。
ドナー基板100は、その上部101に、埋め込み弱化面30に平行な面内に延在する停止層15を含む。停止層15は、第1の材料に対して選択的エッチングを提供することができる第2の材料から形成される。典型的には、第2の材料は、シリコンゲルマニウム(SiGe)又は高ドープシリコンから選択され、第1の材料は、第1の材料がシリコン又はゲルマニウムから作製される場合に適しており、第2の材料は、第1の材料がシリコン、ゲルマニウム又はシリコン/ゲルマニウムから作製される場合に適している。第2のシリコンゲルマニウム材料の場合、ゲルマニウムの割合は典型的には10%から40%の間である。第2のドープされたシリコン材料の場合、例えば、118B/cm~120B/cmの間のP型ホウ素ドーピングが好ましい。
停止層15は、前側100a側の第1の層10と、埋め込み弱化面30に隣接する第2の層20との間に介在する。停止層15は、典型的には、2~100nmの厚さを有する。
第1の層10及び第2の層20は、停止層15の両側に配置されている。第1の層10は、第1の材料から構成され、レシーバ基板2上に転写される単結晶薄層1を構成することが意図される。これは、薄層1に必要な厚さに応じて、例えば5nm~500nmの厚さを有することができる。
第2の層20の厚さは、50~1000nmであってもよい。第1の層10、停止層15及び第2の層20の厚さの合計は、埋め込み弱化面30の深さに等しいことが理解される。
第2の層20は、第1の材料から構成されてもよい。選択的には、ドナー基板100は、その単結晶構造において第1の材料から主に構成され、停止層15のみが第2の材料内に形成されて、転写方法中の選択的エッチングを確実にする。
ドナー基板100は、上部101内に非晶質化された副部分101’、101’’、101’’’を更に含む。本発明の文脈において、非晶質化されるとは、イオン注入によって非晶質化されることを意味する。これは、副部分101’、101’’、101’’’が、非晶質構造を有する前に、結晶構造、更には単結晶構造を有していたことを意味する。したがって、副部分101’、101’’、101’’’を非晶質化することができるイオンのタイプは、以下に詳述される。
この非晶質化された副部分101’、101’’、101’’’は、少なくとも第1の層10を含み、多かれ少なかれ深さ方向に延在し、上部101の厚さよりも厳密に小さい厚さを有する。これは、第2の層20が、埋め込み弱化面30に隣接する少なくとも1つの単結晶副層22を含むということになる。
非晶質化された副部分101’、101’’、101’’’は、上述の層のうちの1つ以上を含むことができる。図1に示す第1の変形例によれば、非晶質化された副部分101’は、第1の層10のみを含む。第2の変形例(図2)によれば、副部分101’’は、第1の層10に加えて停止層15を含む。最後に、図3に示す第3の変形例によれば、非晶質化された副部分101’’’は、停止層15に隣接する第2の層20の部分21を含む。全ての変形例において、非晶質化された副部分101’、101’’、101’’’の外側に、埋め込み弱化面30に隣接する第2の層20の部分である単結晶副層22が見られる。
ドナー基板100は、レシーバ基板2上に組み立てられるように意図された前側100aの側に非晶質化された副部分101’、101’’、101’’’が存在するおかげで、直接結合及び結合界面の良好な補強に有利である。非晶質化された表面は、温度が上昇したときに、単結晶表面よりも良好に変形され、結合水層を良好に吸収する。結果として、非晶質化された副部分101’、101’’、101’’’の存在は、本発明による転写方法に関して以下に示されるように、より低い温度でより良好に結合界面を閉じることを可能にする。
特定の実施形態によれば、ドナー基板100は、第1の層10上に配置された非晶質シリコン結合層50を更に含む(図4)。このような結合層50は、CVD(Chemical Vapor Deposition)によって第1の層10上に形成されることが好ましい。結合層50は、2~20nmの厚さを有する。
この実施形態の変形例によれば、ドナー基板100は、第1の層10と結合層50との間に挿入された、酸化ケイ素で作製された中間層40を更に含む(図5)。中間層40は、典型的には10~200nmの厚さを有する。SiO2から作製される中間層の存在は、以下に説明する転写方法の最後に、単結晶薄層1がレシーバ基板2の回路層2a上に転写されるときに、単結晶薄層1を電気的に絶縁するのに有用であり得る。
本発明は、第1の材料から形成された単結晶薄層1をレシーバ基板2上に転写する方法に関する。
この方法は、まず、上述したようなドナー基板100を提供するステップa)を含む。
このために、第1の材料から構成される初期固体単結晶基板100’又はエピタキシを受けた初期基板100’から開始して、第1の材料から構成され、その前側100aの側で潜在的により良好な品質の単結晶(図示せず)を得る。
初期基板100’の前側100a上では、停止層15も単結晶構造を有する(図6(a))。SiGeから作製される停止層15は、例えば、初期基板100’上にエピタキシャル成長によって形成されてもよい。高濃度にドープされたSiの停止層15に対して、初期基板100’がシリコン製である場合、当該層15を生成するために、初期基板100’内にホウ素のイオン注入を行うことができる。あるいは、高濃度にドープされたSiから作製される停止層100’はまた、エピタキシによって形成されてもよい。停止層15は、典型的には、2~100nmの厚さを有する。
次に、表面層10(第1の層10と呼ばれる)が、好ましくはエピタキシャル成長によって停止層15上に形成される(図6(b))。厚さは、目的とする用途に応じて選択され、この第1の層10は、本発明による転写方法の最後に、レシーバ基板2上に転写される単結晶薄層1を形成することが理解される。
格子パラメータが第1の層10及び/又は初期基板100’の格子パラメータと異なる停止層15の場合、当該停止層15は、臨界厚さよりも小さい厚さを有することが好ましく(JM.Hartmannら「Critical thickness for plastic relaxation of SiGe on Si(001)revised」Journal of Applied Physics 110,083529(2011)参照)、格子パラメータの差に関連する応力が第1の層10の結晶性を劣化させるのを防ぐために、例えば50nm未満である。
次に、図6(c)に示すように、少なくとも第1の層10と、場合によっては停止層15と、停止層15の下に配置された初期基板100’の部分21とを含む副部分101’’’に対して、前側100aから非晶質化ステップが実行される(図1、図2及び図3を参照して述べた異なる変形例に従って)。
非晶質化とは、副部分101’、101’’、101’’’の結晶格子の非組織化を意味し、これは副部分を非晶質化する。非晶質化は、通常、室温又はより低い温度で、例えば、第1の材料の原子番号以上の原子番号を有するイオンから、イオン注入によって行われる。例として、イオンは、シリコン、ゲルマニウム、キセノン及びアルゴンから選択されてもよい。副部分101’、101’’、101’’’をより深い深さ、及び/又はより均一な深さで非晶質化するために、異なる注入エネルギーでいくつかの連続注入を実行することができる。注入ドーズ量は、典型的には、2e14/cmから1e16/cmの間で変化する。
シリコンで作製された第1の層10及び第2の層20、並びにSiGeで作製された停止層15について、副層101’’’の非晶質化は、例えば、15nmの深さにわたる非晶質化のために、5keVのエネルギーで2.515at/cmのドーズ量でGeを注入することによって得ることができる。イオン注入シミュレーションコードのほとんどは、マトリックスの性質、注入イオンの性質、エネルギー及び注入量に応じて、単結晶マトリックスの非晶質化を得ることを可能にする指標を提供することに留意されたい。
最後に、非晶質化された副部分101’、101’’、101’’’(図6(d))の厚さよりも深い深さで、軽量種、典型的には水素、ヘリウム、又はこれら2つの組合せの注入が行われる。このようにして、注入ピークに多かれ少なかれ局在する埋め込み弱化面30が形成され、ドナー基板100の上部101及び下部102を画定する。単結晶副層22は、非晶質化された副部分101’’’と埋め込み弱化面30との間に保持される。
注入エネルギーは、ドナー基板100内の埋め込み弱化面30の目標とする深さに従って定義される。典型的には、数keV~200keVである。注入種のドーズ量は、数116cm~117/cmで変化してもよい。
非晶質化及び軽量種の注入のステップは、逆の順序で、すなわち、最初に軽量種の注入、次いで非晶質化の順序で実行することができることに留意されたい。
本発明による方法のステップa)の終わりに、図1、図2、及び図3に示される変形例のうちの1つによるドナー基板100が得られる。
特定の実施形態によれば、図4及び図5に示す変形例のうちの1つを得るために、結合層50及び場合によっては中間層40がドナー基板100上に形成される。
これらの層40、50は、例えば化学気相堆積(CVD)によって、選択的には非晶質化ステップの後に生成され、非晶質化のイオン注入が、下にある層(特に第1の層10)においてこれらの層40、50から不純物を引き起こし、その後の再結晶をより困難にすることを防止する。もちろん、層40、50の堆積は、非晶質化された部分101’、101’’、101’’’の再結晶温度より低い温度で実行されることができなければならない。非晶質化された副部分101’、101’’、101’’’を修正することができ、及び/又は埋め込み弱化面30を変化させることができる温度が堆積に必要である場合、非晶質化及び/又は軽量種の注入のステップの前に1つ又は複数の層40、50を堆積することを選択することも可能であり、これは方法のこの段階では望ましくない。
以下に示すように、特に堆積された非晶質シリコンから作製される結合層50は、後続の組み立てステップc)において生成される結合界面の品質を向上させる。
次いで、本方法は、支持層2を提供するステップb)を含む。通常、直径が150mm~450mmであり、厚さが典型的には300~900ミクロンである小さなプレートの形態である。それは、例えばシリコンなどの半導体材料で作製された固体部分上に配置されたデバイス2a(例えば相補型CMOS、金属酸化膜半導体技術に従って製造された)の層に対応する、特に金属材料を含む様々な層のスタックを含むことができる。これらの金属材料は、典型的には、レシーバ基板2に適用可能な温度を500℃以下に制限する。
レシーバ基板2は、デバイスの層の有無にかかわらず、その性質に起因して、又は転写される単結晶薄層1の熱膨張係数とは非常に異なる熱膨張係数に起因して、高い処理温度を支持しない材料を含むことができる。
ステップa)及びb)の後、転写方法は、結合界面3で結合されたアセンブリを形成するために、ドナー基板100の前側100aをレシーバ基板2上に直接結合することによって組み立てるステップc)を含む(図7(a))。直接結合は、組み立てられた面の間に接着材料が加えられないことを意味する。当該面の非常に低い粗さ(典型的には0.5nm RMS未満)及びそれらの高度の清浄度は、表面の分子付着による結合の実施を可能にする。優れた結合品質を促進するために、分子付着結合の分野でよく知られている表面洗浄及び/又は活性化を組み立て前に基板に適用することができる。制御された雰囲気中での組み立ても可能である。
図7(a)に示されるレシーバ基板2は、その組み立てられた面にデバイス層2aを含む。一般に、この層2aの表面膜は、酸化ケイ素又は窒化ケイ素から形成される。
ドナー基板100が図1~図3に示される形態のうちの1つであるとき、結合界面3は、デバイス2aの層と非晶質化された副部分101’、101’’、101’’との間に確立される。第1の非晶質化層10は、低温であっても、結合界面3の効果的な固化に特に有利である。実際、単結晶表面に関して、非晶質化された表面は、温度が上昇するとより良好に変形し、分子付着による結合中に界面に存在する水単分子層をより良好に吸収する。結果として、表面上の非晶質化された副部分101’、101’’、101’’の存在は、低温での結合界面の優れた閉鎖を可能にする。
したがって、周囲温度での結合、及び任意選択的に350℃未満の温度での固化アニーリングは、結合界面3の非常に良好な保持を既に提供しており、方法の後続のステップ、特に分離ステップd)の良好な進行を保証する。
ドナー基板100が図4及び図5に示される形態のうちの1つであるとき、結合界面3は、デバイスの層2aと非晶質シリコン製の結合層50との間に確立される。上述したのと同じ理由で、後者は、低温、典型的には500℃未満で結合界面を閉じる(固化する)のに極めて有効である。また、上記と同様の固化アニーリングを適用することもできる。
埋め込み弱化面30に沿って、結合された組立体を分離するステップd)は、ドナー基板100の上部101をレシーバ基板2上に転写することを可能にする(図7(b))。融着及びガス種の加圧によるマイクロクラックの成長に起因して、典型的には200℃~500℃の低温で熱処理を適用することによって、埋め込み弱化面30での分離が選択的に実行される。有利には、熱処理は、400℃以下の温度で、選択的には250℃~400℃の間に含まれる温度で行われる。
代替的に又は共同的に、分離は、結合された組立体への機械的応力の印加によって引き起こされてもよい。
この分離の終わりに、一方で中間SOI構造150が得られ、他方でドナー基板の下部102が得られる。
次いで、本発明による転写方法は、第1の層10に単結晶品質を回復させるために、非晶質化された副部分101’、101’’、101’’’を再結晶するステップe)を含む。
再結晶は、副部分101’、101’’、101’’’にその単結晶特性を与えることに対応する。これは、固相エピタキシ(SPE)現象を実施する。そのような再結晶は、副部分101’、101’’、101’’’の結晶格子が、種として作用する単結晶副層22の結晶格子に基づいて再編成される温度での熱処理の適用に基づく。
再結晶熱処理は、450℃~900℃の温度で実行されてもよい。当然ながら、レシーバ基板2が高温に適合しない上述の用途に対処するために、熱再結晶温度は、有利には、非酸化性雰囲気下で10分~50時間の間、450℃~550℃である。例えば、15~20nmの非晶質シリコンを再結晶させるために、アニールを500℃で2時間~4時間適用してもよい。
熱処理中、再結晶面は、単結晶副層22から(又は、非晶質化された副部分に隣接する上部101の第2の層20の部分である単結晶から)結合界面3に向かって移動する。
再結晶ステップe)の終わりに、中間構造150の上部101は、完全に単結晶である(図8(a))。分離ステップd)に適用される熱処理が、その温度及びその持続時間に応じて、非晶質化された副部分101’、101’’、101’’’の再結晶に関与することが考えられることに留意されたい。
単結晶品質が回復された第1の層10は、その後、レシーバ基板2上への転写が期待される単結晶薄層1に対応する。したがって、薄層1は、電子部品の製造のために期待される物理的及び電気的特性を有する。
第1の層10の厚さ及び良好な結晶回復は、それぞれ、エリプソメトリ及びラマン及び/又は透過型電子顕微鏡(TEM)によって測定することが可能である。
停止層15の性質に応じて、再結晶ステップe)によって停止層15が損傷を受けるのを防止するために、ある種の予防措置を講じなければならない。特に、SiGeから作製される停止層15の場合、再結晶温度は、SiGeを塑性的に緩和しないように、700℃未満、更には600℃未満に維持されなければならない。
結合界面3は、再結晶ステップd)及び分離ステップe)の間に適用される熱処理から利益を得るが、これは、これらの処理が、組み立てられた面の間の原子間結合を強化するからである。
したがって、第1の層10の非晶質化された性質は、方法のステップc)において、ドナー基板100とレシーバ基板2との間の直接結合を促進する。これはまた、軽量種の注入に関連する結晶欠陥の効果的な修復を可能にすると同時に、低温での固相エピタキシによる再結晶を可能にし、したがって、第1の層10は、その単結晶品質並びに関連する物理的及び電気的特性を回復する。
最後に、転写方法は、第2の層20を化学的にエッチングするステップf)であって、次いで、第1の層10に対して選択的に停止層15を化学的にエッチングするステップf)を含む(図8(b))。有利には、第2の層20の構成材料はまた、第2の層20が停止層15に対して選択的にエッチングされることを可能にする。
公知のドライエッチング又はウェットエッチング技術を実施することができる。使用することができる化学エッチング溶液は、典型的には、シリコンについてはTMAH(水酸化テトラメチルアンモニウム)、TEAH(水酸化テトラエチルアンモニウム)又はKOH(水酸化カリウム)であり、SiGeについてはHF(フッ化水素酸)/酢酸/H(過酸化水素)混合物であり、ゲルマニウムについてはHF/酢酸/H又はHPO(リン酸)混合物である。
ステップf)は、第2の層20を除去することを可能にし、第2の層20は、埋め込み弱化面30に沿った破断(ステップd)に起因して比較的高い残留粗さ(典型的には10nm RMS程度)を有する。
第2の層20と停止層15とのエッチング選択性により、良好な表面状態(粗さ)を回復することができる。停止層15と第1の層10との間のエッチング選択性は、第1の層10に非常に低い表面粗さを与え、その厚さの均一性を保持する。
したがって、転写方法は、レシーバ基板2上に配置された単結晶薄層1を含む構造200を得ることを可能にし、これは、任意の高温処理に適合しないデバイスの層を含み得る(図8(b))。
ドナー基板100が結合層50又は中間層40及び結合層50から構成されるスタックを含む場合、得られる構造200は図9(a)及び図9(b)の通りである。
本発明はまた、図10及び図11に示される、単結晶薄層1をレシーバ基板2上に転写する方法の第2の実施形態に関する。
この実施形態は、方法の一連のステップにおいて再結晶ステップを配置することによって前述した方法とは異なる。実際に、ドナー基板100を供給するステップa)(先の説明と同一)の後に、非晶質化された副部分101’、101’’、101’’’の局所的再結晶のステップa’)が、埋め込み弱化面30に影響を与えることなく、すなわち、本方法において続いて分離を引き起こすために埋め込み弱化面30の能力に影響を与えることなく、単結晶品質を第1の層10に回復するために実行される。
有利には、再結晶ステップa’)は、ドナー基板100の前側100aに適用され、非晶質化された副部分101’、101’’、101’’’(図10(a))の固相エピタキシを誘導するように構成されたレーザによる熱処理を含む。一例として、この熱処理は、200ns程度の持続時間のパルス、及び0.8J/cm程度のエネルギー密度を有するUVエキシマレーザλ=308nmによって実施することができる。
ステップa’)の終わりに、ドナー基板100の上部101は完全に単結晶であり、第1の再結晶層10は、レシーバ基板2上に転写されるように意図された単結晶薄層1を形成する。
レシーバ基板2を提供するステップb)、ドナー基板100の前側100aをレシーバ基板2上に直接結合することによって組み立てるステップc)(図10(b))、及びドナー基板100の上部101をレシーバ基板2上に転写するために埋め込み弱化面30に沿って分離するステップd)(図11(a))は、上述の第1の実施形態に従って、方法の第2の実施形態において実行される。
再結晶ステップe)はなく、後者は組み立て前に実施されている。
しかしながら、有利には停止層15に対して選択的に第2の層20を化学的にエッチングし、次いで単結晶薄層1に対して選択的に停止層15を化学的にエッチングするステップf)は、同一の方法で実施される(図11(b))。
本発明によるドナー基板100は、電子部品の製造に適合する非常に高い結晶品質の単結晶薄層1の転写(転写方法の第1又は第2の実施形態による)を実行することを可能にし、これは、軽量種の注入に関連する欠陥の修復、破断面の平滑化、転写部分101の薄化、及び結合界面3の固化を実行するための高温熱処理の適用を必要としない。
ドナー基板100の層の構成は、ステップc)~f)を低温での熱処理及び選択的化学エッチングに限定することによって、レシーバ基板2上に薄層1を転写する方法を更に簡略化する。
当然ながら、本発明は、説明された実施形態に限定されず、特許請求の範囲によって定義される本発明の範囲から逸脱することなく、変形実施形態をそれに追加することができる。

Claims (14)

  1. 第1の材料から作製された単結晶薄層(1)をレシーバ基板(2)上に転写するためのドナー基板(100)であって、前記ドナー基板(100)は、前側(100a)及び後側(100b)を有し、
    -前記ドナー基板(100)の上部(101)及び下部(102)を画定する埋め込み弱化面(30)と、
    -前記上部(101)において、前記前側(100a)の側の第1の層(10)と、前記埋め込み弱化面(30)に隣接する第2の層(20)と、前記第1の層(10)と前記第2の層(20)との間に挿入された停止層(15)であって、前記第1の層(10)は、前記第1の材料から構成され、前記単結晶薄層(1)を形成するように意図され、前記停止層(15)は、前記第1の材料に対して選択的エッチングを提供することができる第2の材料から形成される、停止層(15)と、
    -イオン注入によって非晶質化され、前記上部(101)の厚さより厳密に小さい厚さを有し、少なくとも前記第1の層(10)を含む、非晶質化された副部分(101’、101’’、101’’’)と、を備え、前記第2の層(20)は、前記埋め込み弱化面(30)に隣接する少なくとも1つの単結晶副層(22)を含み、前記副層(22)は、前記非晶質化された副部分(101’、101’’、101’’’)のための再結晶シードを形成するように意図されている、ドナー基板(100)。
  2. 前記非晶質化された副部分(101’’,101’’’)は、前記停止層(15)を含む、請求項1に記載のドナー基板(100)。
  3. 前記非晶質化された副部分(101’’’)は、前記停止層(15)に隣接する前記第2の層(20)の部分(21)を含む、請求項2に記載のドナー基板(100)。
  4. 前記第2の層(20)は、前記第1の材料から構成される、請求項1から3のいずれか一項に記載のドナー基板(100)。
  5. 前記第1の材料は、シリコン、ゲルマニウム、又はシリコン/ゲルマニウム合金から選択される、請求項1から4のいずれか一項に記載のドナー基板(100)。
  6. 前記第2の材料は、シリコンゲルマニウム又は高ドープシリコンから選択される、請求項1から5のいずれか一項に記載のドナー基板(100)。
  7. 前記第1の層(10)上に配置された非晶質シリコン結合層(50)を備える、請求項1から6のいずれか一項に記載のドナー基板(100)。
  8. 第1の材料から作製される単結晶薄層(1)をレシーバ基板(2)上に転写する方法であって、
    a)請求項1から7のいずれか一項に記載のドナー基板(100)を提供するステップと、
    b)ドナー基板(2)を提供するステップと、
    c)前記ドナー基板(100)の前記前側(100a)を前記レシーバ基板(2)上に直接結合するステップと、
    d)前記ドナー基板(100)の前記上部(101)を前記レシーバ基板(2)上に転写するために、前記埋め込み弱化面(30)に沿って分離するステップと、
    e)前記非晶質化された副部分(101’、101’’、101’’’)を再結晶させて、単結晶品質を前記第1の層(10)に回復させ、次いで前記単結晶薄層(1)を形成するステップと、
    f)前記第2の層(20)を化学的にエッチングし、次いで、前記停止層(15)を前記単結晶薄層(1)に対して選択的に化学的にエッチングするステップと、
    を含む、方法。
  9. 前記再結晶ステップe)は、450℃~900℃、好ましくは450℃~550℃の温度での熱処理を含む、請求項8に記載の転写方法。
  10. 第1の材料から作製される単結晶薄層(1)をレシーバ基板(2)上に転写する方法であって、
    a)請求項1から7のいずれか一項に記載のドナー基板(100)を提供するステップと、
    a’)前記埋め込み弱化面(30)に影響を与えることなく、単結晶品質を前記第1の層(10)に回復させるために、前記非晶質化された副部分(101’、101’’、101’’’)を局所的に再結晶させるステップであって、前記再結晶された第1の層(10)は前記単結晶薄層(1)を形成する、ステップと、
    b)ドナー基板(2)を提供するステップと、
    c)前記ドナー基板(100)の前記前側(100a)を前記レシーバ基板(2)上に直接結合するステップと、
    d)前記ドナー基板(100)の前記上部(101)を前記レシーバ基板(2)上に転写するために、前記埋め込み弱化面(30)に沿って分離するステップと、
    f)前記第2の層(20)を化学的にエッチングし、次いで、前記停止層(15)を前記単結晶薄層(1)に対して選択的に化学的にエッチングするステップと、
    を含む、方法。
  11. 前記再結晶ステップa’)は、前記ドナー基板(100)の前記前側(100a)に適用され、前記非晶質化された副部分(101’、101’’、101’’’)の固相エピタキシを誘導するように構成された、レーザによる熱処理を含む、請求項10に記載の転写方法。
  12. 前記分離ステップd)は、400℃以下、選択的には250℃~400℃の温度での熱処理を含む、請求項8又は10に記載の転写方法。
  13. 前記ドナー基板(100)を提供する前記ステップa)は、前記非晶質化された副部分(101’、101’’、101’’’)を形成するために、最初は単結晶品質の前記基板(100)の前記上部(101)にイオンを注入することを含む、請求項8又は10に記載の転写方法。
  14. ステップf)において、前記第2の層(20)の前記化学エッチングは、前記停止層(15)に対して選択的である、請求項8又は10に記載の転写方法。
JP2023533212A 2020-12-01 2021-11-19 薄層を転写するためのドナー基板及び関連する転写方法 Pending JP2024501139A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR2012496A FR3116943B1 (fr) 2020-12-01 2020-12-01 Substrat donneur pour le transfert d’une couche mince et procede de transfert associe
FR2012496 2020-12-01
PCT/FR2021/052047 WO2022117930A2 (fr) 2020-12-01 2021-11-19 Substrat donneur pour le transfert d'une couche mince et procede de transfert associe

Publications (1)

Publication Number Publication Date
JP2024501139A true JP2024501139A (ja) 2024-01-11

Family

ID=74045978

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023533212A Pending JP2024501139A (ja) 2020-12-01 2021-11-19 薄層を転写するためのドナー基板及び関連する転写方法

Country Status (8)

Country Link
US (1) US20240030061A1 (ja)
EP (1) EP4256606A2 (ja)
JP (1) JP2024501139A (ja)
KR (1) KR20240065035A (ja)
CN (1) CN116583931A (ja)
FR (1) FR3116943B1 (ja)
TW (1) TW202240652A (ja)
WO (1) WO2022117930A2 (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
FR2978603B1 (fr) 2011-07-28 2013-08-23 Soitec Silicon On Insulator Procede de transfert d'une couche semi-conductrice monocristalline sur un substrat support
FR3045934B1 (fr) * 2015-12-22 2018-02-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d’un empilement de dispositifs electroniques

Also Published As

Publication number Publication date
WO2022117930A2 (fr) 2022-06-09
TW202240652A (zh) 2022-10-16
EP4256606A2 (fr) 2023-10-11
FR3116943A1 (fr) 2022-06-03
US20240030061A1 (en) 2024-01-25
CN116583931A (zh) 2023-08-11
WO2022117930A3 (fr) 2022-09-01
KR20240065035A (ko) 2024-05-14
FR3116943B1 (fr) 2023-01-13

Similar Documents

Publication Publication Date Title
US7018909B2 (en) Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
JP5133908B2 (ja) エピタキシによって支持基板上に得られる、非晶質材料の少なくとも1層の薄層を備える構造を製作する方法、およびその方法により得られた構造
US5877070A (en) Method for the transfer of thin layers of monocrystalline material to a desirable substrate
KR101972926B1 (ko) 결함의 형성을 제한하는 헤테로구조의 제조방법
KR101476066B1 (ko) 매립 절연 층과 결합된 응력기의 탄성 에지 이완을 사용하는 변형 반도체
US8067298B2 (en) Relaxation of a strained material layer with application of a stiffener
JP5258564B2 (ja) 支持体上に薄膜を転写する方法
US7833877B2 (en) Method for producing a semiconductor substrate
JP2010219566A (ja) 所望の基板への単結晶材料からなる薄層の移動方法
TWI711118B (zh) 用於製作應變式絕緣體上半導體底材之方法
JP5588448B2 (ja) 埋め込み電気絶縁連続層を備えたハイブリッド基板を製造する方法
JP2012084897A (ja) 共注入後に中温で薄膜を分離する方法
EP1523771B1 (fr) Procede de transfert d'une couche mince electriquement active.
JP2006505928A5 (ja)
JP2022542224A (ja) 多結晶炭化ケイ素で作られたキャリア基板上に単結晶炭化ケイ素の薄層を含む複合構造を製造するためのプロセス
JP4980049B2 (ja) 遷移後の薄層の緩和
JP2024501139A (ja) 薄層を転写するためのドナー基板及び関連する転写方法
KR100951839B1 (ko) 적어도 하나의 두꺼운 반도체 물질층을 포함하는헤테로-구조 제조 방법
TWI842398B (zh) 絕緣體上半導體型多層結構之製造方法
JP2005539392A (ja) バッファ層を有しないウエハからの緩和された有用層の形成

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20240408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20240408