KR101972926B1 - 결함의 형성을 제한하는 헤테로구조의 제조방법 - Google Patents

결함의 형성을 제한하는 헤테로구조의 제조방법 Download PDF

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Abstract

본 발명은 적어도 하나의 박막층 및 반도체로 만들어진 캐리어 기판을 포함하는 헤테로구조의 제조방법에 대한 것으로서, 본 방법은 다음으로 구성된다: 다결정 제2물질로 제조된 표면층(40)을 포함하는 단일-결정 제1 물질로 만들어진 제1 기판(10)을 제2기판(20)에 결합하여 결합 인터페이스(50)가 다결정층(40)과 제2 기판(20) 사이에 형성되는 단계, 기판들(10, 20) 들 중 어느 하나의 자유면, 소위 도너 기판으로부터 그것의 한 두께를 제거하여 오직 박막층 (12, 22)이 보존되도록 하는 단계, 다결정 물질층의 비정질화에 의하여 제1 기판(10)과 결합 인터페이스(50) 사이에 비정질 반도체 물질층(41)을 생성하는 단계, 및 비정질 반도체 물질층(41)을 결정화하는 단계로서, 새로이 결정화된 층은 상기 인접한 제1 기판(10)과 동일한 방향을 가짐.

Description

결함의 형성을 제한하는 헤테로구조의 제조방법{PROCESS FOR FABRICATING A HETEROSTRUCTURE LIMITING THE FORMATION OF DEFECTS}
일반적으로 본 발명은 헤테로 구조, 즉 기본 구조들, 특히 마이크로 전자(microelectronic), 광전자(optoelectronic), 광전지(photovoltaic) 또는 마이크로 기계적(micromechanical) 적용을 위하여 사용되는 기본 구조들을 연결함으로써 획득되는 구조의 제조에 대한 것이다. 특히 본 발명은 소위 "SOI" 구조라 불리우는 "반도체-온-절연체(semiconductor-on-insulator)" 구조에 대한 것이다.
본 발명에서 용어 "절연"은 전기적으로 절연되는 것으로 이해된다.
본 발명은 특히 그러한 구조의 제조 동안 나타나는 결함의 수를 감소시키는, 그들의 전자적 퍼포먼스를 감소시키는 맥락으로 적용될 수 있다.
SOI 구조는 일반적으로 상부 박막층(thin upper layer) 및 캐리어 기판(carrier substrate) 사이의 적어도 하나의 층간 절연층(intermediate insulating layer), 통상적으로 실리콘으로 제조된 것을 포함한다. 상기 표현 "박막층(thin layer)"은 50Å 와 수 마이크론(microns) 사이의 두께를 가지는 층, 예를 들어 120 Å의 두께를 가지는 층을 의미하는 것으로 이해된다.
상기 절연층은 산화물층(oxide layer), 예를 들어 매립 산화물(buried oxide), 즉 상기 산화물이 얇은 실리콘 층 아래에 매립된 것으로 BOX라 불리우는 SiO2 층일 수 있다. 상기 캐리어 기판은 다른 물질, 예를 들어 사파이어로 만들어진다 - SOS (실리콘-온-사파이어) 구조라 불린다.
정말로, 소정 헤테로 구조가 층간 절연층을 포함하지 않는 경우는 DSB(direct silicon bonding) 구조로서 제1 결정 방향(crystal orientation)을 갖는 실리콘 박막층이 상기 제1 결정방향과는 다른 제2 결정 방향을 갖는 제2 실리콘 기판에 연결되어 있는 것이다.
SOI 구조의 제조는 일반적으로 제1 기판 및/또는 제2 기판의 절연층 형성단계, 상기 제1 기판을 상기 제2 기판에 결합, 바람직하게 분자 결합(별칭으로 직접 결합) 단계 및 상기 두 기판들 중 어느 하나의 후면 부분을 제거하여 상기 절연층 상에 유용한 층으로 불리워지는 박막층만을 남겨두는 단계를 포함한다.
제조 방법은 게다가 결합-강화 및 마무리 단계를 포함하여 상기 박막층의 표면 마무리를 개선한다. 상기 마무리 단계는 예를 들어 연마(polishing) 또는 어닐링(annealing) 단계일 수 있다.
마이크로 전자공학 분야에서, 상기 박막층의 품질, 및 상기 결합 인터페이스의 품질이 중요하다. 특히 가능한 한 결함의 수를 감소하는 것이 바람직하며 이는 전자부품이 그 위에 생산되거나 이러한 구조로 생산되도록 하기 위함이다.
그러나, 현재 헤테로 구조의 제조 공정은 많은 수의 서로 다른 종류의 결함을 야기시킬 수 있다. 이러한 결함들 중에서, 기포(blisters) 및 공극(voids)이 특히 문제이다.
이러한 결함들은 특히 상기 구조의 층들로부터 가장 일반적으로 수소(H2) 또는 헬륨(He)과 같은 종의 가스 방출 및 상기 결합 인터페이스에서 특히 가스 방출된 종의 축적에 의하여 생성된다.
이러한 가스 방출은 예를 들어 스마트 컷TM 공정의 구현에 있어서 수소 또는 헬륨 이온과 같은 종 주입단계로부터 초래될 수 있다.
이들은 또한 상기 결합 단계(bonding step) 또는 상기 두 기판 사이의 결합 강화 단계 동안 생성될 수 있다. 특히 상기 강화 어닐링 동안, 물분자가 상기 제1 및 제2 기판의 물질들과 (가능하게 선택적 외견적 산화물층을 통하여 확산함으로써) 기재된 바와 같이 실리콘 기판의 경우 다음과 같이 산화반응을 통하여 반응한다:
2H20 + Si - Si02 + 2H2.
그러므로 상기 반응은 매립 산화물층이 존재할 때 수소 가스의 저장소(reservoir)로서 역할을 하는 상기 매립 산화물층 내에 포집되는 수소 가스 분자를 생성한다.
그러나, 초박산화물층(ultrathin oxide layer)의 경우 또는 이 층이 모두 부재하는 경우, 생성된 모든 수소 가스 분자들이 저장되는 것이 가능하지 않고, 초과분은 상기 결합 인터페이스에 축적되어 결함을 생성한다.
특히, 상기 결합된 구조가 300℃를 초과하는 온도가 되자마자, 상기 수소 가스는 상기 결합 인터페이스에 존재하는 결함 상에 압력을 가하기 시작하여 기포를 형성시킨다.
이러한 효과는 다음 논문에 기재되어 있다: "A model of interface defect formation in silicon wafer bonding", S.Vincent et al., Applied Physics Letters 94, 101914 (2009) 및 "Study of the formation, evolution, and dissolution of interfacial defects in silicon wafer bonding", S. Vincent et al., Journal of Applied Physics 107, 093513 (2010).
그러므로 가능한 한 이러한 가스 방출 효과로부터 초래되는 결함의 수를 제한하는 것이 유리할 것이다.
BOX가 없는 지점에 까지 상기 BOX의 두께가 작을수록, 예를 들어 DSB 헤테로구조의 경우, 이러한 효과는 더 큰 문제가 된다. 특히, 가장 최근의 SOI 구조의 생성, 소위 UTBOX(ultra-thin buried oxide) 구조로 절연층이 약 50nm보다 더 적은 두께를 갖는 것은 높은 결함 밀도를 나타내는데, 이는 상기 절연 산화물층이 상기 공정 동안 유리된 모든 가스를 포함하기에 충분히 두껍지 않기 때문이다.
이 문제를 해결하기 위하여, 문서 US 7 485 551에서 제안된 것은 상기 SOI 구조의 산화물층에서 상기 구조에서 결함을 생성하는 가스 종을 포집할 수 있는 원자들을 주입하는 것이다(implant). 이 해결책은 그럼에도 불구하고 상기 주입된 원자들이 상기 SOI 구조를 방해하는 단점을 갖는다.
또한, 문서 US 7 387 947으로부터 상기 가스를 포집하기 위하여 비정질 실리콘층(amorphous silicon layer)의 이용이 시도된 것으로 알려진다.
마지막으로, JP 2007318097으로부터, 폴리실리콘층을 상기 절연층 근처에 위치시켜 상기 산화물층을 오염시키는 금속종을 포집하는 것이다. 이 기술은 직접적으로 상기 제조 공정 동안 생성된 종의 포집 방법의 상기 문제를 해결하지 않는다. 게다가, 이 기술로, 상기 폴리실리콘이 상기 열처리 동안 큰 입자 크기로 재결정화할 수 있고, 그러므로 상기 기판의 균일성 및 기능성에 영향을 미친다.
본 발명의 목적은 헤테로구조의 제조 방법을 제공하는 것으로서, 특히 UTBOX 구조의 경우에 있어서 가스 방출 종에 의하여 야기된 결함의 형성을 제한하는 공정이다.
본 발명은 또한 헤테로구조 형성의 다양한 공정과 양립가능하며, 특히 상기 스마트 컷TM 공정 또는 스마트 스태킹TM 공정(후자에서 상기 기판들의 직접 결합 후에 상기 두 기판들 중 어느 하나의 기계적 및/또는 화학적 시닝(thinning)에 의하여 박막층이 형성됨)과 양립가능하다.
이러한 목적을 성취하기 위하여, 본 발명은 적어도 하나의 박막층 및 반도체로 만들어진 캐리어 기판을 포함하는 헤테로구조 제조방법을 제공하고, 상기 제조방법은 다음 단계들을 포함한다:
- 다결정 제2물질로 제조된 표면층을 포함하는 단일-결정 제1물질로 제조된 제1기판을 제2기판에 결합하여 결합 인터페이스가 상기 다결정층과 상기 제2 기판 사이에 형성되는 단계,
- 상기 기판들 중 어느 하나의 자유면(free surface), 소위 도너 기판으로부터 그 두께를 제거하여 오직 박막층(thin layer)이 보존되도록 하는 단계,
- 상기 다결정 물질층을 비정질화(amorphization)함으로써 상기 제1 기판과 상기 결합 인터페이스 사이에 비정질 반도체 물질(amorphous semiconductor material) 층을 생성하는 단계 및
- 상기 비정질 반도체 물질층을 결정화하고, 상기 새로이 결정된 층은 인접 제1 기판과 동일한 방향을 가지게 된다.
유리하게, 그러나 선택적으로, 본 발명에 따른 공정은 다음 특징들 중 적어도 하나를 더 포함한다:
- 상기 결합 단계는 가스방출이 되기 쉬운 안정화 어닐링(stabilizing anneal)을 이용하여 상기 결합을 강화시키는 단계를 더 포함하고, 상기 가스방출은 상기 다결정 제2 물질로 만들어진 상기 층에 의하여 흡수되고,
- 상기 공정 동안 상기 다결정 제2 층이 상기 제1 기판 상에 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapour deposition, PECVD) 또는 저압 화학 기상 증착(low-pressure chemical vapour deposition, LPCVD)에 의하여 형성되는 단계,
- 상기 비정질층 생성단계는 상기 제1 기판의 부분의 비정질화 단계를 포함하고,
- 상기 비정질화는 2 > 1015 at/cm의 도스(dose)로 50 keV의 에너지에서 실리콘 원자를 주입함으로써 성취되고,
- 상기 비정질층의 결정화 단계는 상기 제1기판으로부터 고상 성장법(solid phase epitaxy)에 의하여 수행되고,
- 상기 고상 수행법은 적어도 한 시간 동안 적어도 550℃의 온도에서 어닐링함으로써 수행되고,
- 상기 제1 및 제2 기판의 구성 물질 및 상기 다결정 물질층의 구성 물질은 실리콘이고,
- 상기 공정은 약한 영역을 형성하도록 하는 상기 도너 기판에서 종 주입의 예비 단계로서, 도너 기판의 두께 제거 단계는 상기 약한 영역을 따라 도너 기판의 상기 두께를 떼내는 단계를 더 포함하고,
- 도너 기판의 두께 제거 단계는 기계적 및/또는 화학적 시닝(thinning)에 의하여 수행되고,
- 상기 공정은 도너 기판의 두께 제거단계 후에 상기 박막층의 마무리 단계를 더 포함하고, 상기 마무리 단계는 스무딩 열 처리(smoothing heat treatment), 화학-기계적 연마(chemical-mechanical polishing, CMP) 또는 희생 산화(sacrificial oxidation)의 방법에 의하여 상기 박막층의 표면을 처리하는 단계를 포함하고,
- 이 공정에서, 상기 도너 기판은 상기 제2 기판이고, 상기 박막층의 마무리 단계는 상기 제거단계와 상기 다결정 물질층의 비정질화 단계 사이에 일어나거나, 대안으로 상기 도너 기판은 상기 제1 기판이고, 상기 박막층의 마무리단계는 상기 결정화 단계 이후에 일어나고,
- 상기 공정은 상기 결합 단계 이전에 상기 제2 기판상에 50nm 보다 더 작은 두께의 절연층을 형성하는 단계를 포함하고, 이는 상기 결합 이후에 상기 절연층이 상기 결합 인터페이스와 상기 제2기판 사이에 위치된다. 상기 절연층은 실리콘 산화물(silicon oxide)로 만들어질 수 있다.
본 발명은 또한 본 발명에 따른 제조방법에 의하여 획득된, 캐리어 기판상에 적어도 하나의 박막층을 포함하는 헤테로구조에 대한 것으로서, 상기 구조는 기포가 존재하지 않는다.
유리하게, 그러나 선택적으로 본 발명에 따른 상기 헤테로구조는 적어도 하나의 다음 특징을 포함할 수 있다:
- 그것은 상기 박막층과 상기 캐리어 기판 사이에 결합 인터페이스를 포함하고, 이 구조는 상기 결합 인터페이스로부터 100 내지 500nm 떨어져 위치된 EOR(end-of-range) 결함을 포함하고,
- 그것은 상기 캐리어 기판 및 상기 박막층 사이에 위치한 절연층을 더 포함하고,
- 상기 헤테로구조의 상기 절연층은 50nm보다 더 적은 두께를 가지고,
- 상기 절연층은 실리콘 산화물로 만들어지고,
- 상기 캐리어 기판 및 상기 박막층은 실리콘으로 만들어진 것이다.
본 발명의 다른 특징들, 목적들 및 효과들은 첨부된 도면을 참조하여 비-제한적 실시예에 의하여 하기 상세 설명에 의하여 명확해질 것이다.
도 1a 내지 1e는 "표준" 또는 "직접" 결합을 이용하는 본 발명에 따른 헤테로구조의 제조 공정의 일 실시예의 단계를 개략적으로 도시한 것이고,
도 2a 내지 2f는 "간접적" 결합을 이용하는 본 발명에 따른 헤테로구조의 제조방법의 다른 실시예의 단계를 개략적으로 도시한 것이다.
도 1 및 2는 본 발명에 따른 헤테로구조의 제조 공정의 두 가지 실시예를 도시한다.
도 1은 "직접적 결합(direct bonding)"의 구현예를 도시하고 도 2는 "간접적 결합(indirect bonding)"의 구현예를 도시한다.
이들 두 가지 실시예는 상기 결합 인터페이스에서 기포의 수가 감소되도록 하거나 이송된 박막층(transferred thin layer) 내의 비-이송된 존(non-transferred zones)의 수가 감소되도록 한다.
기판의 준비
도 1a 및 2a에서, 제1 기판(10)이 사용된다. 상기 기판은 바람직하게 단일-결정 반도체로 만들어지고, 예를 들어 단일-결정 실리콘으로 만들어진다. 그럼에도 불구하고, 다른 물질이 예상될 수 있는데, 예를 들어 게르마늄(germanium), SiGe, GaAs 또는 사파이어(sapphire)이다.
하기 설명을 통하여, 단일-결정 실리콘 제1기판(10)의 비제한적 예시가 취하여 질 것이다.
게다가, 제2 결정성 구조(20)가 사용되고, 예를 들어 실리콘으로 만들어진다. 그럼에도 불구하고, 다른 물질이 예상될 수 있는데, 예를 들어 게르마늄, SiGe, 또는 GaAs이고, 상기 반도체 물질은 가능하게 벌크 소재(bulk material) 또는 멀티층이다.
상기 기판들(20 및/또는 10)은 게다가 마무리된 또는 비마무리된 성분들 또는 부가 층들을 더 포함할 수 있다.
하기 기재를 통하여, 실리콘 제2 기판(20)의 비제한적 예시가 취하여 질 것이다.
선택적으로, 절연층(30)은 상기 제1 기판(10) 및/또는 상기 제2 기판(20) 상에 생성된다 (도면에서, 상기 절연층(30)은 상기 제2 기판(20) 상에 생성된다). 상기 절연체는 바람직하게 실리콘 산화물 SiO2이고, 또한 다른 절연체, 예를 들어 Si3N4 일 수 있다.
상기 절연층(30)은 두께가 약 수십에서 수백 나노미터일 수 있다. UTBOX 구조의 경우, 두께가 50nm보다 더 적고 통상적으로 두께가 10nm 이다.
그것은, 잘 알려진 방법으로, 실리콘으로 만들어질 때 제1 기판 (10) 및/또는 제2 기판(20)의 열산화에 의하여, 또는 증착, 예를 들어 화학적 기상 증착(chemical vapour deposition, CVD)에 의하여 생성된다.
게다가, 상기 절연층(30)이 선택적으로 형성되기 전에, 다결정 물질층(40)이 상기 제1 기판(10) 상에 증착된다. 상기 층이 바람직하게 증착되는 상기 기판과 동일한 물질로 만들어지나, 다른 물질로 만들어지는 것도 예상될 수 있다. 하기 기재를 통하여, 폴리실리콘층(40)의 예시가 취하여 질 것이다.
상기 층이 플라즈마 강화 화학 기상 증착(PECVD) 또는 저압 화학 기상 증착(LPCVD)에 의하여 증착될 수 있다.
본 단계의 마지막에 획득된 상기 폴리실리콘층(40)은 통상적으로 100 내지 400nm의 두께이다. 상기 층의 목적은 입자 경계에서 비속박 결합(dangling bonds)에서 상기 공정 중 특정 단계들, 특히 결합 단계 동안 생성된 종들을 포집하기 위한 것이다.
게다가 마지막으로 캐리어 기판 상에 박막층을 포함하는 헤테로구조를 획득하기 위하여, 상기 기판들(10, 20) 중 어느 하나가 박막층이 취하여지는 도너 기판으로 사용되고, 나머지 하나는 상기 박막층이 이송되는 수신 기판으로서 사용된다.
상기 박막층(12, 22)는 하기에 기재된 바와 같이 상기 도너 기판을 연마(polishing), 에칭(etching) 또는 연삭(grinding)에 의하여 획득될 수 있고, 또는 스마트 컷TM 이송 공정에 의하여 획득될 수 있다. 후자의 경우, 도 1a 및 2a에서 도시된 구조의 준비단계 동안 약한 영역(weakened region;11, 21)이 상기 도너 기판(10, 20) 내에 생성된다.
이송되는 박막층(12, 22)의 두께를 정의하고 연이어 상기 기판(10, 20)을 분리하여 상기 기판(10, 20)의 나머지로부터 상기 박막층(12, 22)을 분리하는 것이 가능하다.
상기 약한 영역(11, 21)은 예를 들어 상기 도너 기판(10, 20)으로 종(species)을 통합시킴으로써 생성된다.
이러한 통합은 수소 또는 헬륨 이온 종을 2×1016 및 7×1016 at/cm2 사이의 도스(dose)로 주입함으로써 수행될 수 있다. 상기 주입 단계는 상기 도너 기판을 상기 약한 영역을 따라 분리하고 상기 나머지 기판으로부터 상기 박막층(12)을 떼내는 것이 가능하도록 한다.
상기 주입 양은 통상적으로 평방 센티미터 당 2×1016 및 7×1016 원자 사이이다.
도 1a에서 도시된 경우에 있어서, 상기 도너 기판은 상기 제2 기판(20)이고, 그러므로 상기 약한 영역(21)은 상기 제2 기판(20) 내에서 생성된다. 이는 상기 박막층(22)를 정의한다.
반대로, 도 2a에서, 상기 약한 영역(11)은 도너 기판이 되는 상기 제1 기판(10) 내에서 생성되고 상기 약한 영역은 상기 박막층(12)를 정의한다. 이 경우 여전히 상기 도너 기판 (10)에 부착되어 있는 상기 박막층(12)은 상기 폴리실리콘층(40) 아래에 매립되고 인접하게 위치된다.
상기 기판들의 결합
다음으로, 도 1b 및 2b에서 도시된 바와 같이, 상기 제1 기판(10) 및 상기 제2 기판(20)이 결합되어 헤테로구조(1)이 획득되고, 이 구조에는 산화물층(30)과 폴리실리콘층(40)이 인접하게 되고 근처에 결합 인터페이스(50)(즉, 특히 도면에서와 같이, 상기 인터페이스의 양 사이드 상에 위치될 수 있다)가 있고 상기 두 기판들(10 및 20) 사이에 중간층이 존재한다.
특히 절연층 (예를 들어 실리콘 산화물)이 오직 상기 제2 기판(20) 상에 형성되는 경우, 상기 폴리실리콘층(40)은 상기 가스 방출된 종들이 생성되는 상기 결합 인터페이스(50) 사이와 상기 제1기판 (10) 사이에 위치한다. 특히, 상기 폴리실리콘층(40)은 바람직하게 상기 결합 인터페이스(50)에 인접하게 위치하여 그것으로부터 가스방출된 종들을 흡수할 수 있도록 한다.
상기 결합은 당업자에게 잘 알려진 방식으로 성취되고, 예를 들어 상기 두 기판들(10 및 20)을 직접 결합함으로써 성취된다.
게다가, 상기 결합단계는 상기 결합을 부분적으로 강화시키는 단계, 예를 들어 500 내지 800℃의 온도에서, 예를 들어 약 800℃에서 약 2 시간 동안 안정화 어닐링(stabilizing anneal)을 수행함으로써 강화시키는 단계가 뒤따를 수 있다. 스마트 컷TM 기술이 상기 층을 이송하기 위하여 사용되는 경우, 상기 안정화 및 약화 어닐링(stabilizing and weakening anneal)이 통상적으로 수 시간 동안 200℃ 내지 500℃ 사이에서 수행된다. 이러한 어닐링(anneal)은 예를 들어 반응 2H20 + Si → Si02 + 4H을 통한 실리콘의 경우에 산화 반응을 통하여 수소 방출을 야기시킬 수 있다.
상기 결합 인터페이스(50)에 인접한 다결정 물질층(40)은 상기 방출가스를 흡수하고 이 단계에서 나타나는 것으로 언급된 결함들(예를 들어 기포)이 방지된다.
이 단계에서, 도 1b 및 2b에서 도시된 바와 같이, 헤테로구조가 다음을 포함하여 획득된다:
- 제1 기판(20)
- 100 내지 400nm 두께, 예를 들어 240nm 두께의 폴리실리콘층(40)
- 결합 인터페이스(50)
- 50nm보다 작은 두께, 예를 들어 80Å 두께의 선택적 산화물층(30) 및
- 제2 기판(20).
상기 결합단계 이후에, 도 1c 및 2c를 참조하여, 상기 박막층이 상기 도너 기판으로부터 상기 수신 기판으로 이송된다.
이를 수행하기 위하여, 도너 기판의 두께는 상기 기판의 후면의 자유 측면으로부터 (즉, 상기 수신 기판이 결합되는 맞은 측면으로부터) 제거되고, 상기 박막층의 두께만이 오직 남게된다. 통상적으로 상기 박막층은 50 내지 수천 옹스트롬(angstroms)의 두께이다.
다수의 가능한 실시예들이 존재한다.
만약 상기 도너 기판(10 또는 20)이 상기 기판의 준비단계 동안 생성된 약한 영역(11 또는 21)을 포함한다면, 상기 약한 영역(11, 21) 내에 도입된 기판을 분리하는 약한 어닐링(weakening anneal)이 스마트 컷TM 방법에 따라 수행된다.
대안으로, 상기 도너 기판의 후면부분이 화학적 및/또는 기계적 시닝(thinning) (연삭, 연마)에 의하여 제거될 수 있다.
도 1c에서 직접 결합의 예시에서, 상기 제2 기판(20)은 시닝(thining)되어 박막층(22)이 획득된다. 상기 제1 기판(10)은 그러므로 상기 헤테로구조의 캐리어 기판을 형성한다.
반대로 도 2c에서, 간접 결합에 대응하여, 상기 제1기판(10)이 시닝되어 박막층(12)이 획득되고 상기 기판(20)은 상기 헤테로구조의 캐리어 기판을 형성한다.
이러한 첫 단계 후에, 헤테로구조는 도 1c에서 도시된 바와 같은 직접 결합의 경우에 다음 순서를 포함하는 것을 획득된다:
- 수신 제1 기판(10)
- 100 내지 400nm의 두께, 예를 들어 240nm의 두께인 폴리실리콘층(40)
- 결합 인터페이스(50)
- 50nm 보다 더 적은 두께, 예를 들어 80Å 두께의 선택적 산화물 또는 매립 절연층(30) 및
- 50Å 내지 수십 마이크론의 두께, 예를 들어 120Å의 두께를 가지는 이송층(22).
간접 결합의 경우, 도 2c에서 도시된 바와 같이, 구조는 다음 순서를 포함하는 것으로 획득된다:
- 수신 제2 기판(20)
- 50nm 보다 더 적은 두께, 예를 들어 80Å 두께의 선택적 산화물 또는 매립 절연층(30)
- 결합 인터페이스(50)
- 100 내지 400nm의 두께, 예를 들어 240nm의 두께인 폴리실리콘층(40) 및
- 50Å 내지 수십 마이크론의 두께, 예를 들어 120Å의 두께를 가지는 이송층(22).
상기 획득된 구조, 특히 결합 인터페이스는 500 내지 800℃의 온도에서 안정화되어야만 한다.
상기 결합이 직접 또는 간접이든, 고화 어닐링(consolidating anneal) 및/또는 어떠한 선택적 어닐링이 상기 시닝 및 마무리 단계 동안 수행되고, 또한 가스종이 상기 폴리실리콘층의 외부로 확산되도록 야기시킨다(예를 들어 상기 결합 단계 동안 형성된 수소는 이 다결정층 내에 포집된다).
바람직하게 이 단계들에서 사용된 온도는 상기 다결정층의 성질을 분해시키기 않도록 하기 위하여, 예를 들어 상기 다결정층의 미세구조를 변형시키지 않도록 하기 위하여, 800℃로 제한된다.
예를 들어, 800℃ 이상의 온도로 증가시키는 것은 입자 크기를 변화시킬 수 있으며, 이는 상기 얇은 매립 산화물의 상태에 불리하게 영향을 미칠 수 있다.
비정질층의 생성
상기 헤테로구조가 제조된 후에,
제조가 열처리를 이용하여 상기 기판들 사이의 결합을 강화시키는 단계와 같은 부가 단계를 포함하는 것이 가능하고 요구된다면, 상기 폴리실리콘층(40)을 비정질 물질층(41)으로 전화시키는 단계를 수행한다.
상기 비정질층(41)의 생성단계는 도 1d 및 2d에 도시된다.
이를 수행하기 위하여, 상기 폴리실리콘층(40)은 그 두께에 곧바로 비정질된다. 상기 제1 기판(10) 또는 상기 폴리실리콘층(40)에 인접한 상기 박막층(12)의 표면 부분이 또한 비정질될 수 있고, 예를 들어 표면부분이 100nm의 두께가 된다. 상기 비정질 영역은 그러므로 100 내지 500nm의 두께가 될 수 있다.
상기 비정질화는 상기 표면층을 통하여 고에너지 원자 또는 이온종을 상기 폴리실리콘층(40)으로 주입시킴으로써 성취될 수 있다.
상기 원자종의 주입 깊이, 그러므로 상기 비정질층(41)의 깊이는 상기 주입종의 특성에 따르고, 상기 종에 주어진 에너지 및 주입양에 따른다.
바람직하게, 만약 상기 비정질된 층이 실리콘이면, 상기 주입을 위하여 선택된 종은 실리콘이으로 상기 층의 균질성을 보존하기 위함이다. 그럼에도 불구하고 크세논(xenon) 또는 게르마늄과 같은 무거운 종들이 또한 가능하다.
또한 도펀트 종(dopant species)의 주입 (예를 들어 붕소(boron), 비소(arsenic), 또는 인(phosphorus)의 주입) 또는 무거운 종(예를 들어 BF2)의 조합인 도펀트 종의 주입만을 선택하는 것 또한 가능하다.
상기 도핑은 접지면(ground plane) 또는 백 게이트(back gate)가 형성되도록 할 수 있다.
게다가, 상기 종이 주입되는 깊이는 상기 종에 주어진 에너지에 의하여 셋팅된다: 상기 주입되는 종에 주어진 에너지가 많을수록, 상기 종이 더 깊이 주입된다. 마지막으로 상기 종 주입 양은 상기 비정질되는 층의 특성에 따라 선택된다.
게다가, 도 1의 상기 직접 결합의 경우에, 상기 박막층의 마무리 및 시닝의 중간 단계, 예를 들어 스무딩 열처리 또는 화학적-기계적 연마(CMP), 또는 희생 산화, 어닐링은 바람직하게 상기 박막층의 이송단계 및 상기 비정질 단계의 사이에 수행된다.
이는 상기 비정질 주입을 위하여 요구되는 에너지를 최소화할 수 있도록 한다: 상기 주입종이 통과되는 두께가 작을수록 더 적은 에너지가 요구되기 때문이다.
요약하자면, 직접 결합의 경우, 상기 공정의 단계들이 바람직하게 다음의 순서로 수행된다:
- 결합, 고화 어닐링, 및 박막층 형성(스마트 컷, 스마트 스태킹)
- 박막층의 시닝 및 마무리 (희생 산화, 연마, 에칭, 어닐링 등) 및
- 비정질화.
게다가, 상기 직접-결합 경우에 사용되는 예비 시닝은 상기 간접-결합 경우에서와 같이 대략적으로 동일한 변수로 비정질화에 사용되도록 한다.
특히, 제1 경우에, 상기 주입은 상기 시닝된 박막층 및 산화물층을 통하여 수행되고, 반면에, 제2 경우에, 그것은 상기 박막층 단독을 통하여 수행된다.
예를 들어, 상기 기재된 층 두께의 경우, 실리콘 원자는 약 50 keV의 에너지에서 2 × 1015 atoms/cm2의 도스(dose)로 주입된다.
비정질층의 결정화
상기 비정질층(41)이 한번 생성되면, 그것은 도 1e 및 2e에서 도시된 바와 같이 결정화되어 단일-결정 실리콘층(42)이 획득된다.
이 단계에서, 상기 제1 기판 (10)의 구성 물질과 동일한 특성을 갖는 단일-결정 반도체가 성장된다.
예를 들어 실리콘 결정(42)은 고상 성장법(solid phase epitaxy, SPE)에 의하여 상기 비정질층(41)에 인접한 상기 제1 기판 (10)의 표면으로부터 성장하고, 상기 결정(42)은 상기 제1 기판(10)과 동일한 결정 방향을 갖는다. 다음으로, 상기 실리콘층(42)과 상기 제1기판(10) 모두가 상기 제1기판(10)으로 함께 간주된다.
상기 성장(epitaxy)의 열적 예산, 즉, 결합된 온도/어닐링 시간이 결정/비정질 인터페이스로부터 개시되어 상기 비정질층(41)의 모두가 결정화되도록 세팅된다.
예를 들어 240nm 두께의 비정질층(41)의 경우, 고상 성장법이 한 시간 내지 두 시간 동안 550℃에서 어닐링함으로써 성취된다. 상기 어닐링의 기간은 높은 온도의 경우 감소된다.
더욱 일반적으로, 상기 시간 및 온도 변수는 상기 결정화의 성취 에너지에 의존하고, 이는 아레니우스 법칙(Arrhenius law)에 의하여 기재된다. 상기 활성화 에너지는 실험적으로 결정되고 상기 층의 어떤 도핑 또는 그것이 포함하는 수소의 양과 같은 다양한 변수에 의하여 영향받을 수 있다.
상기 비정질층의 결정화 단계 이후에, 당업자에 의하여 잘 알려진 전위 루프(dislocation loops), 및 소위 EOR(end-of-range) 결함(43)이 상기 비정질층(41)과 상기 제1 기판(10) 사이의 오리지널 인터페이스, 또는 상기 제1 기판이 상기 도너 기판인 경우 그것의 나머지(remainder)에서 상기 박막층, 즉 박막층(12) 그 자체 이송 단계 이후에 나타날 수 있다.
그러나, 본 발명에 따른 공정은 이들 결함들 또는 그 단점을 용이하게 대응하도록 한다.
특히, 상기 기판(10)이 상기 헤테로구조의 캐리어 기판을 형성하는 직접 결합 구성(도 1)에서, 상기 비정질화 및 결정화 변수들이 선택될 수 있어 상기 비정질층(41)과 상기 제1 기판(10) 사이의 오리지널 인터페이스가 상기 절연층(30) 및 상기 결합 인터페이스(50)로부터 충분히 멀리 떨어진 거리에 위치하게 되고, 예를 들어 이 거리는 100nm 내지 500nm 사이가 된다. 이는 상기 EOR 결함(43)을 상기 절연층(30)으로부터 떨어진 거리에 위치시키는 것이 가능하여 이들 결함이 상기 층과 간섭하는 것을 방지하도록 하고, 특히 상기 박막층(12) 내에 또는 상에 형성되는 장치들의 동작을 전기적으로 간섭하는 것을 방지하도록 한다.
상기 기판(10)이 시닝되어 상기 박막층(12)이 제공되는 상기 간접 결합 구성(도 2)에서, 상기 박막층 부분이 시닝되어 도 2f에서 도시된 단계에서와 같이 상기 결함이 감소된다.
그러므로, 상기 직접 결합 공정과 반대로, 상기 성장 결정화 단계(epitaxial crystallization step) 후에 상기 박막층을 시닝하는 단계를 수행하는 것이 바람직하다. 게다가, 이는 상기 결정화 단계 이전에 상기 고상 성장법을 위한 템플릿으로서 작용하기에 충분한 두께인 단일-결정 박막층을 보존하는 것이 가능하도록 한다.
마지막으로, 통상적인 마무리 단계들, 예를 들어 고온 어닐링, 연마 등이 상기 마지막 구조 상에서 수행될 수 있다.
선택적 절연층(30), 통상적으로 SiO2와 같은 산화물이 박막층(12, 22)과 단일-결정 실리콘으로 만들어진 캐리어 기판(10, 20) 사이에 끼여진 헤테로구조가 획득된다.
이 구조는 기포-타입 결함이 완전히 제거되는 효과를 갖는다.

Claims (15)

  1. 헤테로구조의 제조방법에 있어서,
    제1 기판(10) 또는 제2 기판(20) 상에 박막층(12, 22)을 형성하는 단계;
    상기 제2 기판(20) 상에 박막층(22)를 형성한 경우 상기 제1 기판(10) 상에 상기 제1 기판(10)을 구성하는 단일 결정 제1 물질과 상이한 다결정 제2 물질로 구성된 표면층(40)을 형성하고, 상기 제1 기판(10) 상에 박막층(12)을 형성한 경우 상기 제1 기판(10) 상에 형성된 박막층(12) 상에 상기 표면층(40)을 형성하는 단계;
    상기 표면층(40)과 상기 제2 기판(20) 사이에 결합 인터페이스(50)가 형성되도록 상기 제1 기판(10)과 상기 제2 기판(20)을 결합하는 단계;
    상기 박막층(12, 22)이 형성된 제1 기판(10) 또는 제2 기판(20)에서, 상기 박막층(12, 22)을 제외한 나머지 부분을 제거하는 단계;
    상기 표면층(40)을 비정질화하여, 상기 제1 기판(10)과 상기 결합 인터페이스(50) 사이에 비정질 반도체 물질층(41)을 생성하는 단계; 및
    상기 비정질 반도체 물질층(41)을 결정화하여, 상기 제1 기판(10)과 동일한 결정 방향(crystal orientation)을 가지는 결정화된 층(42)를 생성하는 단계;를 포함하는 헤테로구조의 제조방법.
  2. 제1항에 있어서,
    상기 제1 기판과 상기 제2 기판을 결합하는 단계는,
    가스 방출을 유발하기 쉬운 안정화 어닐링(stabilizing anneal)을 이용하여 상기 결합을 강화시키는 단계를 포함하고, 상기 가스 방출은 상기 표면층(40)에 의하여 흡수되는 것인 헤테로구조의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 표면층(40)은 플라즈마 강화 화학 기상 증착(PECVD) 또는 저압 화학 기상 증착(LPCVD)에 의하여, 상기 제1 기판(10) 또는 상기 제1 기판(10) 상에 형성된 박막층(12) 상에 형성되는 것인 헤테로구조의 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 비정질 반도체 물질층(41)을 생성하는 단계는,
    상기 표면층(40)에 인접한 상기 제1기판(10)의 표면 또는 상기 표면층(40)에 인접한 상기 박막층(12, 22)의 표면의 비정질화를 더 포함하는 것인 헤테로구조의 제조방법.
  5. 제1항 또는 제2항에 있어서,
    상기 비정질화는 2 ×1015 at/cm의 도스(dose)로 50 keV의 에너지에서 실리콘 원자를 주입함으로써 성취되는 것인 헤테로구조의 제조방법.
  6. 제1항 또는 제2항에 있어서,
    상기 결정화된 층(42)를 생성하는 단계는,
    상기 제1기판(10)으로부터 고상 성장법(solid phase epitaxy)에 의하여 수행되는 것인 헤테로구조의 제조방법.
  7. 제6항에 있어서,
    상기 고상 성장법은 적어도 한 시간 동안 적어도 550℃의 온도에서 어닐링함으로써 수행되는 것인 헤테로구조의 제조방법.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 기판(10) 및 제2 기판(20)의 구성 물질 및 상기 표면층(40)의 구성 물질은 실리콘인 것인 헤테로구조의 제조방법.
  9. 제1항 또는 제2항에 있어서,
    수소 이온 또는 헬륨 이온 종(species)을 주입하여 상기 제1 기판(10) 또는 상기 제2 기판(20) 내에 상기 수소 이온 또는 헬륨 이온 종이 주입된 영역(11, 21)을 형성하는 예비 단계;를 더 포함하고,
    상기 박막층(12, 22)을 제외한 나머지 부분을 제거하는 단계는,
    상기 수소 이온 또는 헬륨 이온 종이 주입되고 상기 박막층(12, 22)이 형성된 제1 기판(10) 또는 제2 기판(20)에서, 상기 수소 이온 또는 헬륨 이온 종이 주입된 영역(11, 21)을 따라 상기 박막층(12, 22)을 제외한 나머지 부분을 제거하는 헤테로구조의 제조방법.
  10. 제1항 또는 제2항에 있어서,
    상기 박막층(12, 22)을 제외한 나머지 부분을 제거하는 단계는,
    기계적 시닝(thining) 및 화학적 시닝 중 적어도 하나에 의하여 수행되는 것인 헤테로구조의 제조방법.
  11. 제1항 또는 제2항에 있어서,
    상기 박막층(12, 22)을 제외한 나머지 부분을 제거하는 단계 이후에, 스무딩 열처리(smoothing heat treatment), 화학적-기계적 연마(CMP) 또는 희생 산화(sacrificial oxidation)의 방법으로 상기 박막층(12, 22)의 표면을 처리하는 것으로 구성되는 상기 박막층의 마무리 단계;를 더 포함하는 것인 헤테로구조의 제조방법.
  12. 제11항에 있어서,
    상기 박막층(12, 22)을 제외한 나머지 부분을 제거하는 단계는,
    상기 제2 기판(20)에서 상기 박막층(22)를 제외한 나머지 부분을 제거하는 것을 특징으로 하고,
    상기 박막층(22)의 마무리 단계는,
    상기 박막층(22)을 제외한 나머지 부분을 제거하는 단계와 상기 비정질 반도체 물질층(41)을 생성하는 단계 사이에 일어나는 것인 헤테로구조의 제조방법.
  13. 제11항에 있어서,
    상기 박막층(12, 22)을 제외한 나머지 부분을 제거하는 단계는,
    상기 제1 기판(10)에서 상기 박막층(12)를 제외한 나머지 부분을 제거하는 것을 특징으로 하고,
    상기 박막층(12)의 마무리 단계는,
    상기 결정화된 물질층(42)를 생성하는 단계 이후에 일어나는 것인 헤테로구조의 제조방법.
  14. 제1항 또는 제2항에 있어서,
    상기 제1 기판(10)과 상기 제2 기판(20)을 결합하는 단계 이전에, 상기 제2 기판(20)의 표면 상에 50nm보다 더 작은 두께의 절연층(30)을 형성하는 단계를 더 포함하고,
    상기 결합 후에, 상기 절연층(30)은 상기 결합 인터페이스(50)와 상기 제2 기판(20) 사이에 위치하는 것인 헤테로구조의 제조방법.
  15. 제14항에 있어서,
    상기 절연층(30)은 실리콘 산화물로 만들어진 것인 헤테로구조의 제조방법.
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