TWI727123B - 高電阻率絕緣體上矽結構及其製造方法 - Google Patents

高電阻率絕緣體上矽結構及其製造方法 Download PDF

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王剛
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Abstract

本發明提供一種多層結構，包括一絕緣體上半導體結構之該多層結構包括增強下方電荷捕捉層之穩定性之一絕緣層。

Description

高電阻率絕緣體上矽結構及其製造方法
本發明大體上係關於半導體晶圓製造之領域。更明確言之，本發明係關於一種製備用於一絕緣體上半導體(例如，絕緣體上矽)結構之製造中之一處置基板的方法，且更特定言之係關於一種用於在絕緣體上半導體結構之處置晶圓中產生一電荷捕捉層的方法。
半導體晶圓通常從一單晶錠(例如，一矽錠)製備，該單晶錠經修整及研磨以具有一或多個平邊或凹痕，用於在後續程序中晶圓之正確定向。接著，將錠切片成個別晶圓。雖然本文中將參考由矽構造之半導體晶圓，但可使用其他材料來製備半導體晶圓，諸如鍺、碳化矽、鍺化矽、砷化鎵及Ⅲ族及Ⅴ族元素之其他合金(諸如氮化鎵或磷化銦)，或Ⅱ族及Ⅵ族元素之合金(諸如硫化鎘或氧化鋅)。 半導體晶圓(例如，矽晶圓)可用於複合層結構之製備中。一複合層結構(例如，一絕緣體上半導體，且更明確言之，一絕緣體上矽(SOI)結構)通常包括一處置晶圓或層、一裝置層、及介於處置層與裝置層之間之一絕緣(即，介電)膜(通常氧化物層)。通常，裝置層之厚度介於0.01與20微米之間，諸如厚度介於0.05與20微米之間。厚膜裝置層可具有介於約1.5微米與約20微米之間之一裝置層厚度。薄膜裝置層可具有介於約0.01微米與約0.20微米之間之一厚度。一般而言，藉由將兩個晶圓呈緊密接觸放置，藉此起始藉由范德華力的接合，接著進行一熱處理以加強接合，而產生複合層結構，諸如絕緣體上矽(SOI)、藍寶石上矽(SOS)及石英上矽。退火可將末端矽醇基轉化為兩個介面之間之矽氧烷鍵，藉此加強接合。 在熱退火之後，接合結構經歷進一步處理以移除施體晶圓之一大部分以達成層轉移。舉例而言，可使用晶圓減薄技術(例如蝕刻或研磨)，其往往被稱為回蝕SOI (即，BESOI)，其中一矽晶圓經束縛於處置晶圓且接著被緩慢蝕除，直至僅保留處置晶圓上之一薄矽層。例如，參見美國專利第5,189,500號，該專利之揭示內容宛如完整闡述般以引用的方式併入本文中。此方法係耗時且昂貴的，浪費基板之一者且對於薄於幾微米之層通常不具有適合厚度均勻性。 達成層轉移之另一常用方法利用一氫植入，接著進行熱誘發之層分裂。將微粒(原子或離子化原子，例如，氫原子或氫原子及氦原子之一組合)植入在施體晶圓之前表面下方之一指定深度處。所植入微粒在施體晶圓中於微粒被植入之指定深度處形成一劈裂面(cleave plane)。清潔施體晶圓之表面以移除在植入程序期間沈積於晶圓上之有機化合物或其他污染物，諸如硼化合物。 接著，透過一親水接合程序將施體晶圓之前表面接合至一處置晶圓以形成一接合晶圓。在接合之前，藉由將晶圓之表面曝露於含有(舉例而言)氧或氮之電漿而活化施體晶圓及/或處置晶圓。曝露於電漿在通常被稱為表面活化之一程序中改質表面之結構，該活化程序使施體晶圓及處置晶圓之一或兩者之表面呈現親水性。可藉由一濕處理(諸如一SC1清潔或氫氟酸) 額外地使晶圓之表面化學活化。濕處理及電漿活化可依任一順序發生，或晶圓可能經受僅一個處理。接著，將晶圓按壓在一起，且在其間形成一接合。歸因於范德華力，此接合相對較弱，且必須在進一步處理可能發生之前被加強。 在一些程序中，施體晶圓與處置晶圓之間之親水接合(即，一接合晶圓)藉由加熱或退火接合晶圓對而被加強。在一些程序中，晶圓接合可在諸如介於近似300℃與500℃之間之低溫下發生。在一些程序中，晶圓接合可在諸如介於近似800℃與1100℃之間之高溫下發生。高溫導致施體晶圓與處置晶圓之鄰接表面之間之共價鍵的形成，因此加固施體晶圓與處置晶圓之間之接合。在接合晶圓之加熱或退火的同時，先前植入於施體晶圓中之微粒弱化劈裂面。 接著，施體晶圓之一部分沿著劈裂面而與接合晶圓分離(即，劈裂)以形成SOI晶圓。可藉由將接合晶圓放置在一固定架中而執行劈裂，其中垂直於接合晶圓之相對側施加機械力以便將施體晶圓之一部分與接合晶圓拉開。根據一些方法，利用吸杯來施加機械力。藉由在劈裂面處之接合晶圓之邊緣處應用一機械楔以便起始一裂紋沿著劈裂面之傳播而起始施體晶圓之部分之分離。接著，藉由吸杯施加之機械力從接合晶圓拉動施體晶圓之部分，因此形成一SOI晶圓。 根據其他方法，接合對可代替地在一段時間內經受一高溫以將施體晶圓之部分與接合晶圓分離。曝露於高溫導致裂紋沿著劈裂面之起始及傳播，因此分離施體晶圓之一部分。歸因於從藉由奧斯瓦爾德熟化(Ostwald ripening)生長之植入離子形成空隙而形成裂紋。空隙用氫及氦填充。空隙變成薄板(platelet)。薄板中之加壓氣體傳播微腔及微裂紋，其等弱化植入面上之矽。若退火在適當時間停止，則可藉由一機械程序劈裂弱化的接合晶圓。然而，若在一較長持續時間內及/或在一較高溫度下持續熱處理，則微裂紋傳播達到其中全部裂紋沿著劈裂面合併之程度，因此分離施體晶圓之一部分。此方法允許轉移層之較好均勻性且允許施體晶圓之再循環，但通常要求將經植入及接合對加熱至接近500℃之溫度。 將高電阻率絕緣體上半導體(例如，絕緣體上矽)晶圓用於RF相關裝置(諸如天線開關)在成本及整合方面提供超越傳統基板之益處。為在將導電基板用於高頻應用時減少寄生功率損耗且最小化固有諧波失真，使用具有一高電阻率之基板晶圓係必要但並非充分的。相應地，用於一RF裝置之處置晶圓之電阻率通常大於約500歐姆-cm。現參考圖1，一絕緣體上矽結構2包括一極高電阻率矽晶圓4、一埋藏氧化物(BOX)層6、及一矽裝置層10。此一基板傾向於在BOX/處置介面處形成高導電率電荷反轉或累積層12，從而導致自由載子(電子或電洞)之產生，當裝置依RF頻率操作時，此減小基板之有效電阻率且引起寄生功率損耗及裝置非線性。此等反轉/累積層可歸因於BOX固定電荷、氧化物捕捉之電荷、介面捕捉之電荷及甚至施加於裝置自身之DC偏壓。 因此，需要一種方法以捕捉任何誘發之反轉或累積層中之電荷，使得甚至在非常近的表面區域中亦維持基板之高電阻率。已知高電阻率處置基板與埋藏氧化物(BOX)之間之電荷捕捉層(CTL)可改良使用SOI晶圓製造之RF裝置之效能。已提出若干方法以形成此等高介面捕捉層。舉例而言，現參考圖2，一種針對RF裝置應用產生具有一CTL之一絕緣體上半導體結構20 (例如，一絕緣體上矽、或SOI)之方法係基於將一未摻雜多晶矽膜28沈積於具有高電阻率之一矽基板22上且接著在其上形成氧化物24及頂部矽層26之一堆疊。一多晶矽層28充當介於矽基板22與埋藏氧化物層24之間之一高缺陷率層。參見圖2，其描繪在一絕緣體上矽結構20中用作一高電阻率基板22與埋藏氧化物層24之間之一電荷捕捉層28的一多晶矽膜。一替代方法係植入重離子以產生一近表面損傷層。諸如射頻裝置之裝置內建於頂部矽層26中。 在學術研究中已展示氧化物與基板中間之多晶矽層改良裝置隔離，減少傳輸線損耗且減小諧波失真。舉例而言，參見：H. S. Gamble等人，「Low-loss CPW lines on surface stabilized high resistivity silicon」，Microwave Guided Wave Lett.，9(10)，第395-397頁，1999年；D. Lederer、R. Lobet及J.-P. Raskin，「Enhanced high resistivity SOI wafers for RF applications」，IEEE Intl. SOI Conf.，第46-47頁，2004年；D. Lederer及J.-P. Raskin，「New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity」，IEEE Electron Device Letters，第26卷，第11章，第805-807頁，2005年；D. Lederer、B. Aspar、C. Laghaé及J.-P. Raskin，「Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate」，IEEE International SOI Conference，第29-30頁，2006；及Daniel C. Kerret等人，「Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer」，Silicon Monolithic Integrated Circuits in RF Systems, 2008. SiRF 2008 (IEEE Topical Meeting)，第151-154頁，2008年。
本發明係關於一種多層結構，其包括：一單晶半導體處置基板，其包括兩個主要、大體上平行表面(該等表面之一者係單晶半導體處置基板之一前表面且該等表面之另一者係單晶半導體處置基板之一背表面)、前表面與背表面之間之一虛中心平面、結合單晶半導體處置基板之前表面及背表面之一圓周邊緣、及單晶半導體處置基板之前表面與背表面之間之一主體區域，其中單晶半導體處置基板具有至少約500歐姆-cm之一最小主體區域電阻率；一電荷捕捉層，其包括一多晶矽層，該電荷捕捉層與單晶半導體處置基板之前表面介面接觸，其中該電荷捕捉層具有至少約1000歐姆-cm之一最小電阻率；一絕緣層，其包括與多晶矽層介面接觸之氮化矽或氮氧化矽；及一單晶矽裝置層。 本發明更進一步係關於一種製備一多層結構之方法，該方法包括：將一電荷捕捉層沈積於一單晶半導體處置基板之一前表面上，其中單晶半導體處置基板包括兩個主要、大體上平行表面(該等表面之一者係單晶半導體處置基板之前表面且該等表面之另一者係單晶半導體處置基板之一背表面)、前表面與背表面之間之一虛中心平面、結合單晶半導體處置基板之前表面及背表面之一圓周邊緣、及單晶半導體處置基板之前表面與背表面之間之一主體區域，其中單晶半導體處置基板具有至少約500歐姆-cm之一最小主體區域電阻率且進一步其中電荷捕捉層包括多晶矽且具有至少約1000歐姆-cm之一最小電阻率；將包括氮化矽或氮氧化矽之一絕緣層沈積於多晶矽層上；及將一單晶半導體施體基板之一前表面上之一介電層接合至絕緣層以藉此形成一接合結構，其中單晶半導體施體基板包括兩個主要、大體上平行表面(該等表面之一者係半導體施體基板之前表面且該等表面之另一者係半導體施體基板之一背表面)、結合半導體施體基板之前表面及背表面之一圓周邊緣、半導體施體基板之前表面與背表面之間之一中心平面、及半導體施體基板之前表面與背表面之間之一主體區域，且進一步其中單晶半導體施體基板包括一劈裂面。 在下文中將部分明白且部分指出其他目標及特徵。
相關申請案之交叉參考 本申請案主張2016年12月05日申請之美國臨時申請案序號62/429,922之優先權，該案之揭示內容據此宛如完整闡述般以引用的方式併入。 根據本發明，提供一種用於製備包括一電荷捕捉層(CTL)之一絕緣體上半導體複合結構(SOI，例如，一絕緣體上矽複合結構)之方法。本發明進一步係關於一種包括一電荷捕捉層(CTL)之一絕緣體上半導體複合結構(例如，一絕緣體上矽複合結構)。本發明提供一種設計單晶半導體處置基板以增強射頻裝置中使用之SOI結構之電氣效能之方法。 在一些實施例中，本發明係關於一種藉由設計多晶矽電荷捕捉層(CTL)與施體基板之間之介面以藉此顯著地改良完成RF裝置之效能而製造SOI晶圓之方法。一多晶矽電荷捕捉層(CTL)之性質取決於SOI結構所經受之熱處理。實務上，SOI結構製造及裝置處理之熱預算高至足以導致電荷捕捉層之結構變化，故其變得對於改良RF裝置特性無效。額外地，污染物(諸如硼、鋁及在接合介面處捕捉之其他金屬)可容易地擴散通過多晶矽層且減小多晶矽層之電阻率或誘發多晶矽層之再結晶。此等效應之任一者減小多晶矽層在改良RF效能方面之有效性。本發明之目標係提供一種製造具有熱穩定CTL之SOI晶圓之方法，其保持電荷捕捉有效性且顯著地改良完成RF裝置之效能。 Ⅰ.半導體處置基板及半導體施體基板 在本發明中使用之基板包含一半導體處置基板(例如，一單晶半導體處置晶圓)及一半導體施體基板(例如，一單晶半導體施體晶圓)。一絕緣體上半導體複合結構中之半導體裝置層係衍生自單晶半導體施體晶圓。半導體裝置層可藉由晶圓減薄技術(諸如蝕刻一半導體施體晶圓)或藉由劈裂包括一損壞平面之一半導體施體基板而轉移至半導體處置基板上。 圖3A至圖3E描繪根據本發明之一些實施例之一程序流程。參考圖3A，描繪一例示性非限制單晶半導體處置晶圓100。一般而言，單晶半導體處置晶圓100包括兩個主要、大體上平行表面。該等平行表面之一者係單晶半導體處置晶圓100之一前表面102，且另一平行表面係該單晶半導體處置晶圓100之一背表面104。單晶半導體處置晶圓100包括結合前表面102及背表面104之一圓周邊緣106。單晶半導體處置晶圓100包括垂直於兩個主要、大體上平行表面102、104且亦垂直於藉由前表面102與背表面104之間之中點界定之一中心平面之一中心軸108。單晶半導體處置晶圓100包括兩個主要、大體上平行表面102、104之間之一主體區域110。由於半導體晶圓(例如，矽晶圓)通常具有一些總厚度變動(TTV)、翹曲及弓形，因此前表面102上之每一點與背表面104上之每一點之間之中點可能未精確地落在一平面內。然而，作為一實務問題，TTV、翹曲及弓形通常如此微小，使得近似地中點可被稱作落在近似等距介於前表面102與背表面104之間之一虛中心平面內。 在如本文中描述之任何操作之前，單晶半導體處置晶圓100之前表面102及背表面104可係實質上相同的。一表面僅出於便利被稱為一「前表面」或一「背表面」且通常用以區別在其上執行本發明之方法之操作之表面。在本發明之背景內容中，一單晶半導體處置晶圓100 (例如，一單晶矽處置晶圓)之一「前表面」係指基板之主要表面，其成為接合結構之一內表面。相應地，一單晶半導體處置晶圓100 (例如，一處置晶圓)之一「背表面」係指成為接合結構之一外表面之主要表面。類似地，一單晶半導體施體基板(例如，一單晶矽施體晶圓)之一「前表面」係指成為接合結構之一內表面之單晶半導體施體基板之主要表面，且一單晶半導體施體基板(例如，一單晶矽施體晶圓)之一「背表面」係指成為接合結構之一外表面之主要表面。在本發明之背景內容中，可在單晶半導體處置基板100及單晶半導體施體基板之任一者或兩者之前表面上製備一或多個絕緣層。在完成習知接合及晶圓減薄步驟後，單晶半導體施體基板旋即形成絕緣體上半導體(例如，絕緣體上矽)複合結構之半導體裝置層。 單晶半導體處置基板及單晶半導體施體基板可係單晶半導體晶圓。在較佳實施例中，半導體晶圓包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及其等之組合組成之群組之一材料。本發明之單晶半導體晶圓(例如，單晶矽處置晶圓及單晶矽施體晶圓)通常具有至少約150 mm、至少約200 mm、至少約300 mm，或至少約450 mm之一標稱直徑。晶圓厚度可從約250微米變化至約1500微米，諸如介於約300微米與約1000微米之間，適合地在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可係約725微米。在一些實施例中，晶圓厚度可係約775微米。 在特別較佳實施例中，單晶半導體晶圓包括單晶矽晶圓，其已從根據習知丘克拉斯基(Czochralski)晶體生長方法或浮區生長方法生長之一單晶錠切片。此等方法，以及標準矽切片、磨平(lapping)、蝕刻及拋光技術被揭示在(舉例而言)F. Shimura，Semiconductor Silicon Crystal Technology，Academic Press，1989及Silicon Chemical Etching，(J. Grabmaier ed.) Springer-Verlag，N.Y.，1982 (以引用的方式併入本文中)中。較佳地，依熟習此項技術者已知之標準方法來拋光並清潔晶圓。舉例而言，參見W.C. O’Mara等人，Handbook of Semiconductor Silicon Technology，Noyes Publications。若需要，晶圓可(舉例而言)在一標準SC1/ SC2溶液中進行清潔。在一些實施例中，本發明之單晶矽晶圓係已從根據習知丘克拉斯基(「Cz」)晶體生長方法生長之一單晶錠切片之單晶矽晶圓，其通常具有至少約150 mm、至少約200 mm、至少約300 mm，或至少約450 mm之一標稱直徑。較佳地，單晶矽處置晶圓及單晶矽施體晶圓兩者皆具有無表面缺陷(諸如刮痕、大微粒等)之經鏡面拋光之前表面光潔度。晶圓厚度可從約250微米變化至約1500微米，諸如介於約300微米與約1000微米之間，適合地在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可介於約725微米與約800微米之間，諸如介於約750微米與約800微米之間。在一些實施例中，晶圓厚度可係約725微米。在一些實施例中，晶圓厚度可係約775微米。 在一些實施例中，單晶半導體晶圓(即，單晶半導體處置晶圓及單晶半導體施體晶圓)包括通常藉由丘克拉斯基-生長方法達成之濃度之間隙氧。在一些實施例中，單晶半導體晶圓包括介於約4 PPMA與約18 PPMA之間之一濃度之氧。在一些實施例中，半導體晶圓包括介於約10 PPMA與約35 PPMA之間之一濃度之氧。在一些實施例中，單晶矽晶圓包括不大於約12 PPMA (諸如小於約10 PPMA)之一濃度之氧。間隙氧可根據SEMI MF 1188-1105進行量測。 單晶半導體處置晶圓100可具有可藉由丘克拉斯基或浮區方法獲取之任何電阻率。相應地，單晶半導體處置晶圓100之電阻率基於本發明之結構之最終使用/應用之要求。因此，電阻率可從毫歐姆或更小變化至兆歐姆或更大。在一些實施例中，單晶半導體處置晶圓100包括一p型摻雜物或一n型摻雜物。適合摻雜物包含硼(p型)、鎵(p型)、磷(n型)、銻(n型)及砷(n型)。基於處置晶圓之所要電阻率選擇摻雜物濃度。在一些實施例中，單晶半導體處置基板包括一p型摻雜物。在一些實施例中，單晶半導體處置基板係包括一p型摻雜物(諸如硼)之一單晶矽晶圓。 在一些實施例中，單晶半導體處置晶圓100具有一相對較低最小主體電阻率，諸如低於約100歐姆-cm，低於約50歐姆-cm，低於約1歐姆-cm，低於約0.1歐姆-cm，或甚至低於約0.01歐姆-cm。在一些實施例中，單晶半導體處置基板100具有一相對較低最小主體電阻率，諸如低於約100歐姆-cm，或介於約1歐姆-cm與約100歐姆-cm之間。低電阻率晶圓可包括電活性摻雜物，諸如硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。 在一些實施例中，單晶半導體處置晶圓100具有一相對較高最小主體電阻率。高電阻率晶圓通常係從藉由丘克拉斯基方法或浮區方法生長之單晶錠切片。高電阻率晶圓可包括通常極低濃度之電活性摻雜物，諸如硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。Cz-生長矽晶圓可經受範圍從約600℃至約1000℃之一溫度下的一熱退火，以便湮滅由在晶體生長期間併入之氧導致之熱施體。在一些實施例中，單晶半導體處置晶圓具有至少100歐姆-cm，或甚至至少約500歐姆-cm，諸如介於約100歐姆-cm與約100,000歐姆-cm之間，或介於約500歐姆-cm與約100,000歐姆-cm之間，或介於約1000歐姆-cm與約100,000歐姆-cm之間，或介於約500歐姆-cm與約10,000歐姆-cm之間，或介於約750歐姆-cm與約10,000歐姆-cm之間，介於約1000歐姆-cm與約10,000歐姆-cm之間，介於約1000歐姆-cm與約6000歐姆-cm之間，介於約2000歐姆-cm與約10,000歐姆-cm之間，介於約3000歐姆-cm與約10,000歐姆-cm之間，或介於約3000歐姆-cm與約5,000歐姆-cm之間之一最小主體電阻率。在一些較佳實施例中，單晶半導體處置基板具有介於約1000歐姆-cm與約6,000歐姆-cm之間之一主體電阻率。此項技術中已知用於製備高電阻率晶圓之方法，且此等高電阻率晶圓可從商業供應商(諸如SunEdison Semiconductor Ltd. (密蘇裡州聖彼得斯；原MEMC Electronic Materials, Inc.))獲取。 在一些較佳實施例中，單晶半導體處置基板包括選自由硼、鋁、鎵、銦及其等之任何組合組成之群組之一電活性摻雜物。在一些較佳實施例中，單晶半導體處置基板包括硼，其可以小於約2×1013 個原子/cm3 、小於約1×1013 個原子/cm3 ，諸如小於約5×1012 個原子/cm3 ，或小於約1×1012 個原子/cm3 之一濃度存在。此項技術中已知用於製備高電阻率晶圓之方法，且此等高電阻率晶圓可從商業供應商(諸如SunEdison Semiconductor Ltd. (密蘇裡州聖彼得斯；原MEMC Electronic Materials, Inc.))獲取。 單晶半導體處置晶圓100可包括單晶矽。單晶半導體處置晶圓100可具有(舉例而言) (100)、(110)或(111)晶體定向之任一者，且晶體定向之選擇可由結構之最終使用支配。 視情況，前表面102、背表面104或該兩者可根據此項技術中已知之方法氧化。可藉由此項技術中已知之手段(諸如熱氧化(其中將消耗經沈積半導體材料膜之一些部分)或CVD氧化物沈積)完成氧化。前表面102、背表面104或該兩者上之氧化層可係至少約1奈米厚，諸如介於約10奈米與約5000奈米之間厚，諸如介於約100奈米與約1000奈米之間，或介於約200奈米與約400奈米之間。在一些實施例中，氧化層相對較薄，諸如介於約5埃與約25埃之間，諸如介於約10埃與約15埃之間。薄氧化物層可藉由曝露於一標準清潔溶液(諸如一SC1/SC2清潔溶液)而獲取。在一些實施例中，SC1溶液包括5重量份去離子水、1重量份水性NH4 OH (氫氧化銨，29重量%之NH3 )及1重量份之水性H2 O2 (過氧化氫，30%)。在一些實施例中，處置基板可藉由曝露於包括氧化劑之一水溶液(諸如一SC2溶液)而氧化。在一些實施例中，SC2溶液包括5重量份去離子水、1重量份水性HCl (鹽酸，39重量%)及1重量份之水性H2 O2 (過氧化氫，30%)。 Ⅱ.電荷捕捉層之沈積 根據本發明之方法且參考圖3A及圖3B，將一電荷捕捉層200沈積成與單晶半導體處置晶圓100之前表面102接觸。在一些實施例中，電荷捕捉層200包括多晶矽。此等材料包含多晶半導體材料及非晶半導體材料。可係多晶或非晶之材料包含矽(Si)、鍺化矽(SiGe)、摻雜碳之矽(SiC)及鍺(Ge)。多晶半導體(例如，多晶矽)表示包括具有隨機晶體定向之小晶體之一材料。多晶材料表示包括具有隨機晶體定向之小晶體之一材料。多晶晶粒在大小上可小至約20奈米，且晶粒大小的範圍通常介於約20奈米與約1微米之間，諸如介於約0.3微米與約1微米之間。根據本發明之方法，沈積之多晶材料之晶體晶粒大小越小，電荷捕捉層中之缺陷率越高。多晶矽電荷捕捉層之電阻率可係至少100歐姆-cm、至少約500歐姆-cm、至少約1000歐姆-cm、至少約3000歐姆-cm，或甚至至少約7000歐姆-cm，諸如介於約100歐姆-cm與約100,000歐姆-cm之間，或介於約500歐姆-cm與約100,000歐姆-cm之間，或介於約1000歐姆-cm與約100,000歐姆-cm之間，或介於約500歐姆-cm與約100,000歐姆-cm之間，或介於約750歐姆-cm與約100,000歐姆-cm之間。在一些較佳實施例中，多晶矽層之電阻率介於約3000歐姆-cm與約100,000歐姆-cm之間，諸如介於約3000歐姆-cm與約10,000歐姆-cm之間或甚至介於約7000歐姆-cm與約100,000歐姆-cm之間，諸如介於約7000歐姆-cm與約10,000歐姆-cm之間。 用於將電荷捕捉層200沈積在單晶半導體處置晶圓100之前表面102上之材料可藉由氣相沈積沈積。用於沈積電荷捕捉層200之材料可藉由化學或物理氣相沈積(舉例而言，藉由金屬有機化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)，或電漿增強化學氣相沈積(PECVD))沈積。在較佳實施例中，多晶矽藉由CVD沈積。用於CVD之矽前驅體包含甲基矽烷、四氫化矽(矽烷)、丙矽烷、乙矽烷、戊矽烷、新戊矽烷、四矽烷、二氯矽烷(SiH2 Cl2 )、三氯矽烷(SiHCl3 )、四氯化矽(SiCl4 )以及其他矽前驅體。在一些較佳實施例中，從矽烷、二氯矽烷(SiH2 Cl2 )及三氯矽烷(SiHCl3 )當中選擇矽前驅體。舉例而言，可藉由在大於約850℃，諸如介於約850℃與約1100℃之間，或介於約850℃與約1000℃之間之一溫度中之矽烷、二氯矽烷(SiH2 Cl2 )及三氯矽烷(SiHCl3 )之CVD而將多晶矽沈積至表面氧化層上。高溫有助於高生長速率以及其他優勢，藉此促進生產量及成本減小。CVD沈積速率之範圍可係至少約0.1微米/分鐘，諸如介於約0.1微米/分鐘至約10微米/分鐘之間，或介於約0.1微米/分鐘至約2微米/分鐘之間。多晶矽層之沈積可持續，直至層具有至少約0.1微米，諸如介於約0.1微米與約50微米之間，諸如介於約0.1微米與約20微米之間，介於約0.1微米與約10微米之間，介於約0.5微米與約5微米之間，或介於約0.5微米與約3微米之間，諸如介於約1微米與約2微米之間或介於約2微米與約5微米之間之一厚度。沈積可在介於約1托與約760托之間，諸如介於約1托與約400托之間之一壓力下發生。 在一些實施例中，在一多晶矽晶種層之沈積之後中斷藉由化學氣相沈積沈積多晶矽層。多晶矽晶種層可具有比最終多晶矽電荷捕捉層之整體所要厚度更小之一厚度。相應地，多晶晶種層可經沈積至小於20微米、小於10微米、小於5微米、小於3微米、小於2微米，或小於1微米，或小於0.5微米，諸如介於約50奈米與約20微米之間，或介於約50奈米與約10微米之間，或介於約50奈米與約5微米之間，或介於約50奈米與約3微米之間，或介於約50奈米與約2微米之間，或介於約50奈米與約1微米之間，或介於約50奈米與約500奈米之間，或介於約50奈米與約200奈米之間之一厚度。藉由多晶矽晶核之大小設定晶種層之厚度。為達成有效應力釋放，晶種層需要覆蓋下方層之表面，同時留下小於50 nm之空隙，此實現H2 對多晶矽晶種層與下方層之間之介面的接達。H2 減少介面氧化物且促進原子在多晶矽晶種層之晶粒邊界處擴散至基板且因此釋放膜應力。當晶種層厚至足以完全防止H2 接達至下方層時，後續退火程序無法有效地釋放膜應力。另一方面，當晶種層不連續且兩個鄰近晶核之間之開口區域寬於50 nm時，在晶種退火程序期間形成大晶核。大晶核將在多晶矽沈積結束時生長為大晶粒(即，直徑＞1 μm)，此減小捕捉效率。可藉由停止矽前驅體流動至CVD腔室中而中斷沈積。在中斷多晶矽之沈積之後，可對包括多晶晶種層之處置基板進行退火。對多晶晶種層進行退火促進所要電荷捕捉層性質，諸如獲取一清潔表面、一高純度膜、一高電阻率膜、所要晶核大小及均勻性、及殘留膜應力之減小。在一些實施例中，多晶矽晶種層經受一高溫退火以便將膜應力減小至介於約0 MPa與約500 MPa之間，諸如介於約0 MPa與約100 MPa之間之一範圍。多晶晶種層在大於約1000℃，諸如介於約1000℃與約1200℃之間，或介於約1000℃與約1100℃之間之一溫度下退火。晶種層可經退火達介於約1秒與約300秒之間，諸如介於約5秒與約60秒之間，或介於約10秒與約40秒之間之一持續時間。退火之環境氛圍可包括氫、氯化氫、氯或氫、氯化氫及氯之任何組合。退火步驟可在減小之壓力或大氣壓力(諸如介於約1托與約760托之間，或介於約10托與約760托之間)下執行。藉由退火溫度、持續時間及氣流控制多晶矽膜之晶粒大小及應力。在適當退火持續時間之後，在將單晶半導體處置基板冷卻至介於約850℃與約1000℃之間之一溫度之後恢復藉由多晶矽層之化學氣相沈積的沈積。 在一些實施例中，在沈積完成之後對單晶半導體處置基板100及多晶矽電荷捕捉層200進行退火。對多晶晶種層進行退火促進所要電荷捕捉層性質，諸如獲取一清潔表面、一高純度膜、一高電阻率膜、所要晶核大小及均勻性、及殘留膜應力之減小。在一些實施例中，經完全沈積之多晶矽電荷捕捉層經受一高溫退火以便將膜應力減小至介於約0 MPa與約500 MPa之間，諸如介於約0 MPa與約100 MPa之間之一範圍。單晶半導體處置基板100及多晶矽電荷捕捉層200可在大於約1000℃，諸如介於約1000℃與約1100℃之間之一溫度下退火。單晶半導體處置基板100及多晶矽電荷捕捉層200可經退火達介於約1秒與約300秒之間，諸如介於約5秒與約60秒，或介於約10秒與約40秒之間之一持續時間。退火之環境氛圍可包括氫、氯化氫、氯，或氫、氯化氫及氯之任何組合。在適當退火持續時間之後，CVD腔室可經冷卻至對於移除單晶半導體處置基板安全之一溫度。 在沈積電荷捕捉層200之後，晶圓清潔及拋光係選用的。在一些實施例中，經沈積多晶矽電荷捕捉層具有如藉由RMS2x2 um2 量測之大約50奈米之一表面粗糙度。若需要，晶圓可在(舉例而言)一標準SC1/SC2溶液中進行清潔。額外地，晶圓(特別地，電荷捕捉層上之選用二氧化矽層)可經受化學機械拋光(CMP)以減小表面粗糙度，較佳地至小於約5埃，諸如介於約1埃與約2埃之間之RMS2x2 um2 的 位準，其中均方根-
Figure 02_image001
，粗糙度輪廓含有沿跡線之有序、相等間隔之點，且yi 係從等分線至資料點之垂直距離。在較佳地小於2埃之一表面粗糙度下，表面準備好接合或選用氧化。 Ⅲ.一絕緣層之沈積 在一些實施例中，且參考圖3B及圖3C，包括一半導體氮化物層(例如，氮化矽)或一半導體氮氧化物層(例如，氮氧化矽)之一絕緣層300可形成為與經沈積電荷捕捉層200接觸。此可藉由諸如熱氮化或CVD氮化物沈積之方法完成。在一些實施例中，電荷捕捉層可經熱氮化(其中將消耗經沈積半導體材料膜之一些部分)或膜可藉由CVD氮化物沈積生長。在一些實施例中，電荷捕捉層可在一爐(諸如一ASM A400)中進行熱氮化。在一氮化環境中，溫度的範圍可從750℃至1400℃，諸如介於1100℃與1400℃之間。氮化環境氛圍可係惰性氣體(諸如Ar及N2 )與視需要O2 之一混合物。氮含量可從1%變化至10%或更高。在一例示性實施例中，半導體處置晶圓可被載入至一立式爐(諸如一A400)中。使溫度斜升至運用Ar及N2 與視需要O2 之一混合物的氮化溫度。在已獲取所要氮化矽或氮氧化矽厚度之後，氣流被關閉且爐溫度降低且將晶圓從爐卸載。一替代氮源係氨。在一些實施例中，電荷捕捉層可經處理達足以提供介於約1.5奈米與約50奈米埃厚度之間，諸如介於約2.5奈米與約10奈米厚度之間，或介於約2.5奈米與約5奈米厚度之間，諸如約3.5奈米厚度之氮化物層或氮氧化物層之一持續時間。 在一些實施例中，可藉由CVD (諸如電漿增強化學氣相沈積)形成包括一半導體氮化物層(例如，氮化矽)或一半導體氮氧化物層(例如，氮氧化矽)之一絕緣層300。在一些實施例中，電漿沈積工具係一市售工具，諸如可從EV Group購得之工具，諸如EVG®810LT低溫電漿活化系統。一電漿增強CVD腔室之一般要求包含具有各種電極設計之一反應器、發電電子器件、用以將電力轉移至氣體負載之阻抗匹配網路、用於輸入氣體之質量流量控制器及壓力控制系統。典型系統係由一電感耦合RF源供電之垂直管反應器。單晶半導體處置基板100經載入至腔室中且放置在一經加熱支撐腔室上。腔室經抽空且回填一載氣(諸如氬)中之一氮氣源至小於大氣壓之一壓力以藉此產生電漿。氨及/或氮及/或氧化氮(NO)及/或一氧化二氮(N2 O)氣體係用於電漿氮化物處理之適合源氣體。氮氧化物膜可藉由包含氧氣及氮氣源而沈積。氧及/或水係用於電漿氧化物處理之適合源氣體。額外地，氧化氮或一氧化二氮之使用額外地將氧併入至絕緣層中，藉此沈積氮氧化物膜。為沈積氮化矽或氮氧化矽電漿膜，適合矽前驅體包含甲基矽烷、四氫化矽(矽烷)、丙矽烷、乙矽烷、戊矽烷、新戊矽烷、四矽烷、二氯矽烷(SiH2 Cl2 )、三氯矽烷(SiHCl3 )、四氯化矽(SiCl4 )以及其他矽前驅體。適合地，添加Ar作為一載氣。 可改變電漿沈積以調諧半導體氮化物(例如，氮化矽)或半導體氮氧化物(例如，氮氧化矽)之性質。舉例而言，前驅體之壓力、流速、溫度及相對比率可調諧電漿沈積之氮化物層之矽與氮化物莫耳比率。額外地，包含一氧前驅體併入氧以製備氮氧化物層。在一些實施例中，電漿沈積可發生在包括矽及氮前驅體之一環境氛圍中以藉此將氮化矽層沈積於處置基板及/或施體基板上。在足以沈積氮化物之一持續時間之後，可將一氧前驅體引入至氛圍中以藉此沈積氮氧化物。處置半導體氮氧化物層中之氧濃度可根據一梯度變化，藉此氧濃度在與處置半導體氮化物層之介面處係低的且在朝向處置半導體氮氧化物層之表面之垂直方向上增大。在足以沈積氮氧化物層之一持續時間之後，氮前驅體之流動可停止且沈積可僅運用矽前驅體及一氧氣源繼續以藉此沈積包括半導體氧化物(例如，氧化矽)之一絕緣層。在一些實施例中，一絕緣層300可藉由電漿技術而沈積，包括一半導體氮化物(例如，氮化矽)層及一半導體氮氧化物(例如，氮氧化矽)層。在一些實施例中，一絕緣層300可藉由電漿技術而沈積，包括一半導體氮化物(例如，氮化矽)層、一半導體氮氧化物(例如，氮氧化矽)層及一半導體氧化物(例如，氧化矽)層。有利地，多個絕緣層之電漿沈積可藉由改變製程氣體之比率及成分而連續(即，無中斷)地發生。 電漿沈積之半導體氮化物(例如，氮化矽)或半導體氮氧化物(例如，氮氧化矽)可在介於約0.01托與約100托之間，諸如介於約0.1托與約1托之間之壓力下形成。電漿沈積可在介於約20℃與約400℃之間之一溫度下發生。具有介於約500埃與約10,000埃之間，諸如介於約2000埃與約10,000埃之間之一厚度之絕緣層可藉由PECVD按介於約100埃/分鐘與約1000埃/分鐘之間之一速率進行沈積。 氣態矽前驅體與氣態氮前驅體之流速比可介於約1/200與約1/50之間，諸如約1/100。此等比率可產生具有介於約0.7與約1.8之間之矽與氮化物之一莫耳比率之氮化矽層。可藉由添加一含氧物種(諸如氧或NO)而將氧併入在電漿程序中。在電漿沈積期間添加氧實現具有以一梯度方式變化之組合物之一絕緣層之沈積，例如，層可從半導體氮化物(例如，氮化矽)轉變為增大氧濃度之半導體氮氧化物(例如，氮氧化矽)至半導體氧化物(例如，氧化矽)。 可在1.5與2之間之範圍中調諧絕緣層之折射率。氧化矽(SiO2 )之處理後退火及化學氣相沈積可進一步調諧膜之接合介面或氫含量。根據一2微米×2微米表面積內之均方根(RMS2x2 um2 )方法，處置基板與施體基板之間之接合受益於小於約5埃之粗糙度。通常此可在運用受控電感耦合電漿且將偏壓功率降低至粗糙臨限值以下之一電漿沈積中達成。已在具有約5埃或更小之粗糙度之電漿沈積膜上展現成功層轉移。 由電漿產生之氮化矽在結構上相異於根據習知化學或物理氣相沈積技術沈積之氮化矽。習知CVD或PVD沈積通常導致具有Si3 N4 之一化學計量之氮化矽層。電漿程序可經控制以取決於輸入反應物氣體、功率位準、基板溫度及整體反應器壓力而沈積具有一組合物(諸如Six Ny Hz )之一膜。存在一電漿系統中之路徑以形成Si-N、Si=N及Si≡N鍵。此係歸因於電漿能量產生Six Hz 及Ny Hz 物種之事實。舉例而言，折射率及光學間隙隨Si/N比率顯著變化。在較高矽烷濃度下，膜變得富含Si且可達到至多3.0 (與LPCVD之2相比)之一折射率。可能受影響之其他性質包含介電常數、擊穿、機械及化學(蝕刻速率)。 Ⅳ.電漿活化 在一些實施例中，包括多晶矽電荷捕捉層200及絕緣層300之單晶半導體處置基板100經受氧電漿及/或氮電漿表面活化。在一些實施例中，氧電漿及/或氮電漿表面活化工具係一市售工具，諸如可從EV Group購得之工具，諸如EVG®810LT低溫電漿活化系統。將包括多晶矽電荷捕捉層200及絕緣層300之單晶半導體處置基板100載入至腔室中。腔室經抽空且回填一載氣(諸如氬)中之一氧氣源及/或一氮氣源至小於大氣壓之一壓力以藉此產生電漿。氧及/或水係用於電漿氧化物處理之適合源氣體。氨及/或氮及/或氧化氮(NO)及/或一氧化二氮(N2 O)氣體係用於電漿氮化物處理之適合源氣體。氮氧化物電漿活化可包含環境氛圍中之氧氣及氮氣源。單晶半導體處置基板100曝露於此電漿達所要時間，該時間的範圍可從約1秒至約120秒。執行氧或氮電漿表面氧化以便使單晶半導體處置基板100之前表面呈現為親水的且能夠接合至一單晶半導體施體基板。在電漿活化之後，用去離子水沖洗活化表面。接著，晶圓在接合之前旋轉乾燥。 V.接合結構之製備 參考圖3D，根據本文中描述之方法製備之包括多晶矽電荷捕捉層200及絕緣層300之高電阻率單晶半導體處置基板100 (例如，一單晶半導體處置晶圓，諸如一單晶矽處置晶圓)接著接合至根據習知層轉移方法製備之一半導體施體基板400 (例如，一單晶半導體施體晶圓)。單晶半導體施體基板400可係一單晶半導體晶圓。在較佳實施例中，半導體晶圓包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及其等之組合組成之群組之一材料。取決於最終積體電路裝置之所要性質，單晶半導體(例如，矽)施體晶圓400可包括從硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)當中選擇之一摻雜物。單晶半導體(例如，矽)施體晶圓之電阻率的範圍可從1歐姆-cm至50歐姆-cm，通常，從5歐姆-cm至25歐姆-cm。單晶半導體施體晶圓400可經受包含氧化、植入及植入後清潔之標準處理步驟。相應地，一半導體施體基板400 (諸如習知地用於多層半導體結構之製備中之一材料之一單晶半導體晶圓，例如，一單晶矽施體晶圓，其已經蝕刻且拋光且視需要氧化)經受離子植入以在施體基板中形成一損傷層。 在一些實施例中，半導體施體基板400包括一介電層410。根據本發明之介電層410可包括從二氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之任何組合當中選擇之絕緣材料。在一些實施例中，介電層410包括一或多個絕緣層，包括選自由二氧化矽、氮化矽、氮氧化矽及其等之任何組合組成之群組之一材料。在一些實施例中，介電層具有至少約10奈米厚，諸如介於約10奈米與約10,000奈米之間，介於約10奈米與約5,000奈米之間，介於50奈米與約400奈米之間，或介於約100奈米與約400奈米之間，諸如約50奈米、100奈米或200奈米之一厚度。 在一些實施例中，介電層410包括絕緣材料之多個層。介電層可包括兩個絕緣層、三個絕緣層或更多。各絕緣層可包括從二氧化矽、氮氧化矽、氮化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之任何組合當中選擇之一材料。在一些實施例中，各絕緣層可包括選自由二氧化矽、氮化矽、氮氧化矽及其等之任何組合組成之群組之一材料。各絕緣層可具有至少約10奈米厚，諸如介於約10奈米與約10,000奈米之間，介於約10奈米與約5,000奈米之間，介於50奈米與約400奈米之間，或介於約100奈米與約400奈米之間，諸如約50奈米、100奈米或200奈米之一厚度。 在一些實施例中，單晶半導體施體基板400 (例如，一單晶矽施體基板)之前表面可經熱氧化(其中將消耗經沈積半導體材料膜之一些部分)以製備半導體氧化物膜，或半導體氧化物(例如，二氧化矽)膜可藉由CVD氧化物沈積而生長。在一些實施例中，單晶半導體施體基板400之前表面可以上文中描述之相同方式在一爐(諸如一ASM A400)中進行熱氧化。在一些實施例中，單晶半導體施體基板400經氧化以提供前表面層上至少約1奈米厚、約10奈米厚，諸如介於約10奈米與約10,000奈米之間，介於約10奈米與約5,000奈米之間，或介於約100奈米與約400奈米之間之氧化物層。在一些實施例中，單晶半導體施體基板400上之氧化層相對較薄，諸如介於約5埃與約25埃之間，諸如介於約10埃與約15埃之間。薄氧化物層可藉由曝露於一標準清潔溶液(諸如一SC1/SC2清潔溶液)而獲取。 可在一市售儀器(諸如一Applied Materials QuantumⅡ、一Quantum LEAP或一Quantum X)中執行離子植入。經植入離子包含He、H、H2 或其等之組合。離子植入以足以在半導體施體基板中形成一損傷層之一密度及持續時間執行。植入密度的範圍可從約1012 個離子/cm2 至約1017 個離子/cm2 ，諸如從約1014 個離子/cm2 至約1017 個離子/cm2 ，諸如從約1015 個離子/cm2 至約1016 個離子/cm2 。植入能量的範圍可從約1 keV至約3,000 keV，諸如從約10 keV至約3,000 keV。植入能量的範圍可從約1 keV至約3,000 keV，諸如從約5 keV至約1,000 keV，或從約5 keV至約200 keV，或從5 keV至約100 keV，或從5 keV至約80 keV。植入之深度判定最終SOI結構中之單晶半導體裝置層之厚度。離子可被植入至介於約100埃與約30,000埃之間，諸如介於約200埃與約20,000埃之間，諸如介於約2000埃與約15,000埃之間，或介於約15,000埃與約30,000埃之間之一深度。在一些實施例中，使單晶半導體施體晶圓(例如，單晶矽施體晶圓)在植入之後經受一清潔可係合意的。在一些較佳實施例中，清潔可包含一皮藍哈清潔(Piranha clean)，接著進行一DI水沖洗及SC1/SC2清潔。 在本發明之一些實施例中，其中具有藉由He+ 、H+ 、H2+ 及其離子植入之任何組合形成之一離子植入區域之單晶半導體施體基板400係在足以在單晶半導體施體基板中形成一熱活化劈裂面之一溫度下退火。一適合工具之一實例可係諸如Blue M型號之簡單箱式爐(Box furnace)。在一些較佳實施例中，離子植入之單晶半導體施體基板在從約200℃至約350℃、從約225℃至約350℃、較佳地約350℃之一溫度下退火。熱退火可發生達從約2小時至約10小時，諸如從約2小時至約8小時之一持續時間。此等溫度範圍內之熱退火足以形成一熱活化劈裂面。在用以活化劈裂面之熱退火之後，較佳地清潔單晶半導體施體基板表面。 在一些實施例中，經離子植入且視需要經清潔且視需要經退火之單晶半導體施體基板經受氧電漿及/或氮電漿表面活化。在一些實施例中，氧電漿表面活化工具係一市售工具，諸如可從EV Group購得之工具，諸如EVG®810LT低溫電漿活化系統。經離子植入且視需要經清潔之單晶半導體施體晶圓被載入至腔室中。腔室經抽空且回填O2 或N2 至小於大氣壓之一壓力以藉此產生電漿。單晶半導體施體晶圓曝露於此電漿達所要時間，該時間的範圍可從約1秒至約120秒。執行氧或氮電漿表面氧化以便使單晶半導體施體基板之前表面呈現為親水的且能夠接合至根據上文中描述之方法製備之一單晶半導體處置基板。在電漿活化之後，用去離子水沖洗活化表面。接著，晶圓在接合之前旋轉乾燥。 接著使單晶半導體施體基板400之親水前表面層及包括多晶矽電荷捕捉層200及絕緣層300之單晶半導體處置基板100之前表面緊密接觸以藉此形成一接合結構。該接合結構包括一介電層410，例如，一埋藏氧化物，諸如氧化矽。 由於機械接合相對較弱，因此接合結構進一步經退火以加固單晶半導體施體基板400與包括多晶矽電荷捕捉層200及絕緣層300之單晶半導體處置基板100之間之接合。在本發明之一些實施例中，接合結構於足以在單晶半導體施體基板中形成一熱活化劈裂面之一溫度下退火。一適合工具之一實例可係諸如Blue M型號之簡單箱式爐。在一些較佳實施例中，接合結構在從約200℃至約350℃、從約225℃至約350℃、較佳地約350℃之一溫度下退火。熱退火可發生達從約0.5小時至約10小時之一持續時間，較佳地約2小時之一持續時間。此等溫度範圍內之熱退火足以形成一熱活化劈裂面。在用以活化劈裂面之熱退火之後，可劈裂接合結構。 在一些實施例中，退火可在相對較高壓力下發生，諸如介於約0.5 MPa與約200 MPa之間，諸如介於約0.5 MPa與約100 MPa之間，諸如介於約0.5 MPa與約50 MPa之間，或介於約0.5 MPa與約10 MPa之間，或介於約0.5 MPa與約5 MPa之間。在習知接合方法中，可能藉由「自動劈裂」限制溫度。此在植入面處之薄板之壓力超過外部均壓時發生。相應地，習知退火可能由於自動劈裂而限於介於約350℃與約400℃之間之接合溫度。在植入及接合之後，晶圓經弱保持在一起。但晶圓之間之間隙足以防止氣體滲入或逸出。弱接合可藉由熱處理加強，但在植入期間形成之腔體填充氣體。在加熱時，腔體內之氣體加壓。估計壓力可取決於劑量而達到0.2至1 GPa (Cherkashin等人，J. Appl. Phys. 118，245301 (2015))。當壓力超過一臨界值時，層分層。此被稱為一自動劈裂或熱劈裂。其防止退火中之較高溫度或較長時間。根據本發明之一些實施例，接合在高壓下發生，例如，介於約0.5 MPa與約200 MPa之間，諸如介於約0.5 MPa與約100 MPa之間，諸如介於約0.5 MPa與約50 MPa之間，或介於約0.5 MPa與約10 MPa之間，或介於約0.5 MPa與約5 MPa之間，此藉此實現高溫下之接合。在一些實施例中，接合結構在從約300℃至約700℃、從約400℃至約600℃，諸如介於約400℃與約450℃之間，或甚至介於約450℃與約600℃之間，或介於約350℃與約450℃之間之一溫度下退火。增加熱預算將對接合強度具有一積極影響。熱退火可發生達從約0.5小時至約10小時，諸如介於約0.5小時與約3小時之間之一持續時間，較佳地約2小時之一持續時間。此等溫度範圍內之熱退火足以形成一熱活化劈裂面。在習知接合退火中，歸因於邊緣下降(roll off)，處置晶圓及施體晶圓兩者之邊緣可能變得相距甚遠。在此區域中，不存在層轉移。其被稱為階梯(terrace)。期望加壓接合減小此階梯，使SOI層進一步向外朝向邊緣延伸。該機制係基於捕捉氣囊被壓縮且向外「拉鍊運動(zippering)」。在用以活化劈裂面之熱退火之後，可劈裂接合結構。 在熱退火之後，單晶半導體施體基板400與包括多晶矽電荷捕捉層200及絕緣層300之單晶半導體處置基板100之間之接合強至足以經由在劈裂面處劈裂接合結構來起始層轉移。劈裂可根據此項技術中已知之技術發生。在一些實施例中，接合結構可被放置在一習知劈裂台上，該劈裂台一側附接至固定吸杯且另一側藉由額外吸杯附接在一鉸接臂上。一裂紋在接近吸杯附接處被起始且可移動臂繞鉸鏈樞轉，從而將晶圓劈裂開。劈裂移除半導體施體晶圓之一部分，藉此在絕緣體上半導體複合結構上留下一單晶半導體裝置層500 (較佳地一矽裝置層)。參見圖3E。 在劈裂之後，經劈裂結構可經受一高溫退火以便進一步加強經轉移裝置層500與包括多晶矽電荷捕捉層200及絕緣層300之單晶半導體處置基板100之間之接合。一適合工具之一實例可係一立式爐，諸如一ASM A400。在一些較佳實施例中，接合結構在從約1000°C至約1200°C，較佳地在約1000℃之一溫度下退火。熱退火可發生達從約0.5小時至約8小時之一持續時間，較佳地約2小時至4小時之一持續時間。此等溫度範圍內之熱退火足以加強經轉移裝置層與單晶半導體處置基板之間之接合。 在劈裂及高溫退火之後，接合結構可經受一清潔程序，該清潔程序經設計以移除薄熱氧化物且從表面清潔微粒。在一些實施例中，單晶半導體裝置層可藉由經受使用H2 作為一載氣之一水平流單一晶圓磊晶反應器中之一氣相HCl蝕刻程序而達成所要厚度及平滑度。在一些實施例中，半導體裝置層500可具有介於約10奈米與約20微米之間，介於約20奈米與約3微米之間，諸如介於約20奈米與約2微米之間，諸如介於約20奈米與約1.5微米之間或介於約1.5微米與約3微米之間之一厚度。厚膜裝置層可具有介於約1.5微米與約20微米之間之一裝置層厚度。薄膜裝置層可具有介於約0.01微米與約0.20微米之間之一厚度。 在一些實施例中，一磊晶層可經沈積在經轉移單晶半導體裝置層500上。一經沈積磊晶層可包括實質上與下方單晶半導體裝置層500相同之電氣特性。替代地，磊晶層可包括與下方單晶半導體裝置層500不同之電氣特性。一磊晶層可包括選自由矽、碳化矽、鍺化矽、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及其等之組合組成之群組之一材料。取決於最終積體電路裝置之所要性質，磊晶層可包括從硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)當中選擇之一摻雜物。磊晶層之電阻率的範圍可從1歐姆-cm至50歐姆-cm，通常從5歐姆-cm至25歐姆-cm。在一些實施例中，磊晶層可具有介於約10奈米與約20微米之間，介於約20奈米與約3微米之間，諸如介於約20奈米與約2微米之間，諸如介於約20奈米與約1.5微米之間或介於約1.5微米與約3微米之間之一厚度。 接著，包括單晶半導體處置基板100、多晶矽電荷捕捉層200、絕緣層300、介電層410 (例如，埋藏氧化物層)及半導體裝置層500之完成之SOI晶圓可經受生產線終端度量檢測且使用典型SC1-SC2程序進行最後一次清潔。 實例1. 施體晶圓在一ASM400立式爐中氧化。氧化物經生長以匹配最終絕緣體上半導體結構中期望之BOX層之厚度。在氧化之後，施體晶圓經受氦及氫植入，其中植入能量經選取以將離子放置在矽施體晶圓中之一深度處以達成最終SOI結構中之所要矽裝置層厚度。藉由根據標準產業方法使晶圓經受一皮藍哈清潔，接著進行SC1/SC2清潔而準備好晶圓進行接合。 製備處置晶圓(大於3000歐姆-cm之電阻率)。多晶矽經沈積且拋光以達成小於5埃RMS之一粗糙度。根據標準產業方法藉由SC1/SC2清潔對晶圓進行清潔。施體晶圓及處置晶圓被載入至EVG®810LT低溫電漿活化系統中。腔室經抽空且回填N2 至0.32托之一壓力，且晶圓表面經電漿活化曝露於氮電漿達15秒。在電漿活化之後，用去離子水沖洗活化表面。處置晶圓及施體晶圓在接合之前旋轉乾燥。施體晶圓及處置晶圓經載入至EVG®810LT低溫電漿活化系統之接合腔室中且經接合。類似地製備額外晶圓，惟處置晶圓及施體晶圓在接合之前經受氧電漿除外。 接合對在350℃下經受一熱處理達90分鐘，在此之後將接合結構放置在一習知劈裂台中。接合結構一側附接至固定吸杯且另一側附接至一鉸接臂上之額外吸杯。一裂紋在接近吸杯附接處被起始，且可移動臂繞鉸鏈樞轉，從而劈裂晶圓。 根據標準產業方法藉由SC1/SC2清潔對所得SOI晶圓進行清潔。清潔晶圓經載入至一ASM400爐中且經受高溫退火以進一步加強經轉移裝置層500與由CTL層及單晶基板組成之處置基板之間之接合。在退火之後，晶圓經受浸漬在稀釋水性氫氟酸溶液中以移除在退火期間生長之薄氧化物，其後接著根據標準產業方法之SC1/SC2清潔。藉由使SOI晶圓之單晶半導體裝置層經受使用H2 作為載氣之一水平流單一晶圓磊晶反應器中之一氣相HCl蝕刻程序而使其達成所要厚度及平滑度。 藉由針對藉由氮且藉由氧電漿活化之晶圓之SIMS而從樣本晶圓獲取穿透SOI、BOX及CTL層之硼輪廓。參見圖4A及圖4B。經受氮電漿活化之晶圓中之硼含量集中在接合介面處且尚未擴散至多晶矽CTL層中，指示氮電漿層產生一有效擴散障壁。相比之下，經受氧電漿活化之晶圓展現多晶矽CTL層中之較高硼含量，指示最初在接合介面處捕捉之一些硼能夠在接合後退火期間擴散至CTL中。 來自兩個群組之其他晶圓經受各種高溫應力退火以模擬一半導體製造生產線前端熱循環。剝除矽裝置層，且建置共面波導(CPW)結構。在此等結構上量測二階諧波失真以推斷電荷捕捉層之完整性。發現使用N2 電漿接合之晶圓比O2 電漿群組好約5 dBm。參見圖5。 已詳細描述本發明，將明白，修改及變動係可行的，而不背離隨附發明申請專利範圍中定義之本發明之範疇。 在介紹本發明之元件或其(若干)較佳實施例時，冠詞「一」、「一個」、「該」及「該等」意欲意謂存在一或多個元件。術語「包括」、「包含」及「具有」意欲係包含的且意謂可能存在除所列元件以外之額外元件。 鑑於上文，將看到達成本發明之數個目標且獲得其他有利結果。 由於可在上述產品及方法中作出各種改變而不背離本發明之範疇，因此希望上述描述中含有且隨附圖式中展示之所有問題應解釋為闡釋性而非一限制意義。
2‧‧‧絕緣體上矽結構4‧‧‧極高電阻率矽晶圓6‧‧‧埋藏氧化物(BOX)層10‧‧‧矽裝置層12‧‧‧高導電率電荷反轉或累積層20‧‧‧絕緣體上半導體結構/絕緣體上矽結構22‧‧‧矽基板/高電阻率基板24‧‧‧氧化物/埋藏氧化物層26‧‧‧頂部矽層28‧‧‧未摻雜多晶矽膜/電荷捕捉層100‧‧‧單晶半導體處置晶圓/單晶半導體處置基板/高電阻率單晶半導體處置基板102‧‧‧前表面104‧‧‧背表面106‧‧‧圓周邊緣108‧‧‧中心軸110‧‧‧主體區域200‧‧‧多晶矽電荷捕捉層300‧‧‧絕緣層400‧‧‧半導體施體基板410‧‧‧介電層500‧‧‧單晶半導體裝置層
圖1係包括一高電阻率基板及一埋藏氧化物層之一絕緣體上矽晶圓之一描繪。 圖2係根據先前技術之一絕緣體上矽晶圓之一描繪，SOI晶圓包括介於一高電阻率基板與一埋藏氧化物層之間之一多晶矽電荷捕捉層。 圖3A至圖3E描繪根據本發明之一些實施例之一程序流程。 圖4A係描繪經受一氮電漿以藉此沈積氮化矽介電層之一絕緣體上矽晶圓中之硼濃度輪廓之一圖表。圖4B係描繪經受一氧電漿以藉此沈積二氧化矽介電層之一絕緣體上矽晶圓中之硼濃度輪廓之一圖表。 圖5係描繪藉由CPW測試之二次諧波相對功率之一圖表。測試比較藉由氮電漿沈積及氧電漿沈積製備之晶圓。
100‧‧‧單晶半導體處置晶圓/單晶半導體處置基板/高電阻率單晶半導體處置基板
104‧‧‧背表面
106‧‧‧圓周邊緣
108‧‧‧中心軸
110‧‧‧主體區域
200‧‧‧多晶矽電荷捕捉層
300‧‧‧絕緣層
410‧‧‧介電層
500‧‧‧單晶半導體裝置層

Claims (14)

  1. 一種多層結構，其包括：一單晶半導體處置基板，其包括：兩個主要、大體上平行表面，該等表面之一者係該單晶半導體處置基板之一前表面且該等表面之另一者係該單晶半導體處置基板之一背表面；在該前表面與該背表面之間之一虛中心平面；結合該單晶半導體處置基板之該前表面及該背表面之一圓周邊緣；及在該單晶半導體處置基板之該前表面與該背表面之間之一主體區域，其中該單晶半導體處置基板具有至少約500歐姆-cm之一最小主體區域電阻率；一電荷捕捉層，其包括一多晶矽層，該電荷捕捉層與該單晶半導體處置基板之該前表面介面接觸，其中該電荷捕捉層具有至少約1000歐姆-cm之一最小電阻率；一絕緣層，其與包括該多晶矽層之該電荷捕捉層介面接觸，其中該絕緣層包括自氮化矽轉變為氮氧化矽之一梯度方式變化；一介電層，其與該絕緣層介面接觸，該介電層包括二氧化矽；及一單晶矽裝置層，其中該單晶矽裝置層與該介電層介面接觸。
  2. 如請求項1之多層結構，其中該單晶半導體處置基板包括單晶矽。
  3. 如請求項1之多層結構，其中該單晶半導體處置基板包括從藉由丘克拉斯基方法或浮區方法生長之一單晶矽錠切片之一單晶矽晶圓。
  4. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約500歐姆-cm與約100,000歐姆-cm之間之一主體電阻率。
  5. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約1000歐姆-cm與約100,000歐姆-cm之間之一主體電阻率。
  6. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約1000歐姆-cm與約6,000歐姆-cm之間之一主體電阻率。
  7. 如請求項1之多層結構，其中該單晶半導體處置基板具有介於約3000歐姆-cm與約5,000歐姆-cm之間之一主體電阻率。
  8. 如請求項1之多層結構，其中該電荷捕捉層具有至少約3000歐姆-cm之一最小電阻率。
  9. 如請求項1之多層結構，其中該電荷捕捉層具有至少約7000歐姆-cm之一最小電阻率。
  10. 如請求項1之多層結構，其中該絕緣層具有介於約2000埃與約10,000埃之間之一厚度。
  11. 如請求項1之多層結構，其中該介電層進一步包括選自由氮化矽、氮氧化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇及其等之一組合組成 之群組之一材料。
  12. 如請求項1之多層結構，其中該介電層進一步包括選自由氮化矽、氮氧化矽及其等之一組合組成之群組之一材料。
  13. 如請求項1之多層結構，其中該介電層包括另一絕緣層，該另一絕緣層具有至少約10奈米厚、介於約10奈米與約10,000奈米之間、介於約10奈米與約5,000奈米之間、介於50奈米與約400奈米之間、介於約100奈米與約400奈米之間、約50奈米、100奈米或200奈米之一厚度。
  14. 一種多層結構，其包括：一單晶半導體處置基板，其包括：兩個主要、大體上平行表面，該等表面之一者係該單晶半導體處置基板之該前表面且該等表面之另一者係該單晶半導體處置基板之一背表面；在該前表面與該背表面之間之一虛中心平面；結合該單晶半導體處置基板之該前表面及該背表面之一圓周邊緣；及在該單晶半導體處置基板之該前表面與該背表面之間之一主體區域，其中該單晶半導體處置基板具有至少約500歐姆-cm之一最小主體區域電阻率；一半導體氧化物，其與該單晶半導體處置基板之該前表面介面接觸；一電荷捕捉層，其包括一多晶矽層，該電荷捕捉層與該半導體氧化物介面接觸，其中該電荷捕捉層具有至少約1000歐姆-cm之一最小電阻率； 一絕緣層，其與包括該多晶矽層之該電荷捕捉層介面接觸，其中該絕緣層包括自氮化矽轉變為氮氧化矽之一梯度方式變化；一介電層，其與該絕緣層介面接觸，該介電層包括二或多層，其中每一該二或多層包括選自由二氧化矽、氮氧化矽及氮化矽組成之群組之一材料，及進一步其中至少一層包括二氧化矽；及一單晶矽裝置層，其中該單晶矽裝置層與該介電層介面接觸。
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