TW201637071A - 貼合式半導體晶圓及其製造方法 - Google Patents

Abstract

本發明為一種貼合式半導體晶圓，係具有一由矽單晶所構成的基底晶圓、一位於該基底晶圓上且與該基底晶圓相接的多晶矽層、一位於該多晶矽層上的介電質層、以及一位於該介電質層上的單晶矽層，其中該多晶矽層的厚度為4μm以上，且該基底晶圓的電阻率為2kΩ‧cm以上。藉此提供，即使在使用具有量產性的高電阻率的基底晶圓的情況下，作為高頻積體電路用的半導體基板使用時，較少高頻的失真與環繞訊號，亦即有優良二次諧波特性的貼合式半導體晶圓。

Description

貼合式半導體晶圓及其製造方法

本發明係關於貼合式半導體晶圓及其製造方法。

以行動電話為代表的通訊機器中，尋求將對應相異的通訊方式與相異的頻率的通訊功能於同一機器內一體化，並且強烈地希望更進一步高功能化與小型化。例如，於半導體的單一晶片上構成組合以進行數位或高頻類比等的訊號處理的電晶體為代表的主動元件區塊與以電阻或是電容或是感應器為代表的被動元件而成的電路。特別是，高頻積體電路的內部，處理的訊號強度有收訊用的非常微弱的訊號（例如-50dBm程度的訊號強度），也有發訊用的大訊號（例如+10dBm程度的訊號強度），為了使其如同電路設計而動作，於高頻積體電路的半導體基板上，必須減少使其中一電路所處理的訊號環繞至鄰近的其它的電路或相互干擾。

再者，用於高頻積體電路，以電阻、電容或是感應器為代表的被動元件，電阻損失成分與雜散電容成分為小，不僅在構成電路的情況下的Q值（Q-factor）若不高則無法以高頻來動作，而且損失增加並且增加消耗電流，而難以藉由行動電話等的攜帶型機器中的電池來長時間動作的緣故，故被動元件的電阻損失成分與雜散電容成分必須為極小值。

於這些高頻積體電路，近年來利用具有自矽單晶所構成的基底晶圓、基底晶圓上的多晶矽層、多晶矽層上的介電質層及介電質層上的單晶矽層的貼合式半導體晶圓，詳細為具有載體陷阱層的被稱為Trap-rich型SOI（Silicon on Insulator）基板而實用化。用於此情況的基底晶圓的電阻率，雖然隨電阻率越高，高頻的失真與環繞的訊號隨之越少，但是當電阻率越高將越難以安定製造矽單晶的緣故，自基底晶圓的量產性的觀點，一般使用1kΩ‧cm以上且4kΩ‧cm以下的晶圓。再者，為了防止位於底部的基底晶圓的翻轉而堆積多晶矽層，並且維持SOI基板整體的扭曲，多晶矽層的厚度係使用1μm至2μm程度的厚度。

關於基底晶圓的電阻率的值與其量產性，電阻率越低越容易控制雜質的緣故，而能大量生產目標電阻率的基板。然而，在現今的單晶矽的量產技術中，若目標為超過4kΩ‧cm的高電阻率，為了減少雜質的方向的控制，則難以瞄準，以現狀而言，在極端的情況下，不實際製作則無法得知電阻率為4kΩ‧cm附近的值還是8kΩ‧cm附近的值，在工業上係為在極度不安定的條件下進行生產。其結果，具有高電阻率的基底晶圓的生產率變差且價格也變得非常昂貴。再者，導致對於係為高頻積體電路的主要市場的行動電話與智慧型手機的半導體晶片的價格上升，意味著對於產業而言也變得無任何的價值。

第13圖係顯示，以專利文獻1所公開的習知範例的應用於無線射頻應用領域的絕緣體上半導體的基板用的製造方法所製造的晶圓的剖面圖。 第13圖的習知範例的貼合式半導體晶圓20，其中基底晶圓21具有超過500Ω‧cm，較佳為1kΩ‧cm至3kΩ‧cm的電阻率。第一介電質層25係形成於基底晶圓21之上，之後多晶矽層22以堆積等的方法而形成。一般以被稱為離子注入剝離法（Smart Cut®法）的貼合手法，藉由自別的晶圓的貼合，於多晶矽層22之上貼合第二介電質層23與單晶矽層24，而完成於多晶矽層22的下層具有第一介電質層25的Trap-rich型的SOI基板。第一介電質層25的材料，一般使用氧化膜，其厚度為0.5nm至10nm的範圍的薄度。再者，第二介電質層23也一般使用氧化膜，其厚度較第一介電質層25厚，常使用數10nm至數μm的厚度。

第13圖之中，多晶矽層22基本上具有防止基底晶圓21的與第一介電質層25的交界面附近的導電型反轉成相反導電型的功能。藉由此功能，使基底晶圓21的電阻率越高，而前述的高頻的失真與環繞訊號隨之減少，而成為適用於高頻動作的基板。再者，第一介電質層25的特點為，多晶矽層22的單結晶化與阻擋不期望的雜質向基底晶圓21擴散的功能，並且形成為薄層而不成為對多晶矽層22與基底晶圓21的載體的通過的障礙物。 ［先前技術文獻］ ［專利文獻］

［專利文獻1］日本特表2014-509087號公報

［發明所欲解決之問題］ 然而，第13圖的習知範例存在兩個大問題。第一個大問題為，雖然基底晶圓21超過500Ω‧cm，較佳為超過1kΩ‧cm至3kΩ‧cm的電阻率，然而實際上能以高電阻率為目標而量產，現階段頂多為4kΩ‧cm的水準，更高電阻率的基底晶圓21無法被準確地製造，具體地，對於超過4kΩ‧cm的電阻率的目標值而言要落入正負10%以內幾乎為不可能。這件事情意味著，量產高於4kΩ‧cm的電阻率的基底晶圓21，與更進一步以低價格來安定供給高頻積體電路用的半導體基板的商品，兩者皆同樣為不可能。

第二個大問題為，雖然第一介電質層25常使用氧化膜，在位於正下方的基底晶圓21為高電阻率的情況下，易於形成多餘的反轉層。本來，雖然不論多晶矽層22是為了不於基底晶圓21的最頂不形成反轉層而堆積的材料，於該多晶矽層22的正下方插入第一介電質層25，成為單結晶化與不期望的雜質向基底晶圓21擴散的障壁，但是以控制性的觀點來說，同時形成為不成為對多晶矽層22與基底晶圓21之間的載體的通過的障礙物的這件事本身係為不可能。

如同以上的說明，因為以第13圖所示的習知範例的貼合式半導體晶圓以及其製造方法，極為困難於大量且安定並且低價地製造適用於較少有高頻的失真與環繞訊號的高頻積體電路的貼合式半導體晶圓，所以強烈地需要能解決上述問題的貼合式半導體晶圓以及其製造方法。於此，較少有高頻的失真與環繞訊號係二次諧波為小，可藉由測定二次諧波特性（包含基本頻率的兩倍的頻率成分的比例）而確認。

鑒於上述問題，本發明的目的在於提供一貼合式半導體晶圓，即使在使用具有量產性的高電阻率的基底晶圓的情況下，作為高頻積體電路用的半導體基板使用時，較少高頻的失真與環繞訊號，亦即有優良二次諧波特性。 ［解決問題之技術手段］

為達成上述目的，本發明提供一種貼合式半導體晶圓，係具有一由矽單晶所構成的基底晶圓、一位於該基底晶圓上且與該基底晶圓相接的多晶矽層、一位於該多晶矽層上的介電質層、以及一位於該介電質層上的單晶矽層，其中該多晶矽層的厚度為4μm以上，且該基底晶圓的電阻率為2kΩ‧cm以上。

如此一來，設置位於該基底晶圓上且與該基底晶圓相接的多晶矽層的同時，多晶矽層的厚度為4μm以上，並且該基底晶圓的電阻率為2kΩ‧cm以上，可成為即使在使用具有量產性的高電阻率的基底晶圓的情況下，作為高頻積體電路用的半導體基板使用時具有優良二次諧波特性的貼合式半導體晶圓。

此時，該基底晶圓的電阻率為4kΩ‧cm以下為佳。 若基底晶圓的電阻率為4kΩ‧cm以下，可使用更具有量產性的高電阻率的基底晶圓的緣故，在作為高頻積體電路用的半導體基板使用時，使有優良二次諧波特性的貼合式半導體晶圓的製造成本更為降低，可成為低價之物。

此時，該貼合式半導體晶圓係形成有自該單晶矽層的主表面側貫穿該單晶矽層及該介電質層而至該多晶矽層的一溝槽，該溝槽係以介電質或是以由介電質與多晶矽所構成的多層膜而被埋置為佳。 如此構造的貼合式半導體晶圓，在作為高頻積體電路用的半導體基板使用時，上述的溝槽係作為防止高頻的漏電功率與電子及電洞等的載體的移動的屏障的功能，可更有效地降低二次諧波。

此時，該貼合式半導體晶圓係形成有自該單晶矽層的主表面側貫穿該單晶矽層、該介電質層及該多晶矽層而至該基底晶圓的一溝槽，該溝槽係以介電質或是以由介電質與多晶矽所構成的多層膜而被埋置為佳。 如此構造的貼合式半導體晶圓，溝槽達到基底晶圓的緣故，在作為高頻積體電路用的半導體基板使用時，可更進一步降低二次諧波。

此時，於該溝槽的正下方以位於該基底晶圓內且與該基底晶圓為相同導電型而形成有較該基底晶圓為高濃度的雜質區域為佳。 如此構造的貼合式半導體晶圓，於溝槽的正下方設置高濃度的雜質層的緣故，在作為高頻積體電路用的半導體基板使用時，可更進一步降低二次諧波。

再者，本發明提供一種貼合式半導體晶圓的製造方法，係製造用於高頻積體電路用基板的貼合式半導體晶圓，該貼合式半導體晶圓具有一由矽單晶所構成的基底晶圓、一位於該基底晶圓上且與該基底晶圓相接的多晶矽層、一位於該多晶矽層上的介電質層、以及一位於該介電質層上的單晶矽層，該製造方法包含一基底晶圓準備步驟，係準備一電阻率在2kΩ‧cm以上之物來作為該基底晶圓；一多晶矽層形成步驟，係於該基底晶圓上形成4μm以上的一多晶矽層，而與該基底晶圓相接；一接合晶圓準備步驟，係準備由矽單晶所構成的接合晶圓；一介電質膜形成步驟，係於該接合晶圓上形成介電質膜；一貼合步驟，係貼合該基底晶圓與該接合晶圓，而使該基底晶圓的多晶矽層與該接合晶圓的該介電質膜相接；一薄膜化步驟，係薄膜化該接合晶圓成為該單晶矽層。

如此一來，位於該基底晶圓上形成與該基底晶圓相接的多晶矽層的同時，多晶矽層的厚度為4μm以上，並且該基底晶圓的電阻率為2kΩ‧cm以上，能以低成本製造作為高頻積體電路用的半導體基板使用時具有優良二次諧波特性的貼合式半導體晶圓。

此時，該準備的基底晶圓的電阻率為4kΩ‧cm以下為佳。 藉由準備的基底晶圓的電阻率為4kΩ‧cm以下，可更進一步降低貼合式半導體晶圓的製造成本。 〔對照先前技術之功效〕

如同上述，本發明的貼合式半導體晶圓，在使用具有量產性的高電阻率的基底晶圓的情況下，即使作為高頻積體電路用的半導體基板使用時，能成為有優良二次諧波特性的貼合式半導體晶圓。再者，本發明的貼合式半導體晶圓，能以低成本製造作為高頻積體電路用的半導體基板時具有優良二次諧波特性的貼合式半導體晶圓。

以下，關於本發明，參考圖式對實施方式的一範例進行詳細的說明，本發明則不限定於此。

如同前述，因為第13圖所示的習知範例的貼合式半導體晶圓以及其製造方法係極為困難於大量且安定與低價地製造適用於較少高頻的失真與環繞訊號的高頻積體電路的貼合式半導體晶圓，所以強烈地需要可解決上述問題的貼合式半導體晶圓及其製造方法。

緣此，本發明人們努力地研究即使在使用具有量產性的高電阻率的基底晶圓的情況下，作為高頻積體電路用的半導體基板使用時有優良二次諧波特性的貼合式半導體晶圓。 其結果，發現於基底晶圓上且與該基底晶圓相接而設置多晶矽層的同時，多晶矽層的厚度為4μm以上，並且該基底晶圓的電阻率為2kΩ‧cm以上，可成為在使用具有量產性的高電阻率的基底晶圓的情況下，作為高頻積體電路用的半導體基板使用時具有優良二次諧波特性的貼合式半導體晶圓，而完成了本發明。

［實施方式1］ 以下參考第1圖對本發明的實施方式1的貼合式半導體晶圓14進行說明。

第1圖的本發明的實施方式1的貼合式半導體晶圓14具有自矽單晶所構成的基底晶圓1、位於該基底晶圓1之上且與該基底晶圓相接的多晶矽層2、位於多晶矽層2之上的介電質層3及位於介電質層3之上的單晶矽層4，其中該多晶矽層的厚度為4μm以上，並且該基底晶圓1的電阻率為2kΩ‧cm以上。 如此一來，於基底晶圓上且與該基底晶圓相接而設置多晶矽層的同時，多晶矽層的厚度為4μm以上，並且該基底晶圓的電阻率為2kΩ‧cm以上，可成為在使用具有量產性的高電阻率的基底晶圓的情況下，作為高頻積體電路用的半導體基板使用時具有優良二次諧波特性的貼合式半導體晶圓。

上述的貼合式半導體晶圓14，其中基底晶圓1的電阻率為4kΩ‧cm以下為佳。 若基底晶圓的電阻率為4kΩ‧cm以下，考量現今的量產技術，可使用有更高量產性的高電阻率基底晶圓的緣故，能更降低作為高頻積體電路用的半導體基板時具有優良二次諧波特性的貼合式半導體晶圓的製造成本。

再者，多晶矽層2的厚度為10μm以下為佳。若多晶矽層2的厚度為10μm以下，可防止由於發生於基底晶圓的翹曲而使貼合變得困難。

接下來，參考第2圖及第3圖對本發明的實施方式1的貼合式半導體晶圓14的製造方法進行說明。

首先，準備自矽單晶所構成且電阻率為2kΩ‧cm以上的基底晶圓（參考第2圖的步驟S11）。 具體為，例如使用CZ法，藉由於原料矽熔液中投入規定量的晶種，養成電阻率為2kΩ‧cm以上的單晶矽錠，將此單晶矽錠切割且加工成薄圓板狀，之後經過倒角、拋光、蝕刻及研磨等數種的步驟而完成鏡面狀的晶圓（鏡面晶圓），而準備基底晶圓1（參考第3圖（d））。 此時，本發明可育成CZ單結晶的目標電阻率為2kΩ‧cm以上的單結晶的緣故，相比於例如目標為超過4kΩ‧cm的電阻率的情況，更容易控制電阻率，可提升製造單結晶的生產率。

於此，準備的基底晶圓的電阻率為4kΩ‧cm以下為佳。 考量現今的單晶矽的量產技術，製造4kΩ‧cm以下的電阻率的單晶矽為比較容易的緣故，藉由準備電阻率為4kΩ‧cm以下的基底晶圓，可更降低貼合式半導體晶圓的製造成本。

接下來，在第2圖的S11之中，於準備的基底晶圓之上，堆積多晶矽層4μm以上而使多晶矽層與基底晶圓相接（參考第2圖的步驟S12）。 具體為，例如於基底晶圓1的上表面，堆積多晶矽層2為4μm以上並且與基底晶圓1為相接（參考第3圖（e））。多晶矽層2係一般藉由CVD裝置所形成。作為CVD裝置的一種形態，雖然有以積層單晶矽層為目的之磊晶反應器（epireactor），此裝置藉由選擇使堆積溫度低溫化等的條件，不積層單結晶而能積層多結晶的矽。

另一方面，準備自矽單晶所構成的接合晶圓，並且於接合晶圓的貼合面形成介電質膜（參考第2圖的步驟S13與步驟S14）。 具體為，例如，作為接合晶圓11，準備單晶矽晶圓（參考第3圖（a）），施以氧化膜成長（例如，熱氧化處理）（參考第3圖（b））而使氧化膜（介電質膜）12成長為埋置氧化膜層（介電質層）3（參考第3圖（g））。氧化膜12的厚度，例如可為數十nm至數μm。 更進一步，可藉由自氧化膜12的上方以離子注入機注入氫離子或稀有氣體離子，而形成離子注入層13（參考第3圖（c））。此時，選擇離子注入加速電壓，而可得到目標的剝離矽層（亦即，單晶矽層4（參考第3圖（g）））的厚度。

接下來，貼合基底晶圓與接合晶圓而使基底晶圓的多晶矽層與接合晶圓的介電質膜相接（參考第2圖的步驟S15）。 具體為，例如將形成有多晶矽層2的基底晶圓1與形成有離子注入層13的接合晶圓11緊密地貼合，而使基底晶圓1的多晶矽層2所形成的面與接合晶圓11的注入面相接（參考第3圖（f））。

接下來，將經貼合的接合晶圓薄膜化而成為單晶矽層（參考第2圖的步驟S16）。 具體為，例如，於經貼合的晶圓施以於離子注入層13產生微小氣泡層的熱處理（剝離熱處理），於產生的微小氣泡層剝離而製作於基底晶圓1上形成埋置的氧化膜層3與單晶矽層4的貼合式晶圓14（參考第3圖（g））。另外，此時衍生有剝離面19的剝離晶圓18。 如此一來，完成被稱為Trap-rich型的貼合式半導體晶圓。

上述第2圖的S11~S12與S13~S14，第3圖的（a）~（c）與（d）~（e），其中可任意先進行其中之一，再者，亦可同時進行也不在話下。

如同上述，藉由於基底晶圓上形成多晶矽層而使多晶矽層與基底晶圓相接，同時多晶矽層的厚度為4μm以上，並且使用電阻率為2kΩ‧cm以上的基底晶圓，能已低成本製造於作為高頻積體電路用的半導體基板時具優良的二次諧波的貼合式半導體晶圓。

［實施方式2］ 接下來，參考第4圖，對本發明的實施方式2的貼合式半導體晶圓進行說明。

第4圖的貼合式半導體晶圓14a與第1圖的實施方式1的貼合式半導體晶圓14相異的點為，形成自最上部的單晶矽層4的主表面側貫穿此單晶矽層4及介電質層3並到達多晶矽層2的溝槽5，該溝槽5係以介電質，或是以由介電質及多晶矽層所構成的多層膜而被埋置。 溝槽5的形成可藉由利用光微影技術的圖案形成與乾式蝕刻而容易地進行。再者，關於溝槽的埋置，能以藉由CVD或熱氧化的氧化膜等的介電質單獨地埋置，或是能採用多層膜埋置，先於溝槽的內側覆蓋薄的介電質再以多晶矽而埋置。 藉由形成如此的溝槽5，發揮防止高頻的漏電功率與電子及電洞等的載體的移動的屏障的功能的緣故，可更進一步降低二次諧波。

第4圖所示的溝槽5的底部係到達多晶矽層2，並且藉由多晶矽層2的壽命為非常短暫的效果，而不於溝槽5的底部形成反轉層，成為能使二次諧波更為低下的構造。溝槽5即使僅由介電質而被埋置，能期待與以介電質與多晶矽層所構成的多層膜而被埋置有相同的效果也不在話下。

［實施方式3］ 接下來，參考第5圖，對本發明的實施方式3的貼合式半導體晶圓進行說明。

第5圖的貼合式半導體晶圓14b與第1圖的實施方式1的貼合式半導體晶圓14相異的點為，自單晶矽層4的主表面側形成貫穿此單晶矽層4與介電質層3以及多晶矽層2並到達基底晶圓1的溝槽5，該溝槽5的一部份係以介電質，或是以由介電質及多晶矽層所構成的多層膜而被埋置。藉由形成如此的溝槽5，發揮防止高頻的漏電功率與電子及電洞等的載體的移動的屏障的功能的緣故，可更進一步降低二次諧波。而且，第5圖所示的溝槽5的深度比第4圖所示的實施方式2的溝槽5更深，且其底部係位於基底晶圓1之中。藉由此深度的效果，變得能更進一步地減低二次諧波。

［實施方式4］ 接下來，參考第6圖對本發明的實施方式4的貼合式半導體晶圓進行說明。

第6圖的貼合式半導體晶圓14c與第5圖的實施方式3的貼合式半導體晶圓14b相異的點為，於溝槽5的底部與附近設置以與基底晶圓1為相同導電型且較基底晶圓1為高濃度的雜質區域6。此雜質區域6係作為通道阻隔的功能，而實現分斷翻轉層於橫向上全表面的連繫的作用。藉由此構造，能完全防止溝槽5的底部的基底晶圓1形成翻轉層。藉由此溝槽5的深度的效果與雜質區域6，而成為使翻轉層不形成且能更進一步地減低二次諧波的構造。

［實施方式5］ 接下來，參考第7圖，對利用本發明的實施方式2的貼合式半導體晶圓的裝置進行說明。

第7圖的裝置15係利用第4圖的實施方式2的貼合式半導體晶圓14a所製作的裝置。第7圖的裝置15中，藉由擴散等而於主動區域A的單晶矽層4形成有MOS型的電晶體。於汲極範圍9與源極範圍10的金屬電極7進行歐姆接觸，使電流自源極S流至汲極。於源極S與汲極D之間的通道上形成閘極氧化膜8與閘極G，用於控制此電流。

雖然於以溝槽5包圍的範圍中形成主動範圍A，於其它的裝置範圍B形成有被動元件或是其他主動元件，藉由本發明所示的各種實施方式，能顯著地減低從主動範圍A漏往其它的裝置範圍B的高頻電力或雜訊，再者，裝置間的相互作用極少，讓個別的裝置進行如同基本設計的動作，使得生產率也被改善。而且，若為使用本發明的貼合式半導體晶圓而製作的裝置，能大量且安定地生產如此優良的高頻積體電路。 ［實施例］

以下藉由實施例對本發明進行更具體的說明，本發明則不限於此。

［實施例1］ 依照第3圖所示的流程，製作如第1圖的貼合式半導體晶圓。但是，基底晶圓1的電阻率為1kΩ‧cm，並使多晶矽層2的厚度在1μm~6μm的範圍內變化。 利用如同上述所製作的貼合式半導體晶圓，製造高頻積體電路裝置。 分別對製造的裝置評價各自的二次諧波的特性。將結果表示於第8圖。在第8圖中，縱軸的二次諧波越小，表示裝置的特性越為優良，粗線C表示二次諧波的上限值，若不為此二次諧波的上限值C以下，則不滿足行動電話等的通訊規格，亦即被稱為規格的規格值。

［實施例2］ 依照第3圖所示的流程，製作如第1圖的貼合式半導體晶圓。但是，基底晶圓1的電阻率為2kΩ‧cm，並使多晶矽層2的厚度在1μm~4μm的範圍內變化。 使用如同上述所製作的貼合式半導體晶圓而製造高頻積體電路裝置。 對個別製造的裝置評估二次諧波的特性。將結果表示於第9圖。在第9圖中，與第8圖相同，縱軸的二次諧波越小，表示裝置的特性越為優良，粗線C表示二次諧波的上限值。

［實施例3］ 依照第3圖所示的流程，製作如第1圖的貼合式半導體晶圓。但是，基底晶圓1的電阻率為4kΩ‧cm，並使多晶矽層2的厚度在1μm~2μm的範圍內變化。 使用如同上述所製作的貼合式半導體晶圓而製造高頻積體電路裝置。 對個別製造的裝置評估二次諧波的特性。將結果顯示於第10圖。在第10圖中，與第8圖相同，縱軸的二次諧波越小，表示裝置的特性越為優良，粗線C表示二次諧波的上限值。

［實施例4］ 依照第3圖所示的流程，製作如第1圖的貼合式半導體晶圓。但是，多晶矽層2的厚度為1μm，並使基底晶圓1的電阻率在0.7kΩ‧cm至7kΩ‧cm的範圍內變化。 使用如同上述所製作的貼合式半導體晶圓而製造高頻積體電路裝置。 對個別製造的裝置評估二次諧波的特性。將結果顯示於第11圖。在第11圖中，與第8圖相同，縱軸的二次諧波越小，表示裝置的特性越為優良，粗線C表示二次諧波的上限值。於此，第11圖的第一特性範圍F係表示在多晶矽層2的厚度為1μm的情況下的二次諧波特性的範圍，第11圖的第二特性範圍E係表示在多晶矽層2的厚度為4μm的情況下的二次諧波特性的範圍。

［實施例5］ 依照第3圖的流程，製作如第1圖的貼合式半導體晶圓。但是，多晶矽層2的厚度為4μm，並使基底晶圓1的電阻率在1kΩ‧cm至4kΩ‧cm的範圍內變化。 使用如同上述所製作的貼合式半導體晶圓而製造高頻積體電路裝置。 對個別製造的裝置評估二次諧波的特性。將結果顯示於第12圖。在第12圖中，與第8圖相同，縱軸的二次諧波越小，表示裝置的特性越為優良，粗線C表示二次諧波的上限值。於此，第12圖的第一特性範圍F係表示在多晶矽層2的厚度為1μm的情況下的二次諧波特性的範圍，第12圖的二次諧波範圍E係表示在多晶矽層2的厚度為4μm的情況下的二次諧波特性的範圍。

從第8圖得知，在基底晶圓1的電阻率為1kΩ‧cm的情況下，即使多晶矽層2的厚度為4μm，二次諧波特性為-85dBm，對於二次諧波上限值C的-80dBm而言僅有5dBm的裕度，若也考量製造分散等則裕度為小。

從第9圖得知，在基底晶圓1的電阻率為2kΩ‧cm的情況下，若多晶矽層2的厚度為4μm，二次諧波特性為-90dBm，對於二次諧波上限值C的-80dBm而言有10dBm的裕度，即使考量製造分散也有充分的裕度。

從第10圖得知，在基底晶圓1的電阻率為4kΩ‧cm的情況下，若多晶矽層2的厚度為4μm，二次諧波特性為-95dBm，對於二次諧波上限值C的-80dBm而言有15dBm的裕度，比在基底晶圓1的電阻率為2kΩ‧cm的情況下有更大的裕度。

從第11圖得知，在多晶矽層2的厚度為1μm的情況下，即使基底晶圓1的電阻率為2kΩ‧cm，二次諧波特性為-85dBm，對於二次諧波上限值C的-80dBm而言僅有5dBm的裕度，若也考量製造分散等則裕度為小。再者，若基底晶圓1的電阻率為4kΩ‧cm，雖然可得到二次諧波為-90dBm（第一特性範圍F），藉由將多晶矽層的厚度成為4μm，提升二次諧波特性至-95dBm（第二特性範圍E）。此值（-95dBm）係與基底晶圓1的電阻率為7~8kΩ‧cm的二次諧波特性有同等的程度。

從第12圖得知，在多晶矽層2的厚度為4μm的情況下，若基底晶圓1的電阻率為2kΩ‧cm，二次諧波特性為-90dBm，對於二次諧波上限值C的-80dBm而言有10dBm的裕度，即使考量製造分散等也有充分的裕度。再者，藉由將多晶矽層2的厚度從1μm變成4μm，可改善二次諧波特性約5dBm的緣故，在基底晶圓1的電阻率為4kΩ‧cm的情況下，相對於多晶矽層的厚度為1μm的二次諧波特性的-90dBm（第一特性範圍F），多晶矽層的厚度為4μm則提升至-95dBm（二次諧波範圍E）。此值（-95dBm）係與基底晶圓1的電阻率為7~8kΩ‧cm的二次諧波特性有同等的程度。 亦即，可知透過本發明，使用在現今的單晶矽的量產技術中易於量產的電阻率的基底晶圓，可得到與在使用難以量產的電阻率的基底晶圓的情況下有同等程度的二次諧波特性。

另外，本發明不限定於上述的實施例。上述實施例為舉例說明，具有與本發明的申請專利範圍所記載之技術思想實質上相同之構成，產生相同的功效者，不論為何物皆包含在本發明的技術範圍內。

1‧‧‧基底晶圓
2‧‧‧多晶矽層
3‧‧‧介電質層
4‧‧‧單晶矽層
5‧‧‧溝槽
6‧‧‧雜質區域
7‧‧‧金屬電極
8‧‧‧閘極氧化膜
9‧‧‧汲極範圍
10‧‧‧源極範圍
11‧‧‧接合晶圓
12‧‧‧氧化膜
13‧‧‧離子注入層
14、14a、14b、14c‧‧‧貼合式半導體晶圓
15‧‧‧裝置
18‧‧‧剝離晶圓
19‧‧‧剝離面
20‧‧‧貼合式半導體晶圓
21‧‧‧基底晶圓
22‧‧‧多晶矽層
23‧‧‧第二介電質層
24‧‧‧單晶矽層
25‧‧‧第一介電質層

第1圖係顯示本發明的實施方式1的貼合式半導體晶圓的剖面圖。 第2圖係顯示本發明的貼合式半導體晶圓的製造方法的流程圖。 第3圖係顯示本發明的貼合式半導體晶圓的製造方法的實施方式的一範例的步驟剖面圖。 第4圖係顯示本發明的實施方式2的貼合式半導體晶圓的剖面圖。 第5圖係顯示本發明的實施方式3的貼合式半導體晶圓的剖面圖。 第6圖係顯示本發明的實施方式4的貼合式半導體晶圓的剖面圖。 第7圖係顯示使用本發明的實施方式2的貼合式半導體晶圓所製作的裝置的剖面圖。 第8圖係顯示在基底晶圓的電阻率為1kΩ‧cm時，多晶矽層的厚度與二次諧波的關係的特性的圖。 第9圖係顯示在基底晶圓的電阻率為2kΩ‧cm時，多晶矽層的厚度與二次諧波的關係的特性的圖。 第10圖係顯示在基底晶圓的電阻率為4kΩ‧cm時，多晶矽層的厚度與二次諧波的關係的特性的圖。 第11圖係顯示在多晶矽層的厚度為1μm時，基底晶圓的電阻率與二次諧波的關係的特性的圖。 第12圖係顯示在多晶矽層的厚度為4μm時，基底晶圓的電阻率與二次諧波的關係的特性的圖。 第13圖係顯示習知範例的貼合式半導體晶圓的剖面圖。

1‧‧‧基底晶圓

2‧‧‧多晶矽層

3‧‧‧介電質層

4‧‧‧單晶矽層

14‧‧‧貼合式半導體晶圓

Claims (7)

1. 一種貼合式半導體晶圓，係具有一由矽單晶所構成的基底晶圓、一位於該基底晶圓上且與該基底晶圓相接的多晶矽層、一位於該多晶矽層上的介電質層、以及一位於該介電質層上的單晶矽層，其中 該多晶矽層的厚度為4μm以上，且該基底晶圓的電阻率為2kΩ‧cm以上。
2. 如請求項1所述的貼合式半導體晶圓，其中該基底晶圓的電阻率為4kΩ‧cm以下。
3. 如請求項1或2所述的貼合式半導體晶圓，其中該貼合式半導體晶圓係形成有自該單晶矽層的主表面側貫穿該單晶矽層及該介電質層而至該多晶矽層的一溝槽， 該溝槽係以介電質或是以由介電質與多晶矽所構成的多層膜而被埋置。
4. 如請求項1或2所述的貼合式半導體晶圓，其中該貼合式半導體晶圓係形成有自該單晶矽層的主表面側貫穿該單晶矽層、該介電質層及該多晶矽層而至該基底晶圓的一溝槽，該溝槽係以介電質或是以由介電質與多晶矽所構成的多層膜而被埋置。
5. 如請求項4所述的貼合式半導體晶圓，其中於該溝槽的正下方以位於該基底晶圓內且與該基底晶圓為相同導電型而形成有較該基底晶圓為高濃度的雜質區域。
6. 一種貼合式半導體晶圓的製造方法，係製造用於高頻積體電路用基板的貼合式半導體晶圓，該貼合式半導體晶圓具有一由矽單晶所構成的基底晶圓、一位於該基底晶圓上且與該基底晶圓相接的多晶矽層、一位於該多晶矽層上的介電質層、以及一位於該介電質層上的單晶矽層，該製造方法包含： 一基底晶圓準備步驟，係準備一電阻率在2kΩ‧cm以上之物來作為該基底晶圓； 一多晶矽層形成步驟，係於該基底晶圓上形成4μm以上的一多晶矽層，而與該基底晶圓相接； 一接合晶圓準備步驟，係準備由矽單晶所構成的接合晶圓； 一介電質膜形成步驟，係於該接合晶圓上形成介電質膜； 一貼合步驟，係貼合該基底晶圓與該接合晶圓，而使該基底晶圓的多晶矽層與該接合晶圓的該介電質膜相接； 一薄膜化步驟，係薄膜化該接合晶圓成為該單晶矽層。
7. 如請求項6所述的貼合式晶圓的製造方法，其中該準備的基底晶圓的電阻率為4kΩ‧cm以下。