WO2016125427A1 - 貼り合わせ半導体ウェーハ及びその製造方法 - Google Patents

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WO2016125427A1
WO2016125427A1 PCT/JP2016/000074 JP2016000074W WO2016125427A1 WO 2016125427 A1 WO2016125427 A1 WO 2016125427A1 JP 2016000074 W JP2016000074 W JP 2016000074W WO 2016125427 A1 WO2016125427 A1 WO 2016125427A1
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wafer
silicon layer
base wafer
polycrystalline silicon
bonded semiconductor
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PCT/JP2016/000074
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Inventor
石川　修
正弘 加藤
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信越半導体株式会社
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Definitions

  • the present invention relates to a bonded semiconductor wafer and a manufacturing method thereof.
  • Communication devices typified by mobile phones are required to integrate different communication methods and communication functions corresponding to different frequencies in the same device, and there is a strong demand for higher functionality and miniaturization.
  • a circuit in which an active element block typified by a transistor that performs signal processing such as digital or high-frequency analog and a passive element typified by a resistor, a capacitor, or an inductor is configured on one semiconductor chip.
  • a very weak signal for example, a signal level of about ⁇ 50 dBm
  • a large signal for transmission for example, a signal level of about +10 dBm.
  • passive elements typified by resistors, capacitors, or inductors used in high-frequency integrated circuits have small resistance loss components and stray capacitance components, and have a high Q value (Q-factor) when the circuit is configured. Otherwise, not only does it not operate at high frequencies, but it also increases the loss and current consumption, making it difficult to operate with batteries in portable devices such as mobile phones for a long time, so resistance loss components and stray capacitance components of passive elements Must be extremely small.
  • these high-frequency integrated circuits include a base wafer made of silicon single crystal, a polycrystalline silicon layer on the base wafer, a dielectric layer on the polycrystalline silicon layer, and a single crystal silicon layer on the dielectric layer.
  • a bonded semiconductor wafer having a so-called trap-rich SOI (Silicon on Insulator) substrate having a carrier trap layer is used and put into practical use.
  • a wafer of 1 k ⁇ ⁇ cm to 4 k ⁇ ⁇ cm is generally used.
  • the polycrystalline silicon layer is deposited to prevent the base wafer located underneath from being inverted.
  • the thickness of the polycrystalline silicon layer is about 1 ⁇ m to 2 ⁇ m in view of the distortion of the entire SOI substrate.
  • FIG. 13 shows a cross-sectional view of a wafer manufactured by a manufacturing method for a semiconductor-on-insulator type substrate for a radio frequency application field disclosed in Patent Document 1 as a conventional example.
  • the base wafer 21 has a specific resistance exceeding 500 ⁇ ⁇ cm, preferably 1 k ⁇ ⁇ cm to 3 k ⁇ ⁇ cm or more.
  • the first dielectric layer 25 is formed on the base wafer 21, and then the polycrystalline silicon layer 22 is formed by a method such as deposition.
  • the second dielectric layer 23 and the single crystal silicon layer 24 are made of polycrystalline silicon by bonding from another wafer.
  • a Trap-rich SOI substrate is completed, which is bonded onto the layer 22 and has the first dielectric layer 25 below the polycrystalline silicon layer 22.
  • the second dielectric layer 23 is also generally made of an oxide film, and its thickness is thicker than that of the first dielectric layer 25, and a thickness that is often used is several tens of nm to several ⁇ m.
  • the polycrystalline silicon layer 22 basically has a function of preventing the conductivity type in the vicinity of the interface with the first dielectric layer 25 of the base wafer 21 from being reversed to the opposite conductivity type. With this function, the higher the specific resistance of the base wafer 21, the less the high-frequency distortion and sneak signal described above, and a substrate suitable for high-frequency operation.
  • the first dielectric layer 25 functions as a single crystallization of the polycrystalline silicon layer 22 and as a diffusion barrier for unintentional impurities to the base wafer 21, and the carrier of the polycrystalline silicon layer 22 and the base wafer 21. The point is to make it thin so that it does not act as an obstacle to passage.
  • the conventional example of FIG. 13 has two major problems.
  • the first major problem is that the base wafer 21 has a specific resistance exceeding 500 ⁇ ⁇ cm, and preferably exceeding 1 k ⁇ cm to 3 k ⁇ cm.
  • the base wafer 21 having a higher specific resistance is not a product that can be manufactured with the aim, and it is almost impossible to put it within plus or minus 10% with respect to the target value of the specific resistance exceeding 4 k ⁇ ⁇ cm. It is.
  • the second major problem is that an oxide film is often used for the first dielectric layer 25, but if the base wafer 21 located immediately below has a high specific resistance, an inversion layer is more likely to be formed.
  • the polycrystalline silicon layer 22 is originally a material deposited so as not to form an inversion layer on the uppermost portion of the base wafer 21, the first dielectric layer 25 is inserted immediately below the polycrystalline silicon layer 22.
  • it is likely to become a barrier for diffusion of single crystal and unintended impurities to the base wafer 21, but at the same time, it does not act as an obstacle to the passage of carriers between the polycrystalline silicon layer 22 and the base wafer 21. Forming itself is impossible from the viewpoint of controllability.
  • the bonded semiconductor wafer of the conventional example shown in FIG. 13 and the method for manufacturing the same have a large number of bonded semiconductor wafers suitable for high-frequency integrated circuits that have less high-frequency distortion and sneak signals.
  • it is extremely difficult to manufacture at a low cost and there has been a strong need for a bonded semiconductor wafer and a method for manufacturing the same that can solve the above problems.
  • the fact that there are few high-frequency distortions and sneak signals can be confirmed by measuring the secondary harmonic characteristics (a ratio that includes a frequency component twice the fundamental frequency), and that the secondary harmonics are small. means.
  • the present invention has been made in view of the above problems, and even when a high-resistivity base wafer with mass productivity is used, when used as a semiconductor substrate for a high-frequency integrated circuit, high-frequency distortion or wraparound is achieved.
  • An object of the present invention is to provide a bonded semiconductor wafer with few signals, that is, excellent second harmonic characteristics.
  • the present invention provides a base wafer made of a silicon single crystal, a polycrystalline silicon layer in contact with the base wafer on the base wafer, a dielectric layer on the polycrystalline silicon layer, A bonded semiconductor wafer having a single crystal silicon layer on the dielectric layer, wherein the polycrystalline silicon layer has a thickness of 4 ⁇ m or more, and the specific resistance of the base wafer is 2 k ⁇ ⁇ cm or more.
  • a bonded semiconductor wafer is provided.
  • the polycrystalline silicon layer is provided on the base wafer so as to be in contact with the base wafer, the thickness of the polycrystalline silicon layer is 4 ⁇ m or more, and the specific resistance of the base wafer is 2 k ⁇ ⁇ cm or more. If so, even if a high resistivity base wafer having mass productivity is used, a bonded semiconductor wafer having excellent second harmonic characteristics when used as a semiconductor substrate for a high frequency integrated circuit can be obtained.
  • the specific resistance of the base wafer is preferably 4 k ⁇ ⁇ cm or less. If the specific resistance of the base wafer is 4 k ⁇ ⁇ cm or less, a high-resistivity base wafer with higher mass productivity can be used. Therefore, when used as a semiconductor substrate for a high-frequency integrated circuit, the second-harmonic characteristic is obtained. The manufacturing cost of an excellent bonded semiconductor wafer can be further reduced and the manufacturing cost can be reduced.
  • the groove is a dielectric or dielectric.
  • the film is filled with a multilayer film made of a body and polycrystalline silicon.
  • the groove when the groove is used as a semiconductor substrate for a high-frequency integrated circuit, the groove functions as a barrier that prevents high-frequency leakage power and carriers such as electrons and holes from moving.
  • the second harmonic can be reduced more efficiently.
  • a groove that penetrates the single crystal silicon layer, the dielectric layer, and the polycrystalline silicon layer from the main surface side of the single crystal silicon layer and reaches the base wafer is formed.
  • a multilayer film made of a dielectric and polycrystalline silicon is formed.
  • an impurity region located in the base wafer and having the same conductivity type as the base wafer and having a higher concentration than the base wafer is formed immediately below the groove.
  • the high-concentration impurity layer is provided immediately below the groove, so that the second harmonic can be further reduced when used as a semiconductor substrate for a high-frequency integrated circuit. .
  • the present invention also provides a base wafer made of a silicon single crystal, a polycrystalline silicon layer in contact with the base wafer on the base wafer, a dielectric layer on the polycrystalline silicon layer, and the dielectric layer
  • a bonded semiconductor wafer used for a high frequency integrated circuit substrate the base wafer having a specific resistance of 2 k ⁇ ⁇ cm or more, and Forming a polycrystalline silicon layer of 4 ⁇ m or more on the base wafer in contact with the base wafer; preparing a bond wafer made of silicon single crystal; forming a dielectric film on the bond wafer; The base wafer and the bobbin so that the polycrystalline silicon layer of the base wafer and the dielectric film of the bond wafer are in contact with each other.
  • a method for manufacturing a bonded semiconductor wafer is provided, which includes a step of bonding a bonded wafer and a step of thinning the bond wafer into the single crystal silicon layer.
  • a polycrystalline silicon layer is formed on the base wafer so as to be in contact with the base wafer, the thickness of the polycrystalline silicon layer is set to 4 ⁇ m or more, and a specific resistance of 2 k ⁇ ⁇ cm or more is used as the base wafer.
  • a bonded semiconductor wafer having excellent second harmonic characteristics when used as a semiconductor substrate for a high-frequency integrated circuit can be manufactured at low cost.
  • the specific resistance of the prepared base wafer is preferably 4 k ⁇ ⁇ cm or less.
  • the bonded semiconductor wafer of the present invention is used as a semiconductor substrate for a high-frequency integrated circuit, even if a mass-productive high-resistivity base wafer is used, the second harmonic characteristics are obtained. It is possible to obtain an excellent bonded semiconductor wafer. Moreover, if it is the bonded semiconductor wafer of this invention, when it uses as a semiconductor substrate for high frequency integrated circuits, the bonded semiconductor wafer which was excellent in the 2nd harmonic characteristic can be manufactured at low cost.
  • the bonded semiconductor wafer of the conventional example shown in FIG. 13 and the method for manufacturing the bonded semiconductor wafer are suitable for high-frequency integrated circuits in which high-frequency distortion and sneak signals are small. It is extremely difficult to manufacture at low cost, and there has been a strong need for a bonded semiconductor wafer and a method for manufacturing the same that can solve the above problems.
  • the inventors have intensively studied a bonded semiconductor wafer having excellent second-order harmonic characteristics when used as a semiconductor substrate for a high-frequency integrated circuit, even when a high-resistivity base wafer having mass productivity is used. Repeated. As a result, a polycrystalline silicon layer is provided on the base wafer so as to be in contact with the base wafer, the thickness of the polycrystalline silicon layer is 4 ⁇ m or more, and the specific resistance of the base wafer is 2 k ⁇ ⁇ cm or more. For example, while using a high-resistivity base wafer with mass productivity, it has been found that when used as a semiconductor substrate for a high-frequency integrated circuit, a bonded semiconductor wafer having excellent second harmonic characteristics can be obtained. It came to make this invention.
  • a bonded semiconductor wafer 14 of Embodiment 1 of the present invention shown in FIG. 1 includes a base wafer 1 made of silicon single crystal, a polycrystalline silicon layer 2 in contact with the base wafer on the base wafer 1, and a polycrystalline silicon layer. 2 and a single crystal silicon layer 4 on the dielectric layer 3, the thickness of the polycrystalline silicon layer 2 is 4 ⁇ m or more, and the specific resistance of the base wafer 1 is 2 k ⁇ ⁇ cm or more.
  • the polycrystalline silicon layer is provided on the base wafer so as to be in contact with the base wafer, the thickness of the polycrystalline silicon layer is 4 ⁇ m or more, and the specific resistance of the base wafer is 2 k ⁇ ⁇ cm or more. If there is, it is possible to use a high-resistivity base wafer that is mass-productive, and when used as a semiconductor substrate for a high-frequency integrated circuit, a bonded semiconductor wafer having excellent second-order harmonic characteristics can be obtained. .
  • the specific resistance of the base wafer 1 is preferably 4 k ⁇ ⁇ cm or less. If the specific resistance of the base wafer is 4 k ⁇ ⁇ cm or less, it can be used as a semiconductor substrate for high-frequency integrated circuits because a high specific resistance base wafer with higher mass productivity can be used in consideration of the current mass production technology. Sometimes, it is possible to further reduce the manufacturing cost of a bonded semiconductor wafer having excellent second harmonic characteristics.
  • the thickness of the polycrystalline silicon layer 2 is preferably 10 ⁇ m or less. If the thickness of the polycrystalline silicon layer 2 is 10 ⁇ m or less, it is possible to prevent the bonding from becoming difficult due to the influence of the warp generated in the base wafer.
  • a base wafer made of silicon single crystal and having a specific resistance of 2 k ⁇ ⁇ cm or more is prepared (see step S11 in FIG. 2). Specifically, for example, by using a CZ method, a predetermined amount of dopant is introduced into the raw material silicon melt to grow a silicon single crystal ingot having a specific resistance of 2 k ⁇ ⁇ cm or more.
  • a base wafer 1 is prepared by slicing an ingot and processing it into a thin disk, and then finishing it into a mirror-like wafer (mirror wafer) through various processes such as chamfering, lapping, etching, and polishing (FIG. 3). (See (d)).
  • the single crystal can be grown by setting the target specific resistance of the CZ single crystal to 2 k ⁇ ⁇ cm or more. Therefore, for example, the resistance is much higher than the case where a specific resistance exceeding 4 k ⁇ ⁇ cm is aimed.
  • the rate can be easily controlled and the yield of single crystal production can be improved.
  • the specific resistance of the prepared base wafer is preferably 4 k ⁇ ⁇ cm or less.
  • the specific resistance of the base wafer to be prepared should be 4 k ⁇ ⁇ cm or less.
  • a polycrystalline silicon layer of 4 ⁇ m or more is deposited on the base wafer prepared in S11 of FIG. 2 so as to be in contact with the base wafer (see step S12 of FIG. 2).
  • a polycrystalline silicon layer 2 of 4 ⁇ m or more is deposited on the upper surface of the base wafer 1 so as to be in contact with the base wafer 1 (see FIG. 3E).
  • the polycrystalline silicon layer 2 is generally formed by a CVD apparatus.
  • CVD apparatus there is an epireactor for the purpose of laminating a single crystal silicon layer, but in this apparatus as well, it is not a single crystal by selecting conditions such as lowering the deposition temperature. It is possible to stack silicon.
  • a bond wafer made of silicon single crystal is prepared, and a dielectric film is formed on the bonding surface of the bond wafer (see Step S13 and Step S14 in FIG. 2).
  • a silicon single crystal wafer is prepared as the bond wafer 11 (see FIG. 3A), and becomes a buried oxide film layer (dielectric layer) 3 (see FIG. 3G).
  • Oxide film growth for example, thermal oxidation treatment
  • the thickness of the oxide film 12 can be several tens nm to several ⁇ m, for example.
  • the ion implantation layer 13 can be formed by implanting hydrogen ions or rare gas ions from above the oxide film 12 using an ion implanter (see FIG. 3C). At this time, the ion implantation acceleration voltage is selected so that the target thickness of the peeled silicon layer (that is, the single crystal silicon layer 4 (see FIG. 3G)) can be obtained.
  • the base wafer and the bond wafer are bonded together so that the polycrystalline silicon layer of the base wafer is in contact with the dielectric film of the bond wafer (see step S15 in FIG. 2).
  • ion implantation is performed on the base wafer 1 on which the polycrystalline silicon layer 2 is formed so that the surface of the base wafer 1 on which the polycrystalline silicon layer 2 is formed and the implantation surface of the bond wafer 11 are in contact with each other.
  • the bonded wafer 11 on which the layer 13 is formed is adhered and bonded together (see FIG. 3F).
  • the bonded bond wafer is thinned to form a single crystal silicon layer (see step S16 in FIG. 2).
  • a heat treatment exfoliation heat treatment
  • the generated microbubble layer is peeled off to be embedded on the base wafer 1 and buried oxide film.
  • a bonded wafer 14 in which the layer 3 and the single crystal silicon layer 4 are formed is manufactured (see FIG. 3G).
  • the release wafer 18 having the release surface 19 is derived. In this way, a so-called trap-rich bonded semiconductor wafer is completed.
  • the polycrystalline silicon layer is formed on the base wafer so as to be in contact with the base wafer, the thickness of the polycrystalline silicon layer is set to 4 ⁇ m or more, and the base wafer having a specific resistance of 2 k ⁇ ⁇ cm or more is used.
  • a bonded semiconductor wafer having excellent second harmonic characteristics when used as a semiconductor substrate for a high frequency integrated circuit can be manufactured at low cost.
  • a groove 5 is formed which extends from the main surface side of the uppermost single crystal silicon layer 4 to the polycrystalline silicon layer 2 through the single crystal silicon layer 4 and the dielectric layer 3.
  • the groove 5 is different from the bonded semiconductor wafer 14 of the first embodiment in FIG. 1 in that the groove 5 is filled with a dielectric or a multilayer film made of a dielectric and a polycrystalline silicon layer.
  • the groove 5 can be easily formed by pattern formation using a photolithography technique and dry etching.
  • groove embedding it is possible to fill with a dielectric alone such as an oxide film by CVD or thermal oxidation, or a multilayer film embedding in which the inside of the groove is thinly covered with a dielectric first and then buried with polycrystalline silicon. It can also be adopted.
  • the second harmonic can be further reduced in order to function as a barrier that prevents high-frequency leakage power and movement of carriers such as electrons and holes.
  • the bottom of the trench 5 shown in FIG. 4 reaches the polycrystalline silicon layer 2, and the inversion layer is not formed at the bottom of the trench 5 due to the effect that the lifetime of the polycrystalline silicon layer 2 is very short.
  • the second harmonic can be further reduced. It goes without saying that the same effect can be expected even if the groove 5 is filled only with a dielectric or a multilayer film made of a dielectric and a polycrystalline silicon layer.
  • a groove 5 is formed from the main surface side of the single crystal silicon layer 4 through the single crystal silicon layer 4, the dielectric layer 3, and the polycrystalline silicon layer 2 to reach the base wafer 1.
  • 1 is different from the bonded semiconductor wafer 14 of Embodiment 1 of FIG. 1 in that a part or the whole of the groove 5 is filled with a dielectric or a multilayer film made of a dielectric and a polycrystalline silicon layer. .
  • the second harmonic can be reduced because it functions as a barrier that prevents high-frequency leakage power and movement of carriers such as electrons and holes.
  • the groove 5 shown in FIG. 5 is deeper than the groove 5 of the second embodiment shown in FIG. 4, and its bottom is located in the base wafer 1. Due to the effect of this depth, the second harmonic can be further reduced.
  • the bonded semiconductor wafer 14c in FIG. 6 is provided with an impurity region 6 having the same conductivity type as that of the base wafer 1 and having a higher concentration than the base wafer 1 at the bottom of the groove 5 and in the vicinity thereof. This is different from the bonded semiconductor wafer 14b of the third embodiment.
  • the impurity region 6 functions as a so-called channel stopper and functions to divide the inversion layer from being connected to the entire surface in the lateral direction. With this structure, it is possible to completely prevent the inversion layer from being formed on the base wafer 1 at the bottom of the groove 5. Due to the effect of the depth of the groove 5 and the impurity region 6, the inversion layer is not formed and the second harmonic can be further reduced.
  • a MOS transistor is formed in the active region A by diffusion or the like in the single crystal silicon layer 4.
  • the metal electrode 7 is in ohmic contact with the drain region 9 and the source region 10, and a current flows from the source S to the drain D.
  • a gate oxide film 8 and a gate G are formed on the channel between the source S and the drain D, and this current is controlled.
  • An active region A is formed in a region surrounded by the groove 5, and passive elements and other active elements are formed in the other device regions B.
  • the active regions are formed according to the structures of various embodiments shown as the present invention. High-frequency power and noise leaking from A to the other device regions B can be significantly reduced, and there is very little interaction between devices, and the yield is improved by the operation of each device according to the basic design. In addition, if the device is manufactured using the bonded semiconductor wafer of the present invention, such excellent high-frequency integrated circuits can be produced in large quantities and stably.
  • Example 1 A bonded semiconductor wafer as shown in FIG. 1 was produced according to the flow shown in FIG. However, the specific resistance of the base wafer 1 was 1 k ⁇ ⁇ cm, and the thickness of the polycrystalline silicon layer 2 was varied in the range of 1 ⁇ m to 6 ⁇ m.
  • a high-frequency integrated circuit device was manufactured using the bonded semiconductor wafer manufactured as described above. The characteristics of the second harmonic were evaluated for each manufactured device. The results are shown in FIG. In FIG. 8, the smaller the second harmonic on the vertical axis, the better the device characteristics, and the thick line C indicates the second harmonic upper limit, and this second harmonic upper limit C If it is not below, it is a standard value called a so-called spec that does not satisfy the standard of communication such as a mobile phone.
  • Example 2 A bonded semiconductor wafer as shown in FIG. 1 was produced according to the flow shown in FIG. However, the specific resistance of the base wafer 1 was 2 k ⁇ ⁇ cm, and the thickness of the polycrystalline silicon layer 2 was varied in the range of 1 ⁇ m to 4 ⁇ m.
  • a high-frequency integrated circuit device was manufactured using the bonded semiconductor wafer manufactured as described above. The characteristics of the second harmonic were evaluated for each manufactured device. The results are shown in FIG. Also in FIG. 9, as in FIG. 8, the smaller the second harmonic on the vertical axis, the better the device characteristics, and the thick line C indicates the second harmonic upper limit value.
  • Example 3 A bonded semiconductor wafer as shown in FIG. 1 was produced according to the flow shown in FIG. However, the specific resistance of the base wafer 1 was 4 k ⁇ ⁇ cm, and the thickness of the polycrystalline silicon layer 2 was changed in the range of 1 ⁇ m to 2 ⁇ m.
  • a high-frequency integrated circuit device was manufactured using the bonded semiconductor wafer manufactured as described above. The characteristics of the second harmonic were evaluated for each manufactured device. The results are shown in FIG. Also in FIG. 10, as in FIG. 8, the smaller the second harmonic on the vertical axis, the better the device characteristics, and the thick line C indicates the second harmonic upper limit value.
  • Example 4 A bonded semiconductor wafer as shown in FIG. 1 was produced according to the flow shown in FIG. However, the thickness of the polycrystalline silicon layer 2 was 1 ⁇ m, and the specific resistance of the base wafer 1 was changed in the range of 0.7 k ⁇ ⁇ cm to 7 k ⁇ ⁇ cm.
  • a high-frequency integrated circuit device was manufactured using the bonded semiconductor wafer manufactured as described above. The characteristics of the second harmonic were evaluated for each manufactured device. The results are shown in FIG. Also in FIG. 11, as in FIG. 8, the smaller the second harmonic on the vertical axis, the better the device characteristics, and the thick line C indicates the second harmonic upper limit value.
  • FIG. 11 is a region showing secondary high frequency characteristics when the thickness of the polycrystalline silicon layer 2 is 1 ⁇ m, and the second characteristic region E in FIG. 11 is a polycrystalline silicon layer. 2 is a region showing secondary high frequency characteristics when the thickness of 2 is 4 ⁇ m.
  • Example 5 A bonded semiconductor wafer as shown in FIG. 1 was produced according to the flow shown in FIG. However, the thickness of the polycrystalline silicon layer 2 was 4 ⁇ m, and the specific resistance of the base wafer 1 was changed in the range of 1 k ⁇ ⁇ cm to 4 k ⁇ ⁇ cm.
  • a high-frequency integrated circuit device was manufactured using the bonded semiconductor wafer manufactured as described above. The characteristics of the second harmonic were evaluated for each manufactured device. The results are shown in FIG. In FIG. 12, as in FIG. 8, the smaller the second harmonic on the vertical axis, the better the device characteristics, and the thick line C indicates the second harmonic upper limit value.
  • FIG. 12 is a region showing the secondary high frequency characteristics when the thickness of the polycrystalline silicon layer 2 is 1 ⁇ m, and the second characteristic region E in FIG. 12 is the polycrystalline silicon layer. 2 is a region showing secondary high frequency characteristics when the thickness of 2 is 4 ⁇ m.
  • the second harmonic characteristic is ⁇ 85 dBm
  • the margin is only 5 dBm with respect to the second harmonic upper limit C of ⁇ 80 dBm, and the margin is small in consideration of manufacturing variations.
  • the specific resistance of the base wafer 1 is 2 k ⁇ ⁇ cm
  • the second harmonic characteristic is ⁇ 90 dBm
  • the margin is 10 dBm with respect to the harmonic upper limit C of ⁇ 80 dBm, and there is a sufficient margin even if manufacturing variations are taken into consideration.
  • the second harmonic characteristic is ⁇ 85 dBm
  • the margin is only 5 dBm with respect to the second harmonic upper limit C of ⁇ 80 dBm, and the margin is small in consideration of manufacturing variations.
  • the specific resistance of the base wafer 1 is 4 k ⁇ ⁇ cm
  • a second harmonic characteristic of ⁇ 90 dBm (first characteristic region F) can be obtained, but by making the thickness of the polycrystalline silicon layer 4 ⁇ m
  • the second harmonic characteristic is improved to -95 dBm (second characteristic region E). This value ( ⁇ 95 dBm) is a level equivalent to the second harmonic characteristic of the base wafer 1 having a specific resistance of 7 to 8 k ⁇ ⁇ cm.
  • the second harmonic characteristic is ⁇ 90 dBm
  • the margin is 10 dBm with respect to the harmonic upper limit C of ⁇ 80 dBm, and there is a sufficient margin even if manufacturing variations are taken into consideration.
  • the second harmonic characteristic can be improved by about 5 dBm by changing the thickness of the polycrystalline silicon layer 2 from 1 ⁇ m to 4 ⁇ m, when the specific resistance of the base wafer 1 is 4 k ⁇ ⁇ cm.
  • the second harmonic characteristic when the thickness of the polycrystalline silicon layer was 1 ⁇ m was ⁇ 90 dBm (first characteristic region F), whereas when the thickness of the polycrystalline silicon layer was 4 ⁇ m, ⁇ 95 dBm (second characteristic). Improvement to region E).
  • This value ( ⁇ 95 dBm) is the same level as the second harmonic characteristic where the thickness of the polycrystalline silicon layer is 1 ⁇ m and the specific resistance of the base wafer 1 is 7 to 8 k ⁇ ⁇ cm.
  • a specific-order second harmonic is used in the case of using a specific resistance base wafer that is easy to mass-produce in the current silicon single crystal mass-production technology and using a specific resistance base wafer that is difficult to mass-produce. It can be seen that wave characteristics can be obtained.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

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Abstract

　本発明は、シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハであって、前記多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であることを特徴とする貼り合わせ半導体ウェーハである。これにより、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに高周波の歪みや回り込み信号が少ない、すなわち、２次高調波特性の優れた貼り合わせ半導体ウェーハが提供される。

Description

貼り合わせ半導体ウェーハ及びその製造方法
　本発明は、貼り合わせ半導体ウェーハ及びその製造方法に関する。
　携帯電話に代表される通信機器には、異なる通信方式と異なる周波数に対応する通信機能を同一機器内に一体化することが求められ、しかも更なる高機能化や小型化への要望も著しく強い。例えば、半導体の１チップ上には、デジタルや高周波アナログなどの信号処理を行うトランジスタに代表される能動素子ブロックと抵抗又は容量又はインダクターに代表される受動素子とが組み合わされた回路が構成されている。特に、高周波の集積回路の内部は、扱う信号のレベルも受信に用いる非常に微弱な信号（例えば－５０ｄＢｍぐらいの信号レベル）もあれば、送信用の大信号（例えば＋１０ｄＢｍぐらいの信号レベル）もあり、回路設計どおり動作させるためには、高周波の集積回路の半導体基板上で、ある回路の処理する信号が、隣接する他の回路へ回り込んだり相互干渉したりすることを少なくしなければならない。
　また、高周波の集積回路に用いられる、抵抗、容量、又はインダクターに代表される受動素子は、抵抗損失成分や浮遊容量成分が小さくて、回路を構成した場合のＱ値（Ｑ－ｆａｃｔｏｒ）が高くないと高周波で動作しないだけでなく、損失が増えて消費電流が増加してしまい、携帯電話などのポータブル機器での電池による長時間動作が難しくなるので、受動素子の抵抗損失成分や浮遊容量成分は極めて小さな値でなければならない。
　これらの高周波の集積回路には、近年 シリコン単結晶からなるベースウェーハと、ベースウェーハ上の多結晶シリコン層と、多結晶シリコン層上の誘電体層と、誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハ、詳しくはキャリアトラップ層を有するいわゆるＴｒａｐ－ｒｉｃｈ型ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板等が用いられ実用化されている。この場合に用いられるベースウェーハの比抵抗は、高いほど高周波の歪みや回り込み信号が少なくなるが、比抵抗が高くなるほど安定したシリコン単結晶の製造が困難になるため、ベースウェーハの量産性の観点から１ｋΩ・ｃｍ以上、４ｋΩ・ｃｍ以下のウェーハが一般的には使用されている。また、多結晶シリコン層は下部に位置するベースウェーハの反転防止の為に堆積されており、ＳＯＩ基板全体の歪みの兼ね合いからその厚さは１μｍから２μｍ程度の厚さが用いられている。
　ベースウェーハの比抵抗の値とその量産性については、比抵抗が低いほど不純物の制御がし易くなるので狙った比抵抗の基板を多数量産可能である。しかしながら、現状のシリコン単結晶の量産技術において、比抵抗としてたとえば４ｋΩ・ｃｍを超える高比抵抗を狙うことは、不純物を減らす方向の制御である為に、狙うことが難しく、極端な場合には４ｋΩ・ｃｍ付近の値を示すか、８ｋΩ・ｃｍ付近の値を示すかは作ってみなければわからないと言うのが現状で、工業的には極めて不安定な条件下で生産することになる。この結果、高い比抵抗を有するベースウェーハの歩留まりが悪くて価格的にも非常に高価になっていた。また、このことは高周波の集積回路の主たる市場である携帯電話やスマートフォンに対し半導体チップの価格上昇を招き、工業的には何の価値もなくなってしまうことを意味している。
　図１３に、特許文献１に開示された従来例の無線周波数応用分野向けの半導体オンインシュレータータイプの基板のための製造方法で作製されたウェーハの断面図を示す。
　図１３の従来例の貼り合わせ半導体ウェーハ２０において、ベースウェーハ２１は５００Ω・ｃｍ超え、好ましくは１ｋΩ・ｃｍから３ｋΩ・ｃｍ以上の比抵抗を有する。第１誘電体層２５がベースウェーハ２１上に形成され、しかる後に多結晶シリコン層２２が堆積等の方法で形成される。一般的にイオン注入剥離法（スマートカット（登録商標）法）と呼ばれる貼り合わせ手法によれば、別のウェーハからの貼り合わせにより、第２誘電体層２３と単結晶シリコン層２４が多結晶シリコン層２２の上に貼り合わせられ、多結晶シリコン層２２の下層に第１誘電体層２５を有するＴｒａｐ－ｒｉｃｈ型のＳＯＩ基板が完成する。第１誘電体層２５の材料は、一般的には酸化膜が用いられ、その厚さは０．５ｎｍから１０ｎｍの範囲と薄い。また、第２誘電体層２３も一般的には酸化膜が用いられ、その厚みは第１誘電体層２５より厚く、数１０ｎｍから数μｍがよく用いられる厚さである。
　図１３において、多結晶シリコン層２２は、基本的には、ベースウェーハ２１の第１誘電体層２５との界面付近の導電型が反対導電型に反転するのを防止する機能を有する。この機能により、ベースウェーハ２１の比抵抗が高くなればなるほど前述した高周波の歪みや回り込み信号が少なくなり、高周波動作に適する基板となる。また、第１誘電体層２５は、多結晶シリコン層２２の単結晶化や、意図しない不純物のベースウェーハ２１への拡散障壁として機能すると共に、多結晶シリコン層２２とベースウェーハ２１とのキャリアの通過には障害物として働かないように薄く形成するのがポイントである。
特表２０１４－５０９０８７号公報
　しかしながら、図１３の従来例には、２つの大きな問題が存在する。第１の大きな問題は、ベースウェーハ２１は５００Ω・ｃｍ超え、好ましくは１ｋΩｃｍから３ｋΩｃｍ超えの比抵抗とあるが、現実的に高い比抵抗を目標にして量産できるのはせいぜい現時点では４ｋΩ・ｃｍレベルで、それより高い比抵抗のベースウェーハ２１は狙って製造できるような物ではなく、具体的に４ｋΩ・ｃｍを超える比抵抗の目標値に対してプラスマイナス１０％以内に入れるのは殆ど不可能である。このことは、４ｋΩ・ｃｍより高い比抵抗のベースウェーハ２１を量産することや、さらに、高周波集積回路用の半導体基板としての商品に対して低価格で安定供給することは、どちらも同じく不可能であることを意味している。
　第２の大きな問題は、第１誘電体層２５は、酸化膜が用いられることが多いが、その直下に位置するベースウェーハ２１が高比抵抗である場合は、余計に反転層が形成され易くなる。本来、多結晶シリコン層２２はベースウェーハ２１の最上部に反転層を形成させない為に堆積させた材料であるにも関わらず、その多結晶シリコン層２２の直下に第１誘電体層２５を挿入し、単結晶化や意図しない不純物のベースウェーハ２１への拡散障壁にはなりそうではあるが、同時に多結晶シリコン層２２とベースウェーハ２１と間のキャリアの通過には障害物として働かないように形成すること自体が制御性の観点から不可能なことなのである。
　以上説明したように、図１３に示した従来例の貼り合わせ半導体ウェーハおよびその製造方法では、高周波の歪みや回り込み信号が少ないという高周波集積回路に適した、貼り合わせ半導体ウェーハを、大量に且つ安定にしかも安価に製造することは極めて困難で、上記問題を解決できる貼り合わせ半導体ウェーハおよびその製造方法が強く必要とされていた。ここで、高周波の歪みや回り込み信号が少ないことは、２次高調波特性（基本周波数の２倍の周波数成分が含まれる割合）を測定することによって確認でき、２次高調波が小さいことを意味する。
　本発明は、上記問題点に鑑みてなされたものであって、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに、高周波の歪みや回り込み信号が少ない、すなわち、２次高調波特性の優れた貼り合わせ半導体ウェーハを提供することを目的とする。
　上記目的を達成するために、本発明は、シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハであって、前記多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であることを特徴とする貼り合わせ半導体ウェーハを提供する。
　このように、ベースウェーハ上の前記ベースウェーハと接するように多結晶シリコン層を設けるとともに、多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であれば、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハとすることができる。
　このとき、前記ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であることが好ましい。
　ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であれば、より量産性のある高比抵抗ベースウェーハを用いることができるので、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハの製造コストがより低減され、安価なものとすることができる。
　このとき、前記単結晶シリコン層の主面側から、前記単結晶シリコン層及び前記誘電体層を貫通し、前記多結晶シリコン層まで達する溝が形成され、前記溝が、誘電体、又は、誘電体及び多結晶シリコンからなる多層膜で埋められているものであることが好ましい。
　このような構造の貼り合わせ半導体ウェーハであれば、高周波集積回路用の半導体基板として用いたときに、上記の溝が高周波の漏れ電力や電子やホールなどのキャリアの移動を防ぐバリヤとして機能するために、２次高調波をより効率的に低減できる。
　このとき、前記単結晶シリコン層の主面側から、前記単結晶シリコン層、前記誘電体層、及び前記多結晶シリコン層を貫通し、前記ベースウェーハまで達する溝が形成され、前記溝が、誘電体、または、誘電体と多結晶シリコンからなる多層膜で埋められているものであることが好ましい。
　このような構造の貼り合わせ半導体ウェーハであれば、溝がベースウェーハまで達しているので、高周波集積回路用の半導体基板として用いたときに、２次高調波を一層低減できる。
　このとき、前記ベースウェーハ内に位置し、かつ、前記ベースウェーハと同一導電型で前記ベースウェーハより高濃度な不純物領域が、前記溝の直下に形成されているものであることが好ましい。
　このような構造の貼り合わせ半導体ウェーハであれば、溝の直下に高濃度不純物層が設けられているので、高周波集積回路用の半導体基板として用いたときに、２次高調波をさらに一層低減できる。
　また、本発明は、シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有し、高周波集積回路用基板に用いられる貼り合わせ半導体ウェーハの製造方法であって、前記ベースウェーハとして、比抵抗が２ｋΩ・ｃｍ以上のものを準備する工程と、前記ベースウェーハ上に前記ベースウェーハと接するように多結晶シリコン層を４μｍ以上形成する工程と、シリコン単結晶からなるボンドウェーハを準備する工程と、前記ボンドウェーハ上に誘電膜を形成する工程と、前記ベースウェーハの多結晶シリコン層と、前記ボンドウェーハの前記誘電体膜とが接するように、前記ベースウェーハと、前記ボンドウェーハとを貼り合わせる工程と、前記ボンドウェーハを薄膜化して、前記単結晶シリコン層にする工程とを有することを特徴とする貼り合わせ半導体ウェーハの製造方法を提供する。
　このように、ベースウェーハ上にベースウェーハと接するように多結晶シリコン層を形成するとともに、多結晶シリコン層の厚さを４μｍ以上とし、ベースウェーハとして比抵抗が２ｋΩ・ｃｍ以上のものを用いることで、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハを低コストで製造することができる。
　このとき、前記準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることが好ましい。
　準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることで、貼り合わせ半導体ウェーハの製造コストをより低減させることができる。
　以上のように、本発明の貼り合わせ半導体ウェーハであれば、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに、２次高調波特性の優れた貼り合わせ半導体ウェーハとすることができる。また、本発明の貼り合わせ半導体ウェーハであれば、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハを低コストで製造することができる。
本発明の実施形態１の貼り合わせ半導体ウェーハを示す断面図である。 本発明の貼り合わせ半導体ウェーハの製造方法のフローを示す図である。 本発明の貼り合わせ半導体ウェーハの製造方法の実施態様の一例を示す工程断面図である。 本発明の実施形態２の貼り合わせ半導体ウェーハを示す断面図である。 本発明の実施形態３の貼り合わせ半導体ウェーハを示す断面図である。 本発明の実施形態４の貼り合わせ半導体ウェーハを示す断面図である。 本発明の実施形態２の貼り合わせ半導体ウェーハを用いて作製されたデバイスを示す断面図である。 ベースウェーハの比抵抗が1ｋΩ・ｃｍのときの多結晶シリコン層の厚さと２次高調波との関係を示す特性図である。 ベースウェーハの比抵抗が２ｋΩ・ｃｍのときの多結晶シリコン層の厚さと２次高調波との関係を示す特性図である。 ベースウェーハの比抵抗が４ｋΩ・ｃｍのときの多結晶シリコン層の厚さと２次高調波との関係を示す特性図である。 多結晶シリコン層の厚さが１μｍのときのベースウェーハの比抵抗と２次高調波との関係を示す特性図である。 多結晶シリコン層の厚さが４μｍのときのベースウェーハの比抵抗と２次高調波との関係を示す特性図である。 従来例の貼り合わせ半導体ウェーハを示す断面図である。
　以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　前述のように、図１３に示した従来例の貼り合わせ半導体ウェーハおよびその製造方法では、高周波の歪みや回り込み信号が少ないという高周波集積回路に適した貼り合わせ半導体ウェーハを、大量に且つ安定にしかも安価に製造することは極めて困難で、上記の問題を解決できる貼り合わせ半導体ウェーハ及びその製造方法が強く必要とされていた。
　そこで、発明者らは、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハについて鋭意検討を重ねた。
　その結果、ベースウェーハ上の前記ベースウェーハと接するように多結晶シリコン層を設けるとともに、多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であれば、量産性のある高比抵抗ベースウェーハを用いながらも、高周波集積回路用の半導体基板として用いたときに、２次高調波特性の優れた貼り合わせ半導体ウェーハとすることができることを見出し、本発明をなすに至った。
＜実施形態１＞
　以下、図１を参照しながら、本発明の実施形態１の貼り合わせ半導体ウェーハ１４について説明する。
　図１の本発明の実施形態１の貼り合わせ半導体ウェーハ１４は、シリコン単結晶からなるベースウェーハ１と、ベースウェーハ１上の前記ベースウェーハと接している多結晶シリコン層２と、多結晶シリコン層２上の誘電体層３と、誘電体層３上の単結晶シリコン層４とを有するものであり、多結晶シリコン層２の厚さは４μｍ以上であり、かつ、ベースウェーハ１の比抵抗は２ｋΩ・ｃｍ以上である。
　このように、ベースウェーハ上の前記ベースウェーハと接するように多結晶シリコン層を設けるとともに、多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であれば、量産性のある高比抵抗ベースウェーハを用いたものとでき、高周波集積回路用の半導体基板として用いたときに、２次高調波特性の優れた貼り合わせ半導体ウェーハとすることができる。
　上記の貼り合わせ半導体ウェーハ１４において、ベースウェーハ１の比抵抗が４ｋΩ・ｃｍ以下であることが好ましい。
　ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であれば、現状の量産技術を考慮すれば、より量産性のある高比抵抗ベースウェーハを用いることができるので、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハの製造コストをより低減させることができる。
　また、多結晶シリコン層２の厚さは１０μｍ以下であることが好ましい。多結晶シリコン層２の厚さが１０μｍ以下であれば、ベースウェーハに生ずる反りの影響により貼り合わせが困難になることを防止できる。
　次に、図２及び図３を参照しながら、本発明の実施形態１の貼り合わせ半導体ウェーハ１４を製造する方法について説明する。
　まず、シリコン単結晶からなり、比抵抗が２ｋΩ・ｃｍ以上のベースウェーハを準備する（図２のステップＳ１１を参照）。
　具体的には、例えば、ＣＺ法を用いて、原料シリコン融液中に所定の量のドーパントを投入することで、比抵抗が２ｋΩ・ｃｍ以上のシリコン単結晶インゴットを育成し、このシリコン単結晶インゴットをスライスして薄い円板状に加工した後、面取り、ラッピング、エッチング、研磨等の種々の工程を経て鏡面状のウェーハ（鏡面ウェーハ）に仕上げることにより、ベースウェーハ１を準備する（図３（ｄ）を参照）。
　このとき、本発明では、ＣＺ単結晶の狙い比抵抗を２ｋΩ・ｃｍ以上として単結晶を育成することがきるので、例えば、４ｋΩ・ｃｍを超える比抵抗を狙いとする場合と比べて格段に抵抗率の制御が容易であり、単結晶製造の歩留まりを向上させることができる。
　ここで、準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることが好ましい。
　現状のシリコン単結晶の量産技術を考慮すると、４ｋΩ・ｃｍ以下の比抵抗のシリコン単結晶を作製することは比較的容易であるので、準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることで、貼り合わせ半導体ウェーハの製造コストをより低減させることができる。
　次に、図２のＳ１１において準備したベースウェーハ上に、ベースウェーハと接するように多結晶シリコン層を４μｍ以上堆積する（図２のステップＳ１２を参照）。
　具体的には、例えば、ベースウェーハ１の上面に、ベースウェーハ１と接するように多結晶シリコン層２を４μｍ以上堆積する（図３（ｅ）を参照）。多結晶シリコン層２は、一般にＣＶＤ装置により形成される。ＣＶＤ装置の一形態として、単結晶シリコン層を積層することを目的とするエピリアクターがあるが、この装置においても、堆積温度を低温化する等の条件を選ぶことで、単結晶ではなく多結晶のシリコンを積層することは可能である。
　一方、シリコン単結晶からなるボンドウェーハを準備し、ボンドウェーハの貼り合わせ面に誘電体膜を形成する（図２のステップＳ１３、ステップＳ１４を参照）。
　具体的には、例えば、ボンドウェーハ１１として、シリコン単結晶ウェーハを準備し（図３（ａ）を参照）、埋め込み酸化膜層（誘電体層）３（図３（ｇ）を参照）となる酸化膜（誘電体膜）１２を成長させる酸化膜成長（例えば、熱酸化処理）を施す（図３（ｂ）を参照）。酸化膜１２の厚さは、例えば、数十ｎｍ～数μｍとすることができる。
　さらに、酸化膜１２の上からイオン注入機により、水素イオン又は希ガスイオンを注入して、イオン注入層１３を形成することができる（図３（ｃ）を参照）。この際、目標とする剥離シリコン層（すなわち、単結晶シリコン層４（図３（ｇ）を参照））の厚さを得ることができるように、イオン注入加速電圧を選択する。
　次に、ベースウェーハの多結晶シリコン層と、ボンドウェーハの誘電体膜とが接するように、ベースウェーハとボンドウェーハとを貼り合わせる（図２のステップＳ１５を参照）。
　具体的には、例えば、多結晶シリコン層２が形成されたベースウェーハ１を、ベースウェーハ１の多結晶シリコン層２が形成された面とボンドウェーハ１１の注入面とが接するように、イオン注入層１３を形成したボンドウェーハ１１と密着させて貼り合わせる（図３（ｆ）を参照）。
　次に、貼り合わされたボンドウェーハを薄膜化して、単結晶シリコン層とする（図２のステップＳ１６を参照）。
　具体的には、例えば、イオン注入層１３に微小気泡層を発生させる熱処理（剥離熱処理）を貼り合わせたウェーハに施し、発生した微小気泡層にて剥離して、ベースウェーハ１上に埋め込み酸化膜層３と単結晶シリコン層４とが形成された貼り合わせウェーハ１４を作製する（図３（ｇ）を参照）。なお、このときに、剥離面１９を有する剥離ウェーハ１８が派生する。
　このようにして、いわゆるＴｒａｐ－ｒｉｃｈ型の貼り合わせ半導体ウェーハが完成する。
　上記において、図２のＳ１１～Ｓ１２とＳ１３～Ｓ１４、図３の（ａ）～（ｃ）と（ｄ）～（ｅ）はそれぞれ、いずれの工程を先に行ってもよく、また、同時に進めてもよいことは言うまでもない。
　上記のように、ベースウェーハ上にベースウェーハと接するように多結晶シリコン層を形成するとともに、多結晶シリコン層の厚さを４μｍ以上とし、ベースウェーハとして比抵抗が２ｋΩ・ｃｍ以上のものを用いることで、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハを低コストで製造することができる。
＜実施形態２＞
　次に、図４を参照しながら、本発明の実施形態２の貼り合わせ半導体ウェーハについて説明する。
　図４の貼り合わせ半導体ウェーハ１４ａは、最上部の単結晶シリコン層４の主面側からこの単結晶シリコン層４及び誘電体層３を貫通し多結晶シリコン層２まで達する溝５が形成され、その溝５が、誘電体、又は、誘電体と多結晶シリコン層からなる多層膜で埋められている点で、図１の実施形態１の貼り合わせ半導体ウェーハ１４と異なっている。
　溝５の形成は、フォトリソグラフィー技術を用いたパターン形成とドライエッチングで容易に行うことができる。また、溝埋め込みについては、ＣＶＤや熱酸化により酸化膜等の誘電体単独で埋めることができ、あるいは、先に溝の内側を誘電体で薄く覆ってから多結晶シリコンで埋め込むという多層膜埋め込みを採用することもできる。
　このような溝５を形成することにより、高周波の漏れ電力や電子やホールなどのキャリアの移動を防ぐバリヤとして機能するために２次高調波をさらに低減できる。
　図４で示した溝５の底部は多結晶シリコン層２に達しており、多結晶シリコン層２のライフタイムが非常に短いという効果により、溝５の底部に反転層が形成されることはなく、２次高調波を一層低下できる構造となっている。溝５が、誘電体だけで埋められていても、誘電体と多結晶シリコン層からなる多層膜で埋められていても同様の効果が期待できることは言うまでない。
＜実施形態３＞
　次に、図５を参照しながら、本発明の実施形態３の貼り合わせ半導体ウェーハについて説明する。
　図５の貼り合わせ半導体ウェーハ１４ｂは、単結晶シリコン層４の主面側からこの単結晶シリコン層４及び誘電体層３及び多結晶シリコン層２を貫通しベースウェーハ１まで達する溝５が形成され、溝５の一部又は全体が、誘電体、又は、誘電体と多結晶シリコン層からなる多層膜で埋められている点で、図１の実施形態１の貼り合わせ半導体ウェーハ１４と異なっている。このような溝５を形成することにより、高周波の漏れ電力や電子やホールなどのキャリアの移動を防ぐバリヤとして機能するために２次高調波が低減できる。しかも、図５で示した溝５は、図４に示した実施形態２の溝５よりもその深さは深く、その底部はベースウェーハ１の中にその底部が位置している。この深さの効果により、２次高調波を更に一層低減できる構造となっている。
＜実施形態４＞
　次に、図６を参照しながら、本発明の実施形態４の貼り合わせ半導体ウェーハについて説明する。
　図６の貼り合わせ半導体ウェーハ１４ｃは、溝５の底部及びその近傍にはベースウェーハ１と同じ導電型でしかもベースウェーハ１より濃度が高い不純物領域６が設けられている点で、図５の実施形態３の貼り合わせ半導体ウェーハ１４ｂと異なっている。この不純物領域６は、いわゆるチャンネルストッパーとして機能し、反転層が横方向に全面でつながるのを分断する働きを成す。このような構造とすることにより、溝５の底部でベースウェーハ１に反転層が形成されるのを完全に防ぐことができる。この溝５の深さの効果と不純物領域６により、反転層を形成させずしかも２次高調波を更に一層低減できる構造となっている。
＜実施形態５＞
　次に、図７を参照しながら、本発明の実施形態２の貼り合わせ半導体ウェーハを用いたデバイスについて説明する。
　図７のデバイス１５は、図４の実施形態２の貼り合わせ半導体ウェーハ１４ａを用いて作製したデバイスである。図７のデバイス１５において、能動領域ＡにＭＯＳ型トランジスタが単結晶シリコン層４に拡散等により形成されている。ドレイン領域９とソース領域１０には金属電極７がオーミックコンタクトし、ソースＳからドレインＤに電流が流れる。ソースＳとドレインＤの間のチャンネル上にはゲート酸化膜８とゲートＧが形成され、この電流を制御する。
　溝５で囲われた領域に能動領域Ａが形成され、その他のデバイス領域Ｂには受動素子や他の能動素子が形成されるが、本発明として示した各種の実施形態の構造により、能動領域Ａからその他のデバイス領域Ｂに漏れる高周波電力やノイズは著しく低減でき、また、デバイス間の相互作用が極めて少なく、基本設計通りの動作をそれぞれのデバイスが行なうことで歩留まりも改善される。しかも、本発明の貼り合わせ半導体ウェーハを用いて作製したデバイスであれば、このような優れた高周波の集積回路が大量に、且つ安定に生産できる。
実験例
　以下、実験例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実験例１）
　図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、ベースウェーハ１の比抵抗は１ｋΩ・ｃｍとし、多結晶シリコン層２の厚さは、１μｍ～６μｍの範囲で変化させた。
　上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
　製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図８に示す。図８において、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示しており、この２次高調波上限値Ｃ以下でなければ、携帯電話等の通信の規格を満足しない、いわゆるスペックと呼ばれる規格値である。
（実験例２）
　図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、ベースウェーハ１の比抵抗は２ｋΩ・ｃｍとし、多結晶シリコン層２の厚さは、１μｍ～４μｍの範囲で変化させた。
　上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
　製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図９に示す。図９においても、図８と同様に、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示している。
（実験例３）
　図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、ベースウェーハ１の比抵抗は４ｋΩ・ｃｍとし、多結晶シリコン層２の厚さは、１μｍ～２μｍの範囲で変化させた。
　上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
　製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図１０に示す。図１０においても、図８と同様に、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示している。
　（実験例４）
　図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、多結晶シリコン層２の厚さは１μｍとし、ベースウェーハ１の比抵抗は、０．７ｋΩ・ｃｍ～７ｋΩ・ｃｍの範囲で変化させた。
　上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
　製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図１１に示す。図１１においても、図８と同様に、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示している。ここで、図１１の第１特性領域Ｆは、多結晶シリコン層２の厚さが１μｍの場合の２次高周波特性を示す領域であり、図１１の第２特性領域Ｅは、多結晶シリコン層２の厚さが４μｍの場合の２次高周波特性を示す領域である。
（実験例５）
　図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、多結晶シリコン層２の厚さは４μｍとし、ベースウェーハ１の比抵抗は、１ｋΩ・ｃｍ～４ｋΩ・ｃｍの範囲で変化させた。
　上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
　製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図１２に示す。図１２においても、図８と同様に、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示している。ここで、図１２の第１特性領域Ｆは、多結晶シリコン層２の厚さが１μｍの場合の２次高周波特性を示す領域であり、図１２の第２特性領域Ｅは、多結晶シリコン層２の厚さが４μｍの場合の２次高周波特性を示す領域である。
　図８からわかるように、ベースウェーハ１の比抵抗が１ｋΩ・ｃｍの場合には、多結晶シリコン層２の厚さが４μｍであっても、２次高調波特性は－８５ｄＢｍであり、２次高調波上限値Ｃである－８０ｄＢｍに対してマージンが５ｄＢｍしかなく、製造バラツキ等も考慮するとマージンが小さい。
　図９からわかるように、ベースウェーハ１の比抵抗が２ｋΩ・ｃｍの場合には、多結晶シリコン層２の厚さが４μｍであれば、２次高調波特性は－９０ｄＢｍであり、２次高調波上限値Ｃである－８０ｄＢｍに対してマージンが１０ｄＢｍあり、製造バラツキ等を考慮しても十分マージンがある。
　図１０からわかるように、ベースウェーハ１の比抵抗が４ｋΩ・ｃｍの場合には、多結晶シリコン層２の厚さが４μｍであれば、２次高調波特性は－９５ｄＢｍであり、２次高調波上限値Ｃである－８０ｄＢｍに対してマージンが１５ｄＢｍあり、ベースウェーハ１の比抵抗が２ｋΩ・ｃｍの場合よりもさらに大きなマージンがある。
　図１１からわかるように、多結晶シリコン層２の厚さが１μｍの場合には、ベースウェーハ１の比抵抗が２ｋΩ・ｃｍであっても、２次高調波特性は－８５ｄＢｍであり、２次高調波上限値Ｃである－８０ｄＢｍに対してマージンが５ｄＢｍしかなく、製造バラツキ等も考慮するとマージンが小さい。また、ベースウェーハ１の比抵抗が４ｋΩ・ｃｍであれば、２次高調波特性は－９０ｄＢｍ（第１特性領域Ｆ）が得られるが、多結晶シリコン層の厚さを４μｍにすることによって、２次高調波特性は－９５ｄＢｍ（第２特性領域Ｅ）まで向上する。この値（－９５ｄＢｍ）は、ベースウェーハ１の比抵抗が７～８ｋΩ・ｃｍの２次高調波特性と同等のレベルである。
　図１２からわかるように、多結晶シリコン層２の厚さが４μｍの場合には、ベースウェーハ１の比抵抗が２ｋΩ・ｃｍであれば、２次高調波特性は－９０ｄＢｍであり、２次高調波上限値Ｃである－８０ｄＢｍに対してマージンが１０ｄＢｍあり、製造バラツキ等を考慮しても十分マージンがある。また、多結晶シリコン層２の厚さを１μｍから４μｍにすることで、２次高調波特性を約５ｄＢｍ改善することができるので、ベースウェーハ１の比抵抗が４ｋΩ・ｃｍの場合には、多結晶シリコン層の厚さが１μｍでの２次高調波特性が－９０ｄＢｍ（第１特性領域Ｆ）であったのに対し、多結晶シリコン層の厚さが４μｍでは－９５ｄＢｍ（第２特性領域Ｅ）まで向上する。この値（－９５ｄＢｍ）は多結晶シリコン層の厚さが１μｍで、ベースウェーハ１の比抵抗が７～８ｋΩ・ｃｍの２次高調波特性と同等のレベルである。
　すなわち、本発明によれば、現状のシリコン単結晶の量産技術において量産が容易な比抵抗のベースウェーハを用いて、量産が困難な比抵抗のベースウェーハを用いた場合と同レベルの２次高調波特性を得られることがわかる。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (7)

  1. 　シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハであって、
    　前記多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であることを特徴とする貼り合わせ半導体ウェーハ。
  2. 　前記ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であることを特徴とする請求項１に記載の貼り合わせ半導体ウェーハ。
  3. 　前記単結晶シリコン層の主面側から、前記単結晶シリコン層及び前記誘電体層を貫通し、前記多結晶シリコン層まで達する溝が形成され、
    　前記溝が、誘電体、又は、誘電体及び多結晶シリコンからなる多層膜で埋められているものであることを特徴とする請求項1又は請求項２に記載の貼り合わせ半導体ウェーハ。
  4. 　前記単結晶シリコン層の主面側から、前記単結晶シリコン層、前記誘電体層、及び前記多結晶シリコン層を貫通し、前記ベースウェーハまで達する溝が形成され、前記溝が、誘電体、または、誘電体と多結晶シリコンからなる多層膜で埋められているものであることを特徴とする請求項１又は請求項２に記載の貼り合わせ半導体ウェーハ。
  5. 　前記ベースウェーハ内に位置し、かつ、前記ベースウェーハと同一導電型で前記ベースウェーハより高濃度な不純物領域が、前記溝の直下に形成されているものであることを特徴とする請求項４に記載の貼り合わせ半導体ウェーハ。
  6. 　シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有し、高周波集積回路用基板に用いられる貼り合わせ半導体ウェーハの製造方法であって、
    　前記ベースウェーハとして、比抵抗が２ｋΩ・ｃｍ以上のものを準備する工程と、
    　前記ベースウェーハ上に前記ベースウェーハと接するように多結晶シリコン層を４μｍ以上形成する工程と、
    　シリコン単結晶からなるボンドウェーハを準備する工程と、
    　前記ボンドウェーハ上に誘電膜を形成する工程と、
    　前記ベースウェーハの多結晶シリコン層と、前記ボンドウェーハの前記誘電体膜とが接するように、前記ベースウェーハと、前記ボンドウェーハとを貼り合わせる工程と、
    　前記ボンドウェーハを薄膜化して、前記単結晶シリコン層にする工程と
    を有することを特徴とする貼り合わせ半導体ウェーハの製造方法。
  7. 　前記準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることを特徴とする請求項６に記載の貼り合わせ半導体ウェーハの製造方法。
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