CN106575637B - 用于射频应用的结构 - Google Patents

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Abstract

本发明涉及用于射频应用的结构(1)，其包括：·高电阻率硅的支撑衬底(2)，其包括下部和上部(3)，对上部进行p型掺杂至深度D；·硅的介孔俘获层(4)，其形成在支撑衬底(2)的经掺杂的上部(3)中。根据本发明，该结构(1)的特征在于，深度D小于1微米，且俘获层(4)的孔隙率在20％与60％之间。

Description

用于射频应用的结构
技术领域
本发明涉及的技术领域为集成射频器件。
背景技术
集成器件通常形成在晶片形式的衬底上，晶片主要用作制造该器件的支撑物。然而，集成度的提高以及对这些器件的期望性能水平的提高，导致器件性能水平与这些器件形成所在的衬底的特性之间的关联性显著提高。对于射频(RF)器件来说尤其如此，射频器件处理频率在大约3kHz与300GHz之间的信号，其应用尤其属于电信领域(蜂窝电话、Wi-Fi、蓝牙等)。
作为器件/衬底关联性的示例，由高频信号在器件中的传播产生的电磁场穿透到衬底深部，并且与位于其中的任何电荷载流子相互作用。这导致了下述问题：信号的非线性失真(谐波)，插入损耗导致的信号的一部分能量的无谓消耗，以及部件之间可能的影响。
从而，RF器件的特性受制于其架构及其形成工艺，以及这些器件制造所在的衬底的限制插入损耗、相邻器件之间的串扰以及产生谐波的非线性失真现象的能力。
射频器件，例如天线开关和调谐器以及功率放大器，可以形成在不同类型的衬底上。
例如，已知的是蓝宝石上硅衬底，其通常称为SOS(蓝宝石上硅)，其使得根据微电子技术在硅的表面层上形成的部件享有蓝宝石衬底的绝缘特性的益处。例如，制造在该类型衬底上的天线开关和功率放大器展现出非常好的品质因数，但是由于该方案的整体成本，而一般只用在专营的应用中。
另外已知的是基于高电阻率硅的衬底，其包括支撑衬底、布置在支撑衬底上的俘获层、布置在俘获层上的介电层以及布置在介电层上的有源半导电层。支撑衬底通常展现出高于1kohm.cm的电阻率。俘获层可以包括未掺杂多晶硅。根据现有技术的高电阻率支撑衬底与俘获层的组合能够降低上述器件/衬底关联性，从而在RF器件中确保优异的性能水平。对此，本领域技术人员可以在来自Woodhead Publishing 的“Silicon-on-insulator(SOI)Technology,manufacture and applications”， points 10.7 and 10.8，OlegKononchuk and Bich-Yen Nguyen中找到对现有技术中已知的制造在高电阻率半导电衬底上的RF器件的性能水平的综述。
然而，多晶硅的俘获层具有下述缺陷：在高温热处理步骤中经历部分再结晶，这导致该层中的陷阱密度下降。随着移动电话标准的发展趋势要求更高的RF部件的规格，与该陷阱密度的下降相关的器件性能的变差对于一些应用而言是不能容忍的。
另外，用于产生衬底的堆叠的沉积多晶硅的步骤和表面制备的步骤十分敏感且昂贵。
替代该多晶硅俘获层的是多孔硅层。根据现有技术，多孔层的沉积不能获得非常薄的层厚度(小于1μm)。因此，现有技术的多孔层及其厚度(10μm与80μm之间)不能获得包括机械强度足以承受制造器件的某些步骤以及保留在最终的功能器件中的多孔层的衬底。
发明内容
发明目标
因此，本发明的一个目标为，提出克服了现有技术的缺陷的适于射频应用的结构。本发明的一个目标尤其为，提出一种满足RF应用的越来越高的需求而且可以降低制造成本的集成结构。
本发明涉及用于射频应用的结构，其包括：
·高电阻率硅的支撑衬底，其包括下部和上部，对上部进行p型掺杂至深度D；
·硅的介孔俘获层，其形成在支撑衬底的经掺杂的上部中；
根据本发明，该结构的特征在于，深度D小于1μm，且俘获层的孔隙率在20％与60％之间。
如此获得的俘获层的孔隙率能够精确地将俘获层的电阻率控制为处于可以为很高的水平(>5000ohm.cm)。从而，对孔隙率的设定(根据20％至60％的确切范围)以及对其中将形成俘获层的硅的支撑衬底的上部的掺杂的深度D(小于1μm)的设定能够：
-确保介孔层的优异的机械强度，使其能够保留在最终的功能器件中；
-以及向结构提供适合于射频应用的电阻率特性和绝缘特性。
另外，非常薄的介孔俘获层(小于1μm)的制造简化了在支撑衬底上沉积俘获层的步骤，以及可能的对于接下来要进行的工艺步骤而言所必需的表面准备的步骤。
根据本发明的有益的特征，下列各项单独使用或组合而使用：
-介孔俘获层的孔的直径在2nm与50nm之间；
-介孔俘获层通过对支撑衬底的经掺杂的上部的电解工艺来获得；
-电解工艺通过受到在电解的端子处的电压控制技术而受到控制；
-支撑衬底的下部的电阻率大于1000ohm.cm。
根据本发明的其他有益的特征，下列各项单独使用或组合而使用：
-有源层布置在俘获层上；
-有源层通过直接键合而转移至俘获层上；
-有源层由半导电材料形成；
-有源层由压电材料形成；
-有源层包括下列材料中的至少一种：硅、碳化硅、硅锗、铌酸锂、钽酸锂、石英和氮化铝；
-有源层的厚度在10nm与50μm之间；
-在俘获层与有源层之间布置介电层；
-介电层通过直接键合而转移至俘获层上；
-介电层包括下列材料中的至少一种：二氧化硅、氮化硅、氧化铝；
-介电层在10nm与6μm之间；
-在俘获层与介电层之间布置氮化硅(SiN)层。
根据本发明的其他有益特征，下述各项单独使用或组合而使用，在有源层之上或之中存在至少一个微电子器件：
-该微电子器件为开关电路或天线调谐电路或射频功率放大电路；
-该微电子器件包括多个有源部件以及多个无源部件；
-该微电子器件包括至少一个控制元件和一个MEMS开关元件，该MEMS开关元件由具有欧姆接触的微开关或电容性微开关构成；
-该微电子器件为通过体声波传播或表面声波传播而工作的射频滤波器。
附图说明
参考所附附图，根据下面的本发明的具体实施方式，本发明的其他特征和益处将显现，在附图中：
-图1表示杨氏模量与硅的孔隙度的依赖关系；
-图2表示本发明的第一实施方案；
-图3(a)和图3(b)表示本发明的第二实施方案；
-图4表示本发明的另一实施方案。
具体实施方式
根据本发明的用于射频应用的结构1、1'、11包括高电阻率(HR) 硅的支撑衬底2。高电阻率应当被理解为指的是高于1000ohm.cm的电阻率；其有益地在4000与10 000ohm.cm之间。
根据本发明，对HR硅的支撑衬底2在上部3上进行p型掺杂直至预定深度D(小于1μm)。该掺杂有益地通过下述方式进行：离子注入并随后进行RTA式烘烤以激活注入的p型掺杂剂，或外延p+层，或甚至通过“旋涂玻璃”(该术语描述的是，通过离心分离来沉积玻璃层)进行掺杂。
这样掺杂后，对HR硅的支撑衬底2的上层3进行电解工艺，以便将支撑衬底2的上部3转变为多孔层4(其将形成俘获层4)。先前引入到支撑衬底2的上部3的掺杂剂的深度D基本对应于俘获层4的厚度。
电解工艺可以包括例如电化学阳极氧化，在该工艺中，至少支撑衬底2的上部3被放置在包括电解质(例如氢氟酸)的腔室中。然后，在电解质中浸入阳极和阴极，并通过电流源为阳极和阴极供电。
多孔硅的形态有三种类型：
-大孔硅，其一般从轻掺杂n型硅获得，并且其孔的直径大于50 nm；
-介孔硅，其一般从强掺杂p型硅获得，并且其孔的直径在2nm 与50nm之间；
-纳孔硅(也称为微孔硅)，其一般从轻掺杂p型硅获得，并且其孔的直径小于2nm。
从而，依据衬底2的掺杂水平和电解工艺的条件(例如，对电流源施加的电流密度的调节)，孔隙率可以更高或更低并且受到控制。概括而言，层的孔隙度Po定义为层中未被占据的体积的分数，其表示为：
Po＝(d-dPo)/d
其中，d是无孔材料的密度，dPo是多孔材料的密度。
产生的俘获层4必须具有足以获得高缺陷密度(适于俘获在支撑衬底2中产生的反型载流子的)的孔隙率以及高电阻率水平。然而，该孔隙率与多孔层4的厚度相关联，同样影响俘获层4的机械强度。图1表示杨氏模量(符号为E，按吉帕斯卡(GigaPascal)表示)对于多孔层的孔隙率的依赖性。对于给定的厚度，孔隙率越大，机械特性越低：杨氏模量根据孔隙度百分比(Po)的降低反映了这种机械强度的降低。此外，对于给定的孔隙率，多孔层越厚，机械特性越低。申请人已经分辨出对于展现出与接下来的微电子步骤(沉积、烘烤、抛光等)兼容所需的机械强度，以及射频应用所需的电阻率特性的多孔层的工艺窗口。
因此，根据本发明的结构1、1'、11提出孔隙率在20％与60％之间、厚度小于1μm的俘获层4，以便确保结构1、1'、11的机械和电学性能水平。孔的直径在2nm与50nm之间的介孔形态能够在1μm的厚度上实现所需的孔隙度水平，其具有大量的陷阱密度(一般大于1013/cm2，使其能够俘获反型载流子)和高电阻率。
(介孔硅的)俘获层4的厚度D取决于支撑衬底2的上部3的p 型掺杂的深度。孔隙率取决于引入支撑衬底2的上部3的掺杂剂的量以及电解工艺的性能条件。
为了确保通过支撑衬底2的上部3的电解而进行的多孔化不会超过预定深度D，实施了对于电解的端子的电压的控制，从而能够确定 HR硅的支撑衬底2的非掺杂的下部何时开始多孔化并由此停止电解工艺。支撑衬底2的上部3的多孔化必须在引入衬底2的上部3的杂质的扩散尾迹(la queue de diffusion)大致处于深度D时停止。
根据本发明的用于射频应用的结构1、1'、11从而包括布置在高电阻率硅的支撑衬底2上的介孔硅的俘获层4，其孔隙度在20％与60％之间并且厚度小于1μm。俘获层的电阻率一般大于5000ohm.cm。
根据图2所示的本发明的第一实施方案，用于射频应用的结构1 可以采取尺寸与微电子工艺兼容的晶片的形式(其直径例如为200nm 或300nm)，该晶片包括支撑衬底2和俘获层4(图2( c) )。
HR硅的支撑衬底(图2( a) )的电阻率有益地大于4000ohm.cm。首先对其进行例如剂量为1e13/cm2且能量为50keV的硼离子注入，接下来进行1000℃下的热处理5分钟；从而形成了深度为大约200nm的p 掺杂上部3(图2( b) )。然后，对支撑衬底2进行电解：电流例如在10 与20mA/cm2之间，而电解溶液的HF浓度在10与30％之间。在支撑衬底2的已掺杂的上部3中形成了硅的介孔俘获层4(图2( c) )。所获得的孔隙度(其取决于掺杂剂的量和在电解过程中施加的电流密度) 约为50％；孔的大小在2与50nm之间。该制造工艺简单且便宜，其能够获得展现出与射频应用的规格相兼容的机械和电学特性的结构1：
-优异的机械强度，使得能够承受形成微电子部件的各个压力步骤；
-稳定的绝缘特性(即使在进行了用于形成微电子部件的高温热处理之后)，其与支撑衬底2的高电阻率相关，还与介孔俘获层4的电荷俘获量相关。
图3表示本发明的第二实施方案。根据该第二实施方案的第一变化形式，如图3(a) 所示，用于射频应用的结构1'可以采取晶片的形式并且进一步包括有源层5，该有源层布置在俘获层4上，RF部件能够形成在该有源层之上和之中。有源层5有益地能够由半导电材料和/或压电材料构成。有益地但非限制性地，有源层5包括下列材料中的至少一种：硅、碳化硅、硅锗、铌酸锂、钽酸锂、石英、氮化铝等。依据要制造的部件，有源层5的厚度可以从几纳米(例如10nm)变化到几十微米(例如50μm)。
作为示例，通过本领域技术人员熟知的薄层转移工艺中的一种，有源层5被转移至包括俘获层4的支撑衬底2，这些薄层转移工艺包括：
-Smart CutTM工艺，其基于将轻氢和/或氦离子注入到施主衬底中，以及通过例如分子粘附来将该施主衬底直接键合到俘获层4上，该俘获层自身布置在支撑衬底2上；分离步骤然后能够在脆化平面的水平将薄的表面层从施主衬底分开(有源层)，该脆化平面由离子的注入深度来限定。加工步骤，其可以包括高温热处理，最终提供有源层5 所需的晶体品质和表面品质。该工艺尤其适于制造薄的有源层(例如对于硅的层，厚度在几纳米与大约1.5μm之间)。
-在Smart Cut工艺之后进行外延步骤，其尤其能够获得更厚的有源层(例如，从几十nm到20μm)。
-直接键合和机械、化学和/或机械-化学减薄工艺；这些工艺包括：通过分子粘附将施主衬底直接组装到俘获层4上，该俘获层自身布置在支撑衬底2上；然后例如通过研磨和抛光(CMP，“化学机械抛光”) 将施主衬底减薄至所希望的有源层5的厚度。这些工艺尤其适于厚层 (例如从几微米至几十微米、上至几百微米)的转移。
根据图3( b) 所示的第二实施方案的另一变化形式，用于射频应用的结构1'还可以包括介电层6，其布置在有源层5与俘获层4之间。有益地但非限制性地，介电层6包括下列材料中的至少一种：二氧化硅、氮化硅、氧化铝等。其厚度能够在10nm与3μm之间变化。
介电层6通过在将有源层5转移至俘获层4上之前在俘获层4或施主衬底上进行热氧化或LPCVD或PECVD或HDP沉积来获得。
如同用于射频应用的SOI(绝缘体上硅)衬底的领域中熟知的，这样的介电层(例如，通过硅的支撑衬底上的硅的氧化物形成的)包括正电荷。这些电荷由介电层的界面处的来自支撑衬底的负电荷补偿。在介电层下，这些电荷在支撑衬底中产生导电层，其电阻率下降 10-100ohm.cm左右。对支撑衬底的电阻率很敏感的电学性能水平(例如，信号的线性度、插入噪声的水平、无源部件的品质因数等)因此由于该导电层的存在而大大降低。
俘获层4的功能则为，俘获在支撑衬底2中产生的全部移动电荷，以便支撑衬底维持高且稳定的电阻率水平。
图4展现了根据本发明的第三实施方案。根据图4( a) 所示的该第三实施方案的第一变化形式，用于射频应用的结构11可以包括有源层5 之上或之中的微电子器件7，或由有源层5之上或之中的微电子器件7 构成，该有源层布置在介电层6上或直接布置在俘获层4上。微电子器件7可以是根据硅微电子技术形成的开关电路(称为开关)或天线调谐或同步电路(称为调谐器)或甚至功率放大电路(称为功率放大器)。硅的有源层5的厚度一般在50nm与180nm之间，例如为145nm，而下面的介电层6的厚度在50nm与400nm之间，例如为200nm；俘获层4布置在介电层6与支撑衬底2之间。形成在有源层5之中和之上的微电子器件7包括多个(MOS或双极型等的)有源部件以及多个无源部件(电容器、电感器、电阻器、共振器、过滤器类型等)。
微电子部件的制造需要进行多个步骤，包括一般在950-1100℃或更高温度下进行的高温热处理。上述介孔硅的俘获层4在这样的热处理后维持其物理和电学特性。
根据图4( b) 所示的该实施方案的另一变化形式，微电子器件7可以首先形成在SOI(绝缘体上硅)类型的衬底上，然后通过本领域技术人员已知的层转移技术而转移至根据本发明的包括布置在支撑衬底2上的俘获层4的结构1上。
在该特定情况下，一方面，结构11包括支撑衬底2，俘获层4布置在该支撑衬底上；微电子器件7的部件的层在俘获层上：金属互连和介电层的所谓“后端”部分布置在俘获层4上，部分产生在有源层5 中的所谓“前端”部分(硅)自身在“后端”部分上。最后，在上面的是有源层5，以及可选的介电层6'。
在这两个特定情况中，由于支撑衬底2和俘获层4的高且稳定的电阻率，旨再在器件7中传播的高频信号产生的电磁场(该电磁场会穿透到俘获层4和支撑衬底2中)仅经历低损耗(插入损耗)和扰动 (串扰、谐波)。有益地，根据本发明的结构11得益于相比现有技术简单且经济的制造俘获层4的工艺；且其提供了至少相当的性能水平。
根据第四实施方案，用于射频应用的结构11可以包括微电子器件 7或由微电子器件7构成，该微电子器件包括至少一个控制元件和一个 MEMS(微机电系统)开关元件，MEMS开关元件由具有欧姆接触的微开关或电容性微开关构成。
在硅的有源层下方的介电层的存在可以有助于制造MEMS。因此，作为示例，根据本发明的结构11可以包括厚度在20nm与2微米之间 (有益地为145nm)的硅的有源层5、以及下方的厚度在20nm与1微米之间(有益地为400nm)介电层6；俘获层4布置在介电层6与支撑衬底2之间。MEMS部分的制造则基于表面微加工技术，其尤其能够释放硅的有源层中的梁或移动膜。
或者，通过连续沉积多个层(包括电极、电介质、牺牲层、有源层)并且在这些不同的层上制造图案，MEMS部分可以直接形成在俘获层4上。
如同前一个实施方案，通常在MEMS部分之前进行的用于制造控制元件(例如CMOS)的微电子工艺需要应用高温热处理。因此，俘获层4对该类型的处理的机械强度及其维持其电学特性(高电阻率以及适于俘获移动载流子的陷阱密度)的能力是关键的优势。
与第三实施方案一样，在该器件7中传播的高频信号产生电磁场，该电磁场穿透进入俘获层4和支撑衬底2。由于设置有俘获层4的支撑衬底2的高且稳定的电阻率，损耗(插入损耗)、失真(谐波)以及扰动(串扰等)将会减轻。
根据第五实施方案，用于射频应用的结构11可以包括微电子器件 7或由微电子器件7构成，该微电子器件包括通过体声波(BAW)传播来工作的射频滤波器。
制造FBAR(薄膜体声波共振器)类型的BAW滤波器需要由压电材料构成的有源层5，其中，声波将被包含在围绕该有源层的两个电极之间。因此，作为示例，根据本发明的结构11可以包括厚度在50nm 与1微米之间(有益地为100nm)的氮化铝的有源层5、以及厚度在1与6μm之间的介电层6(例如，氧化硅)；俘获层4布置在介电层6 与支撑衬底2之间。在滤波器的有源层下方，即声波需要传播的区域形成了绝缘腔体。
制造BAW滤波器则需要沉积电极(RF信号要施加到该电极)的步骤。
根据本发明的结构11一方面能够限制绝缘腔体的深度，由于支撑衬底和俘获层的高且稳定的电阻率，该绝缘腔体的相对于衬底的绝缘功能的关键性降低；这对于这些器件的制造工艺的简化、灵活性和稳定性而言是有益的。而且，根据本发明的结构11能够在滤波器中获得更好的性能水平(尤其就线性度而言)。
根据该第五实施方案的变化形式，微电子器件7包括通过表面声波(SAW)传播来工作的射频滤波器。
SAW滤波器的制造需要由压电材料构成的有源层5，在有源层的表面上将要形成电极梳：声波将在这些电极之间传播。因此，作为示例，根据本发明的结构11可以包括厚度在200nm与20μm之间(有益地为0.6μm)的钽酸锂的有源层5；俘获层4布置在介电层5与支撑衬底2之间。在有源层5与俘获层4之间可以可选地加入介电层6。
根据本发明的结构11能够获得更好的滤波器性能水平，尤其就插入损耗和线性度而言。
根据本发明的用于射频应用的结构1、1'、11不限于上述实施方案。其适于传播高频信号并且可能经受不希望的在支撑衬底中的损耗或扰动的任何应用，这是因为布置在支撑衬底2上的俘获层4的物理和电学特性在组件上提供了优异的RF特性(限制损耗、非线性度和其他扰动)。

Claims (15)

1.一种用于射频应用的结构(1、1'、11)，包括：
-高电阻率硅的支撑衬底(2)，其包括下部和上部(3)，对上部进行p型掺杂至深度D；
-硅的介孔俘获层(4)，其形成在支撑衬底(2)的经掺杂的上部(3)中；
该结构(1、1'、11)的特征在于，深度D小于1微米，且俘获层(4)的孔隙率在20％与60％之间，用于俘获在支撑衬底(2)中产生的反型载流子。
2.根据权利要求1所述的用于射频应用的结构(1、1'、11)，其中，介孔俘获层(4)的孔的直径在2nm与50nm之间。
3.根据在前权利要求中的任一项所述的用于射频应用的结构(1、1'、11)，其中，支撑衬底(2)的下部的电阻率大于1000ohm.cm。
4.根据权利要求1所述的用于射频应用的结构(1、1'、11)，其中，有源层(5)布置在俘获层(4)上。
5.根据前一项权利要求所述的用于射频应用的结构(1、1'、11)，其中，有源层(5)由半导电材料形成。
6.根据权利要求4所述的用于射频应用的结构(1、1'、11)，其中，有源层(5)由压电材料形成。
7.根据权利要求4所述的用于射频应用的结构(1、1'、11)，其中，有源层(5)包括下列材料中的至少一种：硅、碳化硅、硅锗、铌酸锂、钽酸锂、石英和氮化铝。
8.根据权利要求4所述的用于射频应用的结构(1、1'、11)，其中，有源层(5)的厚度在10nm与50μm之间。
9.根据权利要求4所述的用于射频应用的结构(1、1'、11)，其中，在俘获层(4)与有源层(5)之间布置介电层(6)。
10.根据前一项权利要求所述的用于射频应用的结构(1、1'、11)，其中，介电层(6)包括下列材料中的至少一种：二氧化硅、氮化硅和氧化铝。
11.根据权利要求9所述的用于射频应用的结构(1、1'、11)，其中，介电层(6)在10nm与6μm之间。
12.根据权利要求4所述的用于射频应用的结构(1、1'、11)，其中，在有源层(5)之上或之中存在至少一个微电子器件(7)，该微电子器件(7)为开关电路或天线调谐电路或射频功率放大电路。
13.根据权利要求4所述的用于射频应用的结构(1、1'、11)，其中，在有源层(5)之上或之中存在至少一个微电子器件(7)，该微电子器件(7)包括多个有源部件以及多个无源部件。
14.根据权利要求4所述的用于射频应用的结构(1、1'、11)，其中，在有源层(5)之上或之中存在至少一个微电子器件(7)，该微电子器件(7)包括至少一个控制元件和一个MEMS开关元件，该MEMS开关元件由具有欧姆接触的微开关或电容性微开关构成。
15.根据权利要求4所述的用于射频应用的结构(1、1'、11)，其中，在有源层(5)之上或之中存在至少一个微电子器件(7)，该微电子器件(7)为通过体声波传播或表面声波传播而工作的射频滤波器。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275197A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10468295B2 (en) * 2016-12-05 2019-11-05 GlobalWafers Co. Ltd. High resistivity silicon-on-insulator structure and method of manufacture thereof
FR3062238A1 (fr) * 2017-01-26 2018-07-27 Soitec Support pour une structure semi-conductrice
FR3062517B1 (fr) * 2017-02-02 2019-03-15 Soitec Structure pour application radiofrequence
FR3063854B1 (fr) * 2017-03-13 2021-08-27 Commissariat Energie Atomique Resonateur saw a couches d'attenuation d'ondes parasites
US10784348B2 (en) 2017-03-23 2020-09-22 Qualcomm Incorporated Porous semiconductor handle substrate
US10134837B1 (en) * 2017-06-30 2018-11-20 Qualcomm Incorporated Porous silicon post processing
US10224396B1 (en) 2017-11-20 2019-03-05 Globalfoundries Inc. Deep trench isolation structures
WO2019111893A1 (ja) * 2017-12-06 2019-06-13 株式会社村田製作所 弾性波装置
FR3079661A1 (fr) * 2018-03-29 2019-10-04 Soitec Procede de fabrication d'un substrat pour filtre radiofrequence
FR3079662B1 (fr) * 2018-03-30 2020-02-28 Soitec Substrat pour applications radiofrequences et procede de fabrication associe
WO2020008116A1 (fr) * 2018-07-05 2020-01-09 Soitec Substrat pour un dispositif integre radioafrequence et son procede de fabrication
US10658474B2 (en) * 2018-08-14 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming thin semiconductor-on-insulator (SOI) substrates
DE102018131946A1 (de) 2018-12-12 2020-06-18 RF360 Europe GmbH Dünnfilm-SAW-Vorrichtung
FR3098342B1 (fr) 2019-07-02 2021-06-04 Soitec Silicon On Insulator structure semi-conductrice comprenant une couche poreuse enterrée, pour applications RF
CN114207782A (zh) * 2019-07-19 2022-03-18 Iqe公开有限公司 具有可调介电常数和可调热导率的半导体材料
US20220407491A1 (en) * 2019-09-18 2022-12-22 Frec'n'sys Transducer structure for an acoustic wave device
EP3840033A1 (fr) * 2019-12-17 2021-06-23 Commissariat à l'énergie atomique et aux énergies alternatives Procédé de fabrication d'un substrat rf-soi à couche de piégeage issue d'une transformation cristalline d'une couche enterrée
FR3105574B1 (fr) * 2019-12-19 2023-01-13 Commissariat Energie Atomique Empilement multicouches de type semi-conducteur-sur-isolant, procédé d’élaboration associé, et module radiofréquence le comprenant
CN113540339A (zh) * 2020-04-21 2021-10-22 济南晶正电子科技有限公司 一种制备压电复合薄膜的方法及压电复合薄膜
CN113629182A (zh) * 2020-05-08 2021-11-09 济南晶正电子科技有限公司 一种tc-saw复合衬底及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255731B1 (en) * 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
CN1467840A (zh) * 2002-06-07 2004-01-14 ��ʿͨ��ʽ���� 半导体器件及其制造方法
CN1716607A (zh) * 2004-05-25 2006-01-04 株式会社瑞萨科技 半导体器件及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2994837B2 (ja) 1992-01-31 1999-12-27 キヤノン株式会社 半導体基板の平坦化方法、半導体基板の作製方法、及び半導体基板
JP4623451B2 (ja) 1997-07-30 2011-02-02 忠弘 大見 半導体基板及びその作製方法
EP0969522A1 (en) 1998-07-03 2000-01-05 Interuniversitair Microelektronica Centrum Vzw A thin-film opto-electronic device and a method of making it
US6180497B1 (en) * 1998-07-23 2001-01-30 Canon Kabushiki Kaisha Method for producing semiconductor base members
US20040152276A1 (en) 2003-01-14 2004-08-05 Naoki Nishimura Device, and substrate on which circuit and antenna are formed
JP4434592B2 (ja) * 2003-01-14 2010-03-17 キヤノン株式会社 デバイス
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
TWI243496B (en) * 2003-12-15 2005-11-11 Canon Kk Piezoelectric film element, method of manufacturing the same, and liquid discharge head
JP2006229282A (ja) * 2005-02-15 2006-08-31 Kyocera Corp 薄膜バルク音響波共振子およびフィルタならびに通信装置
US7410883B2 (en) * 2005-04-13 2008-08-12 Corning Incorporated Glass-based semiconductor on insulator structures and methods of making same
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US8481405B2 (en) * 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
JP5673170B2 (ja) 2011-02-09 2015-02-18 信越半導体株式会社 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法
FR2977070A1 (fr) 2011-06-23 2012-12-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat semi-conducteur comprenant du silicium poreux, et substrat semi-conducteur
FR2977075A1 (fr) * 2011-06-23 2012-12-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat semi-conducteur, et substrat semi-conducteur
US20140212982A1 (en) * 2013-01-29 2014-07-31 University Of Saskatchewan Methods of selectively detecting the presence of a compound in a gaseous medium

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255731B1 (en) * 1997-07-30 2001-07-03 Canon Kabushiki Kaisha SOI bonding structure
CN1467840A (zh) * 2002-06-07 2004-01-14 ��ʿͨ��ʽ���� 半导体器件及其制造方法
CN1716607A (zh) * 2004-05-25 2006-01-04 株式会社瑞萨科技 半导体器件及其制造方法

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