WO2019111893A1 - 弾性波装置 - Google Patents

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WO2019111893A1
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semiconductor substrate
porous layer
wave device
elastic wave
layer
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Inventor
翔 永友
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/25—Constructional features of resonators using surface acoustic waves

Definitions

  • the present invention relates to an elastic wave device.
  • Patent Document 1 discloses an example of an elastic wave device.
  • the auxiliary substrate, the insulating film, and the main substrate are stacked in this order, and the comb electrode is provided on the main substrate.
  • the main substrate is a piezoelectric substrate.
  • Silicon (Si) is mentioned as a material of the auxiliary substrate.
  • Silicon oxide is mentioned as a material of an insulating film.
  • An object of the present invention is to provide an elastic wave device capable of suppressing non-linear distortion.
  • An elastic wave device includes a semiconductor substrate, a dielectric film provided on the semiconductor substrate, a piezoelectric layer provided on the dielectric film, and a piezoelectric layer provided on the piezoelectric layer.
  • the semiconductor substrate has a porous layer reaching the main surface on the dielectric film side, and the porous layer is positioned at least in a portion overlapping with the IDT electrode in plan view There is.
  • nonlinear distortion can be controlled.
  • FIG. 1 is a front cross-sectional view of an elastic wave device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view of the elastic wave device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing double distortion at 900 MHz of a coplanar line formed on a substrate.
  • FIG. 4 is a front cross-sectional view of an elastic wave device according to a second embodiment of the present invention.
  • FIG. 1 is a front cross-sectional view of an elastic wave device according to a first embodiment of the present invention.
  • the elastic wave device 1 has a semiconductor substrate 2.
  • the semiconductor substrate 2 is a substrate made of a p-type semiconductor. More specifically, the semiconductor substrate 2 contains p-type silicon as a main component. In the present specification, the term “main component” means containing 50% by weight or more.
  • the material of the semiconductor substrate 2 is not limited to the above.
  • the semiconductor substrate 2 of the present embodiment is a low resistance semiconductor substrate having a resistivity of 0.001 ⁇ cm or more and 0.005 ⁇ cm or less.
  • the resistivity of the semiconductor substrate 2 is not limited to the above.
  • the semiconductor substrate 2 has a main surface 2a.
  • the semiconductor substrate 2 has a porous layer 3 reaching the main surface 2 a and a dense layer 4 surrounding the porous layer 3.
  • the porous layer 3 and the dense layer 4 constitute the main surface 2 a of the semiconductor substrate 2.
  • the dense layer 4 is a denser layer than the porous layer 3.
  • the density of the dense layer 4 is higher than the density of the porous layer 3.
  • the dense layer 4 does not contain pores.
  • each pore in the porous layer 3 is a mesopore, and the diameter is about 10 nm or more and 100 nm or less.
  • the porosity of the porous layer 3 is 50% or more.
  • the diameter and porosity of the pores of the porous layer 3 are not limited to the above.
  • the porous layer 3 has a semi-elliptical shape.
  • the shape of the porous layer 3 is not limited to the above, and may be, for example, a rectangular shape.
  • the thickness of the semiconductor substrate 2 is not particularly limited, but is about 500 ⁇ m to 600 ⁇ m in the present embodiment.
  • the thickness of the porous layer 3 is not particularly limited, but is 150 ⁇ m or more in the present embodiment. In the present specification, the thickness of the porous layer 3 refers to the thickness of the thickest portion of the porous layer 3 in the direction parallel to the thickness direction of the semiconductor substrate 2.
  • a dielectric film 5 is provided on the main surface 2 a of the semiconductor substrate 2.
  • the dielectric film 5 is not particularly limited, but in the present embodiment, silicon oxide is a main component. More specifically, silicon oxide is represented by SiO x , and the dielectric film 5 of the elastic wave device 1 contains SiO 2 as a main component.
  • the dielectric film 5 may have silicon oxide or the like in which x is a number other than 2 as a main component.
  • a piezoelectric layer 6 is provided on the dielectric film 5.
  • the piezoelectric layer 6 is made of lithium tantalate.
  • the lithium tantalate of the piezoelectric layer 6 is represented by LiTaO 3 .
  • the piezoelectric layer 6 may be formed of a piezoelectric single crystal other than lithium tantalate such as lithium niobate, or may be formed of a piezoelectric ceramic such as ZnO, AlN, or PZT.
  • An IDT electrode 7 is provided on the piezoelectric layer 6. By applying an alternating voltage to the IDT electrode 7, an elastic wave is excited.
  • the reflector 8 and the reflector 9 are provided on both sides of the IDT electrode 7 in the elastic wave propagation direction.
  • an elastic wave resonator is configured.
  • the elastic wave device 1 of the present embodiment is an elastic wave resonator, but is not limited to this, and may be, for example, a longitudinally coupled resonator type elastic wave filter, a filter device including the above elastic wave resonator, etc. .
  • FIG. 2 is a plan view of the elastic wave device according to the first embodiment.
  • the porous layer 3 is located in a portion of the semiconductor substrate 2 overlapping the IDT electrode 7, the reflector 8 and the reflector 9 in plan view. In the plan view, the dense layer 4 surrounds the porous layer 3.
  • the feature of the present embodiment is that the semiconductor substrate 2 has the porous layer 3 reaching the main surface 2 a on the dielectric film 5 side, and the porous layer 3 overlaps the IDT electrode 7 in plan view of the semiconductor substrate 2. It is located in Since the porous layer 3 is disposed in a portion where the semiconductor substrate 2 and the dielectric film 5 are in contact with each other, generation of charges at the interface between the semiconductor substrate 2 and the dielectric film 5 can be suppressed.
  • the portion of the semiconductor substrate 2 overlapping the IDT electrode 7 in plan view has a particularly high intensity of the electric field from the IDT electrode 7.
  • the porous layer 3 is located at a portion where the strength of the electric field is particularly high.
  • the dielectric constant of the porous layer 3 is lower than the dielectric constant of the dense layer 4. Therefore, interference between the electric field from the IDT electrode 7 and the charge in the semiconductor substrate 2 can be effectively suppressed. Therefore, non-linear distortion due to the interference can be effectively suppressed.
  • the dense layer 4 surrounds the porous layer 3 in plan view.
  • the dense layer 4 also constitutes the main surface 2 a of the semiconductor substrate 2. Therefore, the dielectric film 5 and the piezoelectric layer 6 can be suitably supported by the semiconductor substrate 2, and the strength of the elastic wave device 1 can be increased.
  • the thickness of the porous layer 3 is thickest in a portion overlapping with the vicinity of the center of the IDT electrode 7 in plan view.
  • the thickness of the porous layer 3 is thinner from the portion overlapping the vicinity of the center of the IDT electrode 7 toward the outer side in the elastic wave propagation direction and the direction orthogonal to the direction.
  • the intensity of the electric field from the IDT electrode 7 is particularly high in a portion overlapping the vicinity of the center of the IDT electrode 7.
  • the thickness of the porous layer 3 is the largest, the interference between the electric field and the charge in the semiconductor substrate 2 can be suppressed more effectively.
  • the thickness of the porous layer 3 is thin in other portions, the decrease in the strength of the semiconductor substrate 2 can be effectively suppressed.
  • the double strain when the coplanar line is formed on a p-type silicon substrate having a porous layer and the double strain when the coplanar line is formed on another substrate And the result compared with.
  • the substrate to be compared was a quartz substrate, a p-type silicon substrate having no porous layer, and a substrate provided with a polysilicon layer as a trap rich layer on the surface of a high resistance silicon wafer.
  • FIG. 3 is a diagram showing double distortion at 900 MHz of a coplanar line formed on a substrate.
  • the silicon substrate which has a porous layer is used is described as porous silicon.
  • the case where a substrate provided with a polysilicon layer on the surface of a high resistance silicon wafer is used as a trap rich layer is described as a trap rich high resistance silicon.
  • FIG. 3 the result of using a p-type silicon substrate having a porous layer is shown by a broken line, and the other results are shown by a solid line.
  • the porous layer 3 shown in FIG. 1 can be formed, for example, by anodizing the base material of the semiconductor substrate 2 with a concentrated hydrofluoric acid solution.
  • m1 of the base material of the semiconductor substrate 2 before etching by anodization m2 of the mass after the etching is m2, and mass of the porous layer 3 removed is m3.
  • P The porosity is P.
  • the porous layer 3 may be removed, for example, with a potassium hydroxide aqueous solution or the like.
  • the porosity may be measured by ultrasonic measurement.
  • the relative permittivity of the porous layer 3 is in accordance with the Vegard rule of the semiconductor and air as follows: It can be estimated by the equation.
  • the relative permittivity of the porous layer 3 is denoted by ⁇ P.
  • ⁇ P ⁇ S -P / 100 ⁇ ( ⁇ S - ⁇ Air )
  • the relative dielectric constant ⁇ P of the porous layer 3 can be estimated by the following equation.
  • the porosity P As the porosity P is higher, the relative dielectric constant ⁇ P of the porous layer 3 is lower. Therefore, as the porosity P is higher, the interference between the electric field from the IDT electrode 7 and the charge in the semiconductor substrate 2 can be further suppressed, and the non-linear distortion can be further suppressed.
  • the porosity P is preferably 30% or more, and more preferably 80% or more.
  • the relative permittivity ⁇ P of the porous layer 3 is 3.7 or less, which is lower than 1/3 of the relative permittivity of silicon itself. Thus, non-linear distortion can be further suppressed.
  • the porosity P is preferably 85% or less. Thereby, the decrease in the strength of the semiconductor substrate 2 can be suppressed.
  • the thickness of the porous layer 3 is preferably 15 ⁇ m or more, more preferably 100 ⁇ m or more, and still more preferably 200 ⁇ m or more. In this case, the interference between the electric field from the IDT electrode 7 and the charge in the semiconductor substrate 2 can be further suppressed.
  • the resistivity of the semiconductor substrate 2 is preferably 10 ⁇ cm or less, more preferably 1 ⁇ cm or less, and still more preferably 0.1 ⁇ cm or less.
  • a semiconductor substrate with low resistivity can be obtained more easily than a semiconductor substrate with high resistivity.
  • the semiconductor substrate 2 of the present embodiment has the porous layer 3 which reaches the main surface 2 a and is located in a portion overlapping with the IDT electrode 7 in plan view. Therefore, even when the resistivity of semiconductor substrate 2 is low, charges are not easily generated at the interface between semiconductor substrate 2 and dielectric film 5, and interference between the electric field from IDT electrode 7 and the charges in semiconductor substrate 2 is suppressed. can do. Therefore, the productivity can be enhanced and the non-linear distortion can be suppressed.
  • the semiconductor substrate 2 is preferably made of a p-type semiconductor. In this case, anodization at the time of forming the porous layer 3 can be easily performed, and productivity can be enhanced.
  • FIG. 4 is a front cross-sectional view of an elastic wave device according to a second embodiment.
  • the present embodiment is different from the first embodiment in the arrangement of the porous layer 13.
  • the elastic wave device 11 of the present embodiment has the same configuration as the elastic wave device 1 of the first embodiment except for the above points.
  • the porous layer 13 is provided on the dense layer 14.
  • the main surface 12 a of the semiconductor substrate 12 is constituted only by the porous layer 13.
  • the porous layer 13 is located in a portion of the semiconductor substrate 12 overlapping the IDT electrode 7 in a plan view. Therefore, as in the first embodiment, it is difficult to generate charges at the interface between the semiconductor substrate 12 and the dielectric film 5 and to suppress interference between the electric field from the IDT electrode 7 and the charges in the semiconductor substrate 12. it can. Therefore, non-linear distortion hardly occurs.

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Abstract

非線形歪を抑制することができる、弾性波装置を提供する。　弾性波装置１は、半導体基板２と、半導体基板２上に設けられている誘電体膜５と、誘電体膜５上に設けられている圧電体層６と、圧電体層６上に設けられているＩＤＴ電極７とを備える。半導体基板２が、誘電体膜５側の主面２ａに至っているポーラス層３を有し、少なくとも、平面視においてＩＤＴ電極７と重なる部分に、ポーラス層３が位置している。

Description

弾性波装置
　本発明は、弾性波装置に関する。
　従来、弾性波装置は、携帯電話機のフィルタなどに広く用いられている。下記の特許文献１には、弾性波装置の一例が開示されている。この弾性波装置においては、補助基板、絶縁性膜及び主基板がこの順序で積層されており、主基板上に櫛形電極が設けられている。ここで、主基板は圧電基板である。補助基板の材料としてはシリコン（Ｓｉ）が挙げられている。絶縁性膜の材料としては酸化ケイ素が挙げられている。
特開平１１－０５５０７０号公報
　特許文献１に記載のような弾性波装置においては、補助基板上に絶縁性膜が積層されていることにより、補助基板の絶縁性膜側の表面の抵抗が低くなる傾向があった。そのため、櫛形電極からの電界が、上記表面において生じた電荷と干渉することによる非線形歪が生じることがあった。このような干渉により非線形歪が生じる現象は、ＰＳＣ（Ｐａｒａｓｉｔｉｃ　Ｓｕｒｆａｃｅ　Ｃｏｎｄｕｃｔｉｏｎ）と呼ばれる。上記の弾性波装置においては、非線形歪が生じることにより、電気的特性が劣化する傾向があった。
　本発明の目的は、非線形歪を抑制することができる、弾性波装置を提供することにある。
　本発明に係る弾性波装置は、半導体基板と、前記半導体基板上に設けられている誘電体膜と、前記誘電体膜上に設けられている圧電体層と、前記圧電体層上に設けられているＩＤＴ電極とを備え、前記半導体基板が、前記誘電体膜側の主面に至っているポーラス層を有し、少なくとも、平面視において前記ＩＤＴ電極と重なる部分に、前記ポーラス層が位置している。
　本発明に係る弾性波装置によれば、非線形歪を抑制することができる。
図１は、本発明の第１の実施形態に係る弾性波装置の正面断面図である。 図２は、本発明の第１の実施形態に係る弾性波装置の平面図である。 図３は、基板上に形成されたコプレーナラインの、９００ＭＨｚにおける２倍歪を示す図である。 図４は、本発明の第２の実施形態に係る弾性波装置の正面断面図である。
　以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
　なお、本明細書に記載の各実施形態は、例示的なものであり、異なる実施形態間において、構成の部分的な置換または組み合わせが可能であることを指摘しておく。
　図１は、本発明の第１の実施形態に係る弾性波装置の正面断面図である。
　弾性波装置１は半導体基板２を有する。半導体基板２はｐ型半導体からなる基板である。より具体的には、半導体基板２はｐ型シリコンを主成分としている。本明細書において、主成分とするとは、５０重量％以上含むことをいう。なお、半導体基板２の材料は上記に限定されない。
　本実施形態の半導体基板２は、抵抗率が０．００１Ωｃｍ以上、０．００５Ωｃｍ以下の低抵抗の半導体基板である。なお、半導体基板２の抵抗率は上記に限定されない。
　半導体基板２は主面２ａを有する。半導体基板２は、主面２ａに至っているポーラス層３と、ポーラス層３を囲んでいる緻密層４とを有する。ポーラス層３及び緻密層４により、半導体基板２の上記主面２ａが構成されている。
　ここで、緻密層４は、ポーラス層３よりも緻密な層である。緻密層４の密度はポーラス層３の密度よりも高い。本実施形態において、緻密層４は孔を含まない。他方、ポーラス層３におけるそれぞれの孔はメソポアであり、直径は１０ｎｍ以上、１００ｎｍ以下程度である。ポーラス層３の空隙率は５０％以上である。なお、ポーラス層３の孔の直径及び空隙率は上記に限定されない。
　ポーラス層３は、半楕円体状の形状を有する。なお、ポーラス層３の形状は上記に限定されず、例えば、直方体状などであってもよい。
　半導体基板２の厚みは、特に限定されないが、本実施形態では５００μｍ以上、６００μｍ以下程度である。ポーラス層３の厚みは、特に限定されないが、本実施形態では１５０μｍ以上である。なお、本明細書において、ポーラス層３の厚みとは、半導体基板２の厚み方向と平行な方向において、ポーラス層３が最も厚い部分の厚みをいう。
　半導体基板２の主面２ａ上には誘電体膜５が設けられている。誘電体膜５は、特に限定されないが、本実施形態においては酸化ケイ素を主成分とする。より具体的には、酸化ケイ素はＳｉＯｘにより表され、弾性波装置１の誘電体膜５はＳｉＯ２を主成分とする。なお、誘電体膜５は、ｘが２以外の数である酸化ケイ素などを主成分としていてもよい。
　誘電体膜５上には圧電体層６が設けられている。圧電体層６はタンタル酸リチウムからなる。本実施形態において、圧電体層６のタンタル酸リチウムはＬｉＴａＯ３により表される。なお、圧電体層６は、ニオブ酸リチウムなどの、タンタル酸リチウム以外の圧電単結晶からなっていてもよく、あるいは、ＺｎＯ、ＡｌＮ、またはＰＺＴなどの圧電セラミックスからなっていてもよい。
　圧電体層６上にはＩＤＴ電極７が設けられている。ＩＤＴ電極７に交流電圧を印加することにより、弾性波が励振される。ＩＤＴ電極７の弾性波伝搬方向両側には反射器８及び反射器９が設けられている。このように、弾性波共振子が構成されている。本実施形態の弾性波装置１は弾性波共振子であるが、これに限定されず、例えば、縦結合共振子型弾性波フィルタや、上記弾性波共振子を含むフィルタ装置などであってもよい。
　図２は、第１の実施形態に係る弾性波装置の平面図である。
　ポーラス層３は、半導体基板２における、平面視においてＩＤＴ電極７、反射器８及び反射器９と重なる部分に位置している。なお、平面視において、緻密層４はポーラス層３を囲んでいる。
　本実施形態の特徴は、半導体基板２が、誘電体膜５側の主面２ａに至っているポーラス層３を有し、ポーラス層３が、半導体基板２における、平面視においてＩＤＴ電極７と重なる部分に位置していることにある。半導体基板２と誘電体膜５とが接する部分にポーラス層３が配置されているため、半導体基板２と誘電体膜５との界面において電荷が生じることを抑制することができる。なお、半導体基板２における、平面視においてＩＤＴ電極７と重なる部分は、ＩＤＴ電極７からの電界の強度が特に高い。このように、電界の強度が特に高い部分にポーラス層３が位置している。ポーラス層３は多数の孔を有するため、ポーラス層３の比誘電率は緻密層４の比誘電率よりも低い。よって、ＩＤＴ電極７からの電界と、半導体基板２における電荷との干渉を効果的に抑制することができる。従って、上記干渉による非線形歪を効果的に抑制することができる。
　さらに、本実施形態においては、平面視において、緻密層４がポーラス層３を囲んでいる。ポーラス層３に加えて緻密層４も半導体基板２の主面２ａを構成している。よって、半導体基板２により、誘電体膜５及び圧電体層６を好適に支持することができ、弾性波装置１の強度を高めることができる。
　本実施形態では、ポーラス層３の厚みは、平面視において、ＩＤＴ電極７の中央付近と重なる部分において最も厚い。ＩＤＴ電極７の中央付近と重なる部分から、弾性波伝搬方向及び該方向に直交する方向において外側に向かうにつれて、ポーラス層３の厚みは薄くなっている。ここで、平面視において、ＩＤＴ電極７の中央付近と重なる部分において、ＩＤＴ電極７からの電界の強度は特に高い。電界の強度が特に高い部分において、ポーラス層３の厚みが最も厚いため、電界と、半導体基板２における電荷との干渉をより一層効果的に抑制することができる。加えて、他の部分においてはポーラス層３の厚みが薄くなっているため、半導体基板２の強度の低下を効果的に抑制することができる。
　下記の図３において、本実施形態と同様の、ポーラス層を有するｐ型シリコン基板上にコプレーナラインを形成した場合の２倍歪と、他の基板上にコプレーナラインを形成した場合の２倍歪とを比較した結果を示す。比較対象の基板は、水晶基板、ポーラス層を有しないｐ型シリコン基板、及びトラップリッチレイヤーとして、ポリシリコン層を高抵抗のシリコンウェハの表面に設けた基板とした。
　図３は、基板上に形成されたコプレーナラインの、９００ＭＨｚにおける２倍歪を示す図である。なお、図３中においては、ポーラス層を有するシリコン基板を用いた場合をポーラスシリコンと記載している。ポーラス層を有しないｐ型シリコン基板を用いた場合をｐ型シリコンと記載している。トラップリッチレイヤーとして、ポリシリコン層を高抵抗のシリコンウェハの表面に設けた基板を用いた場合をトラップリッチ高抵抗シリコンと記載している。図３において、ポーラス層を有するｐ型シリコン基板を用いた結果を破線で示し、他の結果を実線で示す。
　図３に示すように、ポーラス層を有しないｐ型シリコン基板を用いた場合、及びトラップリッチレイヤーとして、ポリシリコン層を高抵抗のシリコンウェハの表面に設けた基板を用いた場合には、２倍歪が大きいことがわかる。これに対して、ポーラス層を有するｐ型シリコン基板を用いた場合には、水晶基板を用いた場合と同様に、２倍歪が抑制されていることがわかる。
　ここで、図１に示すポーラス層３は、例えば、濃フッ酸溶液により半導体基板２の母材を陽極化成することによって形成することができる。ポーラス層３の空隙率は、陽極化成によりエッチングされる前の半導体基板２の母材の質量をｍ１、上記エッチング後の質量をｍ２、ポーラス層３を除去したときの質量をｍ３としたときに、下記の式により求めることができる。なお、空隙率をＰとする。
　Ｐ＝（ｍ１－ｍ２）／（ｍ１－ｍ３）×１００
　ポーラス層３は、例えば、水酸化カリウム水溶液などにより除去すればよい。空隙率は、超音波測定により測定してもよい。
　ポーラス層３の比誘電率は、半導体基板２を構成している半導体の比誘電率をεＳ、空気の比誘電率をεＡｉｒとしたときに、半導体と空気とのベガード則に従い、下記の式により見積もることができる。なお、ポーラス層３の比誘電率をεＰとする。
　εＰ＝εＳ－Ｐ／１００×（εＳ－εＡｉｒ）
　本実施形態では、半導体基板２を構成している半導体はシリコンであるため、ポーラス層３の比誘電率εＰは下記の式により見積もることができる。
　εＰ＝１１．７－０．１０７×Ｐ
　空隙率Ｐが高いほど、ポーラス層３の比誘電率εＰが低い。よって、空隙率Ｐが高いほど、ＩＤＴ電極７からの電界と、半導体基板２における電荷との干渉をより一層抑制することができ、非線形歪をより一層抑制することができる。
　空隙率Ｐは、３０％以上であることが好ましく、８０％以上であることがより好ましい。特に、空隙率Ｐが８０％以上である場合には、ポーラス層３の比誘電率εＰは３．７以下となり、シリコン自体の比誘電率の１／３よりも低くなる。よって、非線形歪をより一層抑制することができる。
　空隙率Ｐは、８５％以下であることが好ましい。それによって、半導体基板２の強度の低下を抑制することができる。
　ポーラス層３の厚みは、１５μｍ以上であることが好ましく、１００μｍ以上であることがより好ましく、２００μｍ以上であることがさらに好ましい。この場合には、ＩＤＴ電極７からの電界と、半導体基板２における電荷との干渉をより一層抑制することができる。
　半導体基板２の抵抗率は、１０Ωｃｍ以下であることが好ましく、１Ωｃｍ以下であることがより好ましく、０．１Ωｃｍ以下であることがさらに好ましい。抵抗率が低い半導体基板は、抵抗率が高い半導体基板よりも容易に得ることができる。よって、生産性を高めることができる。なお、本実施形態の半導体基板２は、主面２ａに至っており、かつ平面視においてＩＤＴ電極７と重なる部分に位置するポーラス層３を有する。よって、半導体基板２の抵抗率が低い場合においても、半導体基板２と誘電体膜５との界面において電荷が生じ難く、かつＩＤＴ電極７からの電界と、半導体基板２における電荷との干渉を抑制することができる。従って、生産性を高めることができ、かつ非線形歪を抑制することができる。
　半導体基板２は、ｐ型半導体からなることが好ましい。この場合には、ポーラス層３を形成する際の陽極化成を容易に行うことができ、生産性を高めることができる。
　図４は、第２の実施形態に係る弾性波装置の正面断面図である。
　本実施形態は、ポーラス層１３の配置が第１の実施形態と異なる。上記の点以外においては、本実施形態の弾性波装置１１は第１の実施形態の弾性波装置１と同様の構成を有する。
　弾性波装置１１の半導体基板１２においては、緻密層１４上にポーラス層１３が設けられている。半導体基板１２の主面１２ａは、ポーラス層１３のみにより構成されている。本実施形態においても、ポーラス層１３は、半導体基板１２における、平面視においてＩＤＴ電極７と重なる部分に位置している。よって、第１の実施形態と同様に、半導体基板１２と誘電体膜５との界面において電荷が生じ難く、かつＩＤＴ電極７からの電界と、半導体基板１２における電荷との干渉を抑制することができる。従って、非線形歪が生じ難い。
１…弾性波装置
２…半導体基板
２ａ…主面
３…ポーラス層
４…緻密層
５…誘電体膜
６…圧電体層
７…ＩＤＴ電極
８，９…反射器
１１…弾性波装置
１２…半導体基板
１２ａ…主面
１３…ポーラス層
１４…緻密層

Claims (7)

  1. 　半導体基板と、
    　前記半導体基板上に設けられている誘電体膜と、
    　前記誘電体膜上に設けられている圧電体層と、
    　前記圧電体層上に設けられているＩＤＴ電極と、
    を備え、
    　前記半導体基板が、前記誘電体膜側の主面に至っているポーラス層を有し、
    　少なくとも、平面視において前記ＩＤＴ電極と重なる部分に、前記ポーラス層が位置している、弾性波装置。
  2. 　前記半導体基板が、平面視において前記ポーラス層を囲んでいる、緻密層を有する、請求項１に記載の弾性波装置。
  3. 　前記ポーラス層の厚みが１５μｍ以上である、請求項１または２に記載の弾性波装置。
  4. 　前記半導体基板の抵抗率が１０Ωｃｍ以下である、請求項１～３のいずれか１項に記載の弾性波装置。
  5. 　前記ポーラス層の空隙率が３０％以上、８５％以下である、請求項１～４のいずれか１項に記載の弾性波装置。
  6. 　前記半導体基板がシリコンを主成分とする、請求項１～５のいずれか１項に記載の弾性波装置。
  7. 　前記誘電体膜が酸化ケイ素を主成分とする、請求項１～６のいずれか１項に記載の弾性波装置。
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