JPH08340044A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08340044A JPH08340044A JP14361095A JP14361095A JPH08340044A JP H08340044 A JPH08340044 A JP H08340044A JP 14361095 A JP14361095 A JP 14361095A JP 14361095 A JP14361095 A JP 14361095A JP H08340044 A JPH08340044 A JP H08340044A
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Abstract
(57)【要約】
【目的】 絶縁体層上の半導体層を複数の領域に絶縁分
離するときの絶縁分離領域の占める面積を小さくする。 【構成】 絶縁体層上の半導体層をエッチングによる開
孔溝により複数の領域に分離し、これら領域を種結晶と
して選択エピタキシャル成長させて上記開孔溝の幅を狭
くし、その後熱酸化により上記開孔溝を半導体酸化層で
埋設し、絶縁分離領域の占める面積の極めて小さい半導
体装置を得る。
離するときの絶縁分離領域の占める面積を小さくする。 【構成】 絶縁体層上の半導体層をエッチングによる開
孔溝により複数の領域に分離し、これら領域を種結晶と
して選択エピタキシャル成長させて上記開孔溝の幅を狭
くし、その後熱酸化により上記開孔溝を半導体酸化層で
埋設し、絶縁分離領域の占める面積の極めて小さい半導
体装置を得る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、ＳＯＩ構造を有する基板
におけるＳＯＩ層の絶縁分離技術に関する。
造方法に関し、より詳しくは、ＳＯＩ構造を有する基板
におけるＳＯＩ層の絶縁分離技術に関する。
【０００２】
【従来の技術】近年、半導体装置の複合化、多機能化等
が要望されるようになってきている。このような要望に
応える上で、半導体基板の素子形成領域を複数の領域に
電気的に分離し、この領域に異なる機能のＩＣ要素を集
積して作り分けることが必要となり、ここで素子形成領
域の分離技術が重要となる。この分離技術としては、接
合分離方式が一般的であるが、この場合、寄生トランジ
スタによる誤動作や寄生容量による応答性の低下を来す
おそれがある。そこで、複数の素子形成領域を絶縁層に
よって完全に分離して上記誤動作等の問題を解消する必
要がある。この絶縁層による分離技術を用いた半導体装
置用基材として、絶縁物上に素子形成領域となる半導体
層を形成した構造を有するものが注目され、その一つ
に、図６に示すような、シリコン基板１１中に酸化シリ
コン層１２を形成した、いわゆるＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する基板が知
られている。
が要望されるようになってきている。このような要望に
応える上で、半導体基板の素子形成領域を複数の領域に
電気的に分離し、この領域に異なる機能のＩＣ要素を集
積して作り分けることが必要となり、ここで素子形成領
域の分離技術が重要となる。この分離技術としては、接
合分離方式が一般的であるが、この場合、寄生トランジ
スタによる誤動作や寄生容量による応答性の低下を来す
おそれがある。そこで、複数の素子形成領域を絶縁層に
よって完全に分離して上記誤動作等の問題を解消する必
要がある。この絶縁層による分離技術を用いた半導体装
置用基材として、絶縁物上に素子形成領域となる半導体
層を形成した構造を有するものが注目され、その一つ
に、図６に示すような、シリコン基板１１中に酸化シリ
コン層１２を形成した、いわゆるＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する基板が知
られている。
【０００３】従来、このＳＯＩ構造の形成方法として、
シリコン基板の表面を酸化して酸化シリコン層を形成
し、この酸化シリコン層上に別のシリコン基板を貼り合
わせ、研磨により素子形成領域となる酸化シリコン上の
シリコン層（ＳＯＩ層）を所望の厚みとする方法があ
る。しかし、上記製造方法では、２枚のシリコン基板が
必要となり経済的ではない上に、シリコン基板の貼り合
わせ、研磨などの複雑な工程を必要とし効率的でない。
シリコン基板の表面を酸化して酸化シリコン層を形成
し、この酸化シリコン層上に別のシリコン基板を貼り合
わせ、研磨により素子形成領域となる酸化シリコン上の
シリコン層（ＳＯＩ層）を所望の厚みとする方法があ
る。しかし、上記製造方法では、２枚のシリコン基板が
必要となり経済的ではない上に、シリコン基板の貼り合
わせ、研磨などの複雑な工程を必要とし効率的でない。
【０００４】また、上記ＳＯＩ構造の別の形成方法とし
て、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐ
ｌａｎｔｅｄ ＯＸｙｇｅｎ）法がある。ＳＩＭＯＸ法
は、図７に示すように、シリコン基板１３の表面から酸
素イオンを高濃度で上記シリコン基板１３中に注入して
酸素イオン注入領域１４を形成し、次に、不活性雰囲気
中で上記シリコン基板１３を熱処理して酸素イオン注入
領域１４の酸素イオンを活性化させ、上記図６に示すよ
うに、埋め込み酸化シリコン層１５を形成する方法であ
る。上記埋め込み酸化シリコン層１５上のシリコン層
（ＳＯＩ層）１６は、素子形成領域となる。このよう
に、ＳＩＭＯＸ法を用いれば容易にＳＯＩ構造を形成で
き、ＳＩＭＯＸ法が上記２枚のシリコン基板を貼り合わ
す方法に比して極めて有用な方法であるといえる。
て、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐ
ｌａｎｔｅｄ ＯＸｙｇｅｎ）法がある。ＳＩＭＯＸ法
は、図７に示すように、シリコン基板１３の表面から酸
素イオンを高濃度で上記シリコン基板１３中に注入して
酸素イオン注入領域１４を形成し、次に、不活性雰囲気
中で上記シリコン基板１３を熱処理して酸素イオン注入
領域１４の酸素イオンを活性化させ、上記図６に示すよ
うに、埋め込み酸化シリコン層１５を形成する方法であ
る。上記埋め込み酸化シリコン層１５上のシリコン層
（ＳＯＩ層）１６は、素子形成領域となる。このよう
に、ＳＩＭＯＸ法を用いれば容易にＳＯＩ構造を形成で
き、ＳＩＭＯＸ法が上記２枚のシリコン基板を貼り合わ
す方法に比して極めて有用な方法であるといえる。
【０００５】そして、上記２枚のシリコン基板を貼り合
わせて得られるＳＯＩ層を複数の素子形成領域に分離す
る場合は、通常図８に示すように、シリコン基板１３’
中の酸化シリコン層１５’上のＳＯＩ層１６’を選択的
にエッチングしてＳＯＩ層１６’を複数の領域に分離す
る分離溝１７を形成し、図９に示すように、シリコン基
板１３’を酸化して上記分離溝１７の内壁及びその他の
シリコン基板１３’表出面に酸化シリコン層１８を形成
し、次いで上記シリコン基板１３’表面に多結晶シリコ
ンをＣＶＤ法により堆積し多結晶シリコン層１９を形成
し、上記分離溝１７中を多結晶シリコン層１９で埋設す
る。続いて、このシリコン基板１３’をエッチングして
表面の多結晶シリコン層１９及び酸化シリコン層１８を
除去し、図１０に示すように、複数の素子形成領域に分
離したＳＯＩ層１６’を露出させる。
わせて得られるＳＯＩ層を複数の素子形成領域に分離す
る場合は、通常図８に示すように、シリコン基板１３’
中の酸化シリコン層１５’上のＳＯＩ層１６’を選択的
にエッチングしてＳＯＩ層１６’を複数の領域に分離す
る分離溝１７を形成し、図９に示すように、シリコン基
板１３’を酸化して上記分離溝１７の内壁及びその他の
シリコン基板１３’表出面に酸化シリコン層１８を形成
し、次いで上記シリコン基板１３’表面に多結晶シリコ
ンをＣＶＤ法により堆積し多結晶シリコン層１９を形成
し、上記分離溝１７中を多結晶シリコン層１９で埋設す
る。続いて、このシリコン基板１３’をエッチングして
表面の多結晶シリコン層１９及び酸化シリコン層１８を
除去し、図１０に示すように、複数の素子形成領域に分
離したＳＯＩ層１６’を露出させる。
【０００６】一方、ＳＩＭＯＸ法による基板のＳＯＩ層
の場合は、図１１に示すように、通常ＬＯＣＯＳ分離に
よりシリコン基板１３の埋め込み酸化シリコン層１５上
のＳＯＩ層１６を選択的に熱酸化してＬＯＣＯＳ層２０
を形成し複数の素子形成領域に分離することが行われて
いる。
の場合は、図１１に示すように、通常ＬＯＣＯＳ分離に
よりシリコン基板１３の埋め込み酸化シリコン層１５上
のＳＯＩ層１６を選択的に熱酸化してＬＯＣＯＳ層２０
を形成し複数の素子形成領域に分離することが行われて
いる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｓ
ＩＭＯＸ法により得られるＳＯＩ層１６は、通常約０．
１〜０．５μｍの厚みでしかなく、例えば耐圧を向上さ
せるためにシリコン層中の空乏層を広げる必要がある高
耐圧素子や縦型動作素子を形成する場合にはシリコン層
の厚みが約２〜１００μｍ必要となり、上記ＳＯＩ層１
６の厚みでは不十分である。
ＩＭＯＸ法により得られるＳＯＩ層１６は、通常約０．
１〜０．５μｍの厚みでしかなく、例えば耐圧を向上さ
せるためにシリコン層中の空乏層を広げる必要がある高
耐圧素子や縦型動作素子を形成する場合にはシリコン層
の厚みが約２〜１００μｍ必要となり、上記ＳＯＩ層１
６の厚みでは不十分である。
【０００８】上記ＳＯＩ層１６の厚みを増して所望の厚
さとするためには、エピタキシャル成長法によりＳＯＩ
層１６上にシリコン層を成長させればよいのだが、ＳＯ
Ｉ層の厚みが約２μｍ以上になるとＬＯＣＯＳ分離では
酸化層の成長が埋め込み酸化シリコン層１５まで到達し
なくなってしまい、上記シリコン基板を貼り合わせてＳ
ＯＩ層１６’を形成したときのように、分離溝１７を設
け該分離溝１７の内壁に酸化シリコン層１８を形成し、
更に上記分離溝１７の空隙に多結晶シリコン層を埋設す
る必要があるのである。これは、ＳＯＩ層が厚くなると
分離溝１７を設ける時に、等方性エッチングを用いれば
ＳＯＩ層の厚みが大きいために分離溝１７の上部が広が
り分離領域が大きくなってしまい高集積化の妨げとな
り、また異方性エッチングを用いて垂直な溝を形成しよ
うとすると分離溝１７のアスペクト比（エッチングする
パターンの深さとスペースの平面寸法との比）が高くな
りエッチングが困難となるので、分離溝１７の幅を広く
して行わなければならず、やはり集積化の妨げとなる。
このことは、予めＳＯＩ層の厚い上記シリコン基板を貼
り合わして得られるものであっても同様である。
さとするためには、エピタキシャル成長法によりＳＯＩ
層１６上にシリコン層を成長させればよいのだが、ＳＯ
Ｉ層の厚みが約２μｍ以上になるとＬＯＣＯＳ分離では
酸化層の成長が埋め込み酸化シリコン層１５まで到達し
なくなってしまい、上記シリコン基板を貼り合わせてＳ
ＯＩ層１６’を形成したときのように、分離溝１７を設
け該分離溝１７の内壁に酸化シリコン層１８を形成し、
更に上記分離溝１７の空隙に多結晶シリコン層を埋設す
る必要があるのである。これは、ＳＯＩ層が厚くなると
分離溝１７を設ける時に、等方性エッチングを用いれば
ＳＯＩ層の厚みが大きいために分離溝１７の上部が広が
り分離領域が大きくなってしまい高集積化の妨げとな
り、また異方性エッチングを用いて垂直な溝を形成しよ
うとすると分離溝１７のアスペクト比（エッチングする
パターンの深さとスペースの平面寸法との比）が高くな
りエッチングが困難となるので、分離溝１７の幅を広く
して行わなければならず、やはり集積化の妨げとなる。
このことは、予めＳＯＩ層の厚い上記シリコン基板を貼
り合わして得られるものであっても同様である。
【０００９】従って、ＳＯＩ層の厚みが比較的大きい場
合には、上記従来のＳＯＩ層の絶縁分離構造では、素子
形成領域間の分離溝１７が広く開孔されるために、分離
溝１７の内壁に酸化層を形成した後の分離溝１７内には
間隙が残り、その間隙を埋めるために多結晶シリコンを
充填しなければならないのであるる。このように従来の
ものは、分離領域の幅が太く高集積化を妨げる要因とな
っている。更に上記分離溝１７中に多結晶シリコンを充
填するためにＣＶＤ工程が必要になり、該ＣＶＤ工程で
他の部位に堆積された余分な多結晶シリコンをも除去す
る必要があり製造工程の煩雑を招くこととなっているの
である。
合には、上記従来のＳＯＩ層の絶縁分離構造では、素子
形成領域間の分離溝１７が広く開孔されるために、分離
溝１７の内壁に酸化層を形成した後の分離溝１７内には
間隙が残り、その間隙を埋めるために多結晶シリコンを
充填しなければならないのであるる。このように従来の
ものは、分離領域の幅が太く高集積化を妨げる要因とな
っている。更に上記分離溝１７中に多結晶シリコンを充
填するためにＣＶＤ工程が必要になり、該ＣＶＤ工程で
他の部位に堆積された余分な多結晶シリコンをも除去す
る必要があり製造工程の煩雑を招くこととなっているの
である。
【００１０】本発明は、絶縁体層上の半導体層を複数の
領域に絶縁分離する分離構造において、分離領域の幅を
狭くすることにより極めて効率の良い集積度の高い半導
体装置及びその製造方法を提供することを目的とする。
領域に絶縁分離する分離構造において、分離領域の幅を
狭くすることにより極めて効率の良い集積度の高い半導
体装置及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明者は、このような
技術の現状に鑑み研究を重ねた結果，ＳＯＩ層をエッチ
ングによる分離溝により分離した後にＳＯＩ層をエピタ
キシャル成長させてＳＯＩ層の厚みを増しつつ分離溝の
幅を狭くし、その後成長させたＳＯＩ層の表面を酸化さ
せるときは、分離溝内を上記分離したＳＯＩ層の酸化層
の成長分により都合よく埋設することができ、分離領域
の少ない半導体素子基板を得ることができることを見い
だした。即ち、本発明は、次の半導体装置及び半導体装
置の製造方法に係るものである。 半導体基板中に酸化層を備え、上記酸化層上の半導
体層を複数の領域に絶縁分離するための、上記半導体基
板表面から上記酸化層へ延びる絶縁体層を有する半導体
装置において、上記酸化層上の半導体層の厚みが約２μ
ｍ以上で、上記絶縁体層が半導体酸化物のみからなるこ
とを特徴とする半導体装置。 半導体基板中に酸化層を備え、上記酸化層上の半導
体層を複数の領域に絶縁分離するための、上記半導体基
板表面から上記酸化層へ延びる絶縁体層を有する半導体
装置において、上記絶縁体層が半導体酸化物のみからな
り、該半導体酸化物層が半導体基板表面に対してほぼ垂
直方向に延びることを特徴とする半導体装置。 絶縁体層上の半導体層を複数の領域に分離する分離
溝をエッチングにより形成する工程、上記分離溝により
分離される複数の領域を種結晶としてエピタキシャル成
長させる工程、及び上記エピタキシャル成長による層の
表出面を酸化する工程、を含むことを特徴とする半導体
装置の製造方法。 半導体基板に酸素をイオン注入し熱処理して該半導
体基板中に酸化層を形成する工程、上記酸化層上の半導
体層を複数の領域に分離する分離溝をエッチングにより
形成する工程、上記分離溝により分離される複数の領域
を種結晶としてエピタキシャル成長させる工程、及び上
記エピタキシャル成長による層の表出面を酸化する工
程、を含むことを特徴とする半導体装置の製造方法。
技術の現状に鑑み研究を重ねた結果，ＳＯＩ層をエッチ
ングによる分離溝により分離した後にＳＯＩ層をエピタ
キシャル成長させてＳＯＩ層の厚みを増しつつ分離溝の
幅を狭くし、その後成長させたＳＯＩ層の表面を酸化さ
せるときは、分離溝内を上記分離したＳＯＩ層の酸化層
の成長分により都合よく埋設することができ、分離領域
の少ない半導体素子基板を得ることができることを見い
だした。即ち、本発明は、次の半導体装置及び半導体装
置の製造方法に係るものである。 半導体基板中に酸化層を備え、上記酸化層上の半導
体層を複数の領域に絶縁分離するための、上記半導体基
板表面から上記酸化層へ延びる絶縁体層を有する半導体
装置において、上記酸化層上の半導体層の厚みが約２μ
ｍ以上で、上記絶縁体層が半導体酸化物のみからなるこ
とを特徴とする半導体装置。 半導体基板中に酸化層を備え、上記酸化層上の半導
体層を複数の領域に絶縁分離するための、上記半導体基
板表面から上記酸化層へ延びる絶縁体層を有する半導体
装置において、上記絶縁体層が半導体酸化物のみからな
り、該半導体酸化物層が半導体基板表面に対してほぼ垂
直方向に延びることを特徴とする半導体装置。 絶縁体層上の半導体層を複数の領域に分離する分離
溝をエッチングにより形成する工程、上記分離溝により
分離される複数の領域を種結晶としてエピタキシャル成
長させる工程、及び上記エピタキシャル成長による層の
表出面を酸化する工程、を含むことを特徴とする半導体
装置の製造方法。 半導体基板に酸素をイオン注入し熱処理して該半導
体基板中に酸化層を形成する工程、上記酸化層上の半導
体層を複数の領域に分離する分離溝をエッチングにより
形成する工程、上記分離溝により分離される複数の領域
を種結晶としてエピタキシャル成長させる工程、及び上
記エピタキシャル成長による層の表出面を酸化する工
程、を含むことを特徴とする半導体装置の製造方法。
【００１２】
【作用及び効果】本発明の半導体装置において、酸化層
上の半導体層の厚みが約２μｍ以上であり、上記半導体
層を複数の領域に絶縁分離する絶縁体層を半導体酸化物
のみとすときは、従来のＳＯＩ層上の絶縁分離構造のよ
うに内壁に酸化シリコン層が形成された分離溝中に多結
晶シリコン等の絶縁材料を充填する必要がないので、従
来の分離領域の占める面積に比して極めてその面積が小
さく、複数の素子形成領域が高密度に絶縁分離された構
造を提供できるのである。
上の半導体層の厚みが約２μｍ以上であり、上記半導体
層を複数の領域に絶縁分離する絶縁体層を半導体酸化物
のみとすときは、従来のＳＯＩ層上の絶縁分離構造のよ
うに内壁に酸化シリコン層が形成された分離溝中に多結
晶シリコン等の絶縁材料を充填する必要がないので、従
来の分離領域の占める面積に比して極めてその面積が小
さく、複数の素子形成領域が高密度に絶縁分離された構
造を提供できるのである。
【００１３】また、本発明の半導体装置において、酸化
層上の半導体層を複数の領域に絶縁分離する絶縁体層が
半導体酸化物層であり、該半導体酸化物層が半導体基板
表面に対してほぼ垂直方向に延びるようにするときも、
分離領域の占める面積の極めて小さい、複数の素子形成
領域が高密度に絶縁分離された構造を提供できるのであ
る。
層上の半導体層を複数の領域に絶縁分離する絶縁体層が
半導体酸化物層であり、該半導体酸化物層が半導体基板
表面に対してほぼ垂直方向に延びるようにするときも、
分離領域の占める面積の極めて小さい、複数の素子形成
領域が高密度に絶縁分離された構造を提供できるのであ
る。
【００１４】本発明の方法によれば、半導体基板中の酸
化層上の半導体層を分離溝で分離した後に、分離された
半導体層領域をエピタキシャル成長させるので、半導体
層の厚みを大きくする場合であっても、分離溝の幅を上
記エピタキシャル成長時に小さくできるのである。結
果、半導体基板中の酸化層上の半導体層の絶縁分離の必
要な半導体装置における分離領域の占める面積の極めて
小さい半導体装置を提供できるのである。
化層上の半導体層を分離溝で分離した後に、分離された
半導体層領域をエピタキシャル成長させるので、半導体
層の厚みを大きくする場合であっても、分離溝の幅を上
記エピタキシャル成長時に小さくできるのである。結
果、半導体基板中の酸化層上の半導体層の絶縁分離の必
要な半導体装置における分離領域の占める面積の極めて
小さい半導体装置を提供できるのである。
【００１５】更に、本発明の方法によれば、分離溝形成
時の微細加工技術を特に必要とせず、また上記分離溝内
に多結晶シリコンを充填する工程を必要としないから、
従来に比して製造工程の簡素化を図ることができるので
ある。このように、本発明によれば、従来にはない分離
領域の占める面積の小さい絶縁分離構造を提供すること
ができるので、素子形成領域を広く有効に利用でき、半
導体装置の複合化、多機能化等を一層図ることができ、
また、このような高性能の半導体装置を容易に製造する
ことができるのである。
時の微細加工技術を特に必要とせず、また上記分離溝内
に多結晶シリコンを充填する工程を必要としないから、
従来に比して製造工程の簡素化を図ることができるので
ある。このように、本発明によれば、従来にはない分離
領域の占める面積の小さい絶縁分離構造を提供すること
ができるので、素子形成領域を広く有効に利用でき、半
導体装置の複合化、多機能化等を一層図ることができ、
また、このような高性能の半導体装置を容易に製造する
ことができるのである。
【００１６】
【実施例】以下実施例を示し、本発明の特徴とするとこ
ろをより詳細に説明するが、本発明がこれら実施例に限
定されることはない。まず、次のようにＳＩＭＯＸ法に
よりＳＯＩ基板を形成する。Ｐ型またはＮ型の（１０
０）面方位単結晶シリコン基板の表面から酸素イオンを
加速エネルギー約１００〜８００ｋｅＶ及びドーズ量約
１×１０18〜３×１０18／ｃｍ2の条件で注入して、上
記シリコン基板中に酸素イオン注入領域を形成する。次
に、この酸素イオンを注入したシリコン基板を不活性雰
囲気下に約１２００〜１４００℃で熱処理することによ
り、図１に示すように、シリコン基板１中に約０．１〜
１．５μｍの厚みの埋め込み酸化シリコン層２を形成
し、該埋め込み酸化シリコン層２上に約０．１〜０．５
μｍの厚みのシリコン層（以下「ＳＯＩ層」という）を
有するＳＯＩ基板１’を得る。
ろをより詳細に説明するが、本発明がこれら実施例に限
定されることはない。まず、次のようにＳＩＭＯＸ法に
よりＳＯＩ基板を形成する。Ｐ型またはＮ型の（１０
０）面方位単結晶シリコン基板の表面から酸素イオンを
加速エネルギー約１００〜８００ｋｅＶ及びドーズ量約
１×１０18〜３×１０18／ｃｍ2の条件で注入して、上
記シリコン基板中に酸素イオン注入領域を形成する。次
に、この酸素イオンを注入したシリコン基板を不活性雰
囲気下に約１２００〜１４００℃で熱処理することによ
り、図１に示すように、シリコン基板１中に約０．１〜
１．５μｍの厚みの埋め込み酸化シリコン層２を形成
し、該埋め込み酸化シリコン層２上に約０．１〜０．５
μｍの厚みのシリコン層（以下「ＳＯＩ層」という）を
有するＳＯＩ基板１’を得る。
【００１７】そして、ＳＯＩ層３表面にレジストを塗布
し、フォトリソグラフィ技術によりパターニングし、Ｓ
ＯＩ層３を、例えばＣＨＦ3及びＣｌ2の混合ガスによる
反応性イオンエッチングで選択的にエッチングして、図
２に示すように、分離溝４を設けＳＯＩ層３を複数の領
域５に分離する。エッチングにより形成される上記分離
溝４は、その底面に上記埋め込み酸化層２が露出するま
で開孔させられる。また、上記分離溝４の開孔幅ｄは、
後のエピタキシャル成長工程及び酸化工程の条件に応じ
て設定される。
し、フォトリソグラフィ技術によりパターニングし、Ｓ
ＯＩ層３を、例えばＣＨＦ3及びＣｌ2の混合ガスによる
反応性イオンエッチングで選択的にエッチングして、図
２に示すように、分離溝４を設けＳＯＩ層３を複数の領
域５に分離する。エッチングにより形成される上記分離
溝４は、その底面に上記埋め込み酸化層２が露出するま
で開孔させられる。また、上記分離溝４の開孔幅ｄは、
後のエピタキシャル成長工程及び酸化工程の条件に応じ
て設定される。
【００１８】そして、上記分離溝４が形成されたＳＯＩ
基板１’の分離された複数の領域５を種結晶として、例
えばＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＨ4
等のガスを用い、約８００〜１２００℃、約１０〜１０
００Ｔｏｒｒの条件で選択エピタキシャル成長を行い、
図３に示すように、複数の領域５を所望の厚みとし素子
形成領域６を形成する。
基板１’の分離された複数の領域５を種結晶として、例
えばＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＨ4
等のガスを用い、約８００〜１２００℃、約１０〜１０
００Ｔｏｒｒの条件で選択エピタキシャル成長を行い、
図３に示すように、複数の領域５を所望の厚みとし素子
形成領域６を形成する。
【００１９】このようにして得られたＳＯＩ基板１’を
例えば約１１００℃で約１００〜１５０分間ウエット酸
化等により熱酸化し、図４に示すように、上記ＳＯＩ基
板１’の表出面に約１μｍの厚みの酸化シリコン層７を
形成する。このとき、上記分離溝４内はほぼ完全に酸化
シリコン層７で埋まり、酸化シリコン層７はＳＯＩ基板
１’の表面からほぼ垂直に上記埋め込み酸化層２に延び
る。斯くして、上記埋め込み酸化シリコン層２及び分離
溝４領域の酸化シリコン層７により複数に絶縁分離され
た素子形成領域６が形成される。
例えば約１１００℃で約１００〜１５０分間ウエット酸
化等により熱酸化し、図４に示すように、上記ＳＯＩ基
板１’の表出面に約１μｍの厚みの酸化シリコン層７を
形成する。このとき、上記分離溝４内はほぼ完全に酸化
シリコン層７で埋まり、酸化シリコン層７はＳＯＩ基板
１’の表面からほぼ垂直に上記埋め込み酸化層２に延び
る。斯くして、上記埋め込み酸化シリコン層２及び分離
溝４領域の酸化シリコン層７により複数に絶縁分離され
た素子形成領域６が形成される。
【００２０】そして、得られたＳＯＩ基板１’の表出面
の酸化シリコン層７を例えばＨＦ水溶液で除去して、図
５に示すように、素子形成領域６の表面を露出させる。
その後、上記個別の素子形成領域６内に各ＩＣ要素を作
り込み半導体素子とする。尚、このようにして得られる
絶縁分離構造が１つの素子中他の分離構造とともに用い
ることができることは言うまでもない。
の酸化シリコン層７を例えばＨＦ水溶液で除去して、図
５に示すように、素子形成領域６の表面を露出させる。
その後、上記個別の素子形成領域６内に各ＩＣ要素を作
り込み半導体素子とする。尚、このようにして得られる
絶縁分離構造が１つの素子中他の分離構造とともに用い
ることができることは言うまでもない。
【００２１】上記実施例において、必要があれば、上記
図１に示したように、シリコン基板中に埋め込み酸化層
２を形成した後に、埋め込み酸化層２上のＳＯＩ層３に
Ｐ型またはＮ型の不純物を導入し不純物濃度を高くして
おけば、上記図３〜５中に破線で示される埋め込み層を
素子形成領域６中に容易に形成することができる。ま
た、上記実施例において、分離溝４の幅ｄは、選択エピ
タキシャル成長させた上記複数の領域５を酸化してその
表出面に上記酸化シリコン層７を形成したときに、上記
分離溝４が酸化シリコン層７で実質的に埋設されるよう
な幅となるように、上記素子形成領域６の目的とする厚
みに応じて、換言すれば上記複数の領域５の選択エピタ
キシャル成長による成長厚み及びエピタキシャル成長さ
せた複数の領域５の酸化による成長厚みを考慮して設定
される。
図１に示したように、シリコン基板中に埋め込み酸化層
２を形成した後に、埋め込み酸化層２上のＳＯＩ層３に
Ｐ型またはＮ型の不純物を導入し不純物濃度を高くして
おけば、上記図３〜５中に破線で示される埋め込み層を
素子形成領域６中に容易に形成することができる。ま
た、上記実施例において、分離溝４の幅ｄは、選択エピ
タキシャル成長させた上記複数の領域５を酸化してその
表出面に上記酸化シリコン層７を形成したときに、上記
分離溝４が酸化シリコン層７で実質的に埋設されるよう
な幅となるように、上記素子形成領域６の目的とする厚
みに応じて、換言すれば上記複数の領域５の選択エピタ
キシャル成長による成長厚み及びエピタキシャル成長さ
せた複数の領域５の酸化による成長厚みを考慮して設定
される。
【００２２】本発明において、分離溝４を設けるための
上記エッチングは、異方性エッチングとしてＳＯＩ層３
表面に対してほぼ垂直の分離溝４を設けるのが、分離溝
４を酸化シリコン層７で確実に埋設する点において好ま
しいが、分離溝４を形成するＳＯＩ層３の厚みが比較的
薄く、しかも上記のように分離溝４の幅ｄを複数の領域
５の選択的エピタキシャル成長による成長厚みなどを考
慮して設定できるので、エッチングする開孔パターンの
アスペクト比を比較的小さくでき本発明において上記分
離溝４の形成に等方性エッチングを用いたとしても特に
支障はない。
上記エッチングは、異方性エッチングとしてＳＯＩ層３
表面に対してほぼ垂直の分離溝４を設けるのが、分離溝
４を酸化シリコン層７で確実に埋設する点において好ま
しいが、分離溝４を形成するＳＯＩ層３の厚みが比較的
薄く、しかも上記のように分離溝４の幅ｄを複数の領域
５の選択的エピタキシャル成長による成長厚みなどを考
慮して設定できるので、エッチングする開孔パターンの
アスペクト比を比較的小さくでき本発明において上記分
離溝４の形成に等方性エッチングを用いたとしても特に
支障はない。
【００２３】以上説明したように、本発明によれば、目
的とする素子形成領域を任意の厚みに制御でき、また該
厚みをいかなる大きい厚みとする場合であっても分離領
域の面積を小さいままとすることができる。
的とする素子形成領域を任意の厚みに制御でき、また該
厚みをいかなる大きい厚みとする場合であっても分離領
域の面積を小さいままとすることができる。
【図１】実施例においてシリコン基板に埋め込み酸化層
を形成した状態を示すシリコン基板の断面図である。
を形成した状態を示すシリコン基板の断面図である。
【図２】図１のシリコン基板のＳＯＩ層を分離溝により
複数の領域に分離した状態を示すシリコン基板の断面図
である。
複数の領域に分離した状態を示すシリコン基板の断面図
である。
【図３】図２のシリコン基板の複数の領域を選択エピタ
キシャル成長させた状態を示すシリコン基板の断面図で
ある。
キシャル成長させた状態を示すシリコン基板の断面図で
ある。
【図４】図３のシリコン基板の表出面を酸化させた状態
を示すシリコン基板の断面図である。
を示すシリコン基板の断面図である。
【図５】図４のシリコン基板の表面の酸化層を除去した
状態のシリコン基板の断面図である。
状態のシリコン基板の断面図である。
【図６】ＳＯＩ構造を有するシリコン基板の断面図であ
る。
る。
【図７】ＳＩＭＯＸ法においてシリコン基板中に酸素を
イオン注入した状態を示すシリコン基板の断面図であ
る。
イオン注入した状態を示すシリコン基板の断面図であ
る。
【図８】従来のＳＯＩ層の絶縁分離方法の説明図であっ
て、ＳＯＩ層を分離溝により複数の領域に分離した状態
を示すシリコン基板の断面図である。
て、ＳＯＩ層を分離溝により複数の領域に分離した状態
を示すシリコン基板の断面図である。
【図９】図８のシリコン基板の表出面を酸化させた状態
を示すシリコン基板の断面図である。
を示すシリコン基板の断面図である。
【図１０】従来のＳＯＩ層の絶縁分離構造を示す図であ
って、図９のシリコン基板の表面に多結晶シリコン層を
積層して得られるシリコン基板の表面の多結晶シリコン
層及び酸化層を除去した状態のシリコン基板の断面図で
ある。
って、図９のシリコン基板の表面に多結晶シリコン層を
積層して得られるシリコン基板の表面の多結晶シリコン
層及び酸化層を除去した状態のシリコン基板の断面図で
ある。
【図１１】従来のＬＯＣＯＳ分離構造を示す断面図であ
る。
る。
１ シリコン基板 １’ ＳＯＩ基板 ２ 埋め込み酸化シリコン層 ３ ＳＯＩ層 ４ 分離溝 ６ 素子形成領域 ７ 酸化シリコン層
Claims (4)
- 【請求項１】 半導体基板中に酸化層を備え、上記酸化
層上の半導体層を複数の領域に絶縁分離するための、上
記半導体基板表面から上記酸化層へ延びる絶縁体層を有
する半導体装置において、 上記酸化層上の半導体層の厚みが約２μｍ以上で、上記
絶縁体層が半導体酸化物のみからなることを特徴とする
半導体装置。 - 【請求項２】 半導体基板中に酸化層を備え、上記酸化
層上の半導体層を複数の領域に絶縁分離するための、上
記半導体基板表面から上記酸化層へ延びる絶縁体層を有
する半導体装置において、 上記絶縁体層が半導体酸化物のみからなり、該半導体酸
化物が半導体基板表面に対してほぼ垂直方向に延びるこ
とを特徴とする半導体装置。 - 【請求項３】 絶縁体層上の半導体層を複数の領域に分
離する分離溝をエッチングにより形成する工程、 上記分離溝により分離される複数の領域を種結晶として
エピタキシャル成長させる工程、及び上記エピタキシャ
ル成長による層の表出面を酸化する工程、を含むことを
特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板に酸素をイオン注入し熱処理
して該半導体基板中に酸化層を形成する工程、 上記酸化層上の半導体層を複数の領域に分離する分離溝
をエッチングにより形成する工程、 上記分離溝により分離される複数の領域を種結晶として
エピタキシャル成長させる工程、及び上記エピタキシャ
ル成長による層の表出面を酸化する工程、を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14361095A JPH08340044A (ja) | 1995-06-09 | 1995-06-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14361095A JPH08340044A (ja) | 1995-06-09 | 1995-06-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340044A true JPH08340044A (ja) | 1996-12-24 |
Family
ID=15342742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14361095A Pending JPH08340044A (ja) | 1995-06-09 | 1995-06-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1311539C (zh) * | 2003-11-06 | 2007-04-18 | 株式会社瑞萨科技 | 半导体装置的制造方法 |
-
1995
- 1995-06-09 JP JP14361095A patent/JPH08340044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1311539C (zh) * | 2003-11-06 | 2007-04-18 | 株式会社瑞萨科技 | 半导体装置的制造方法 |
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