JP6980071B2 - 向上した電荷捕獲効率を有する高抵抗率シリコンオンインシュレータ基板 - Google Patents

向上した電荷捕獲効率を有する高抵抗率シリコンオンインシュレータ基板 Download PDF

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Description

関連出願の相互参照
本出願は、２０１６年１０月２６日に出願された米国仮特許出願６２／４１２，９３７の優先権を主張し、その開示を本明細書で援用する。
半導体ウェハは、続く手順でウェハの適切な配向のための１つ以上のフラットまたはノッチを有するようにトリミングされ、研磨されている単結晶シリコンインゴット（例えばシリコンインゴット）から一般的に準備される。インゴットは、その後個々のウェハにスライスされる。本明細書では、シリコンから構成される半導体ウェハを参照するが、他の材料が、例えばゲルマニウム、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、及び例えば、窒化ガリウム、リン化インジウムなどの３族及び５族元素のその他の合金、または例えば硫化カドミウムまたは酸化亜鉛などの２族及び６族元素の合金の、半導体ウェハを準備するために用いられることができる。
半導体ウェハ（例えば、シリコンウェハ）は、複合層構造の準備で利用されることができる。複合層構造（例えば、セミコンダクタオンインシュレータ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、及びさらに特には、シリコンオンインシュレータ（Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）（ＳＯＩ）構造）は、一般的にハンドルウェハまたは層、装置層、及びハンドル層と装置層の間の絶縁（すなわち誘電）膜（典型的に酸化物層）を備える。一般に、装置層は、０．０１から２０μｍの厚さ、例えば０．０５から２０μｍ厚さなどである。厚膜装置層は、約１．５μｍから約２０μｍの間の装置層厚さを有する。薄膜装置層は、約０．０１μｍから０．２０μｍの間の厚さを有する。一般に、例えばシリコンオンインシュレータ（（Ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ＳＯＩ）、シリコンオンサファイア（（ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）ＳＯＳ）、及びシリコンオンクォーツ（Ｓｉｌｉｃｏｎ−ｏｎ−ｑｕａｒｔｚ）などの、複合層構造は、２つのウェハを密着させ、それによってファンデルワールス力により初期接合し、その後接合を強化するための熱処理が続いて生産される。アニールは、２つの界面の間の末端シラノール基をシロキサン接合に変換し、それによって接合を強化する。
熱アニールの後、接合構造は、さらに層転置を達成するために、ドナーウェハのかなりの部分を取り除くためのプロセスを受ける。例えば、エッチングまたは研削などのウェハ薄化技術が使われ、しばしば、シリコンウェハがハンドルウェハに結合され、その後、ハンドルウェハのシリコンの薄層のみが残るまで、ゆっくりエッチングされる、バックエッチＳＯＩ（すなわちＢＥＳＯＩ）といわれる。米国特許第５，１８９，５００を参照して、その開示のすべてを本明細書に援用する。この方法は、時間がかかり、コストが高く、基板の１つを廃棄し、一般に数ミクロンより薄い層で均一に適切な厚さを有さない。
層転置を達成する別の共通な方法は、水素注入に続いて熱誘導層分離を利用する。粒子（原子またはイオン化された原子、例えば水素原子または水素とヘリウム原子の組み合わせ）が、ドナーウェハの前面の下の特定の深さにおいて注入される。注入された粒子は、それらが注入された特定の深さにドナーウェハの劈開面を形成する。ドナーウェハの表面は、有機化合物、または注入プロセスの間でウェハに堆積される例えばボロン化合物などの他の汚染物を取り除くために洗浄される。
ドナーウェハの前面は、親水結合プロセスによって接合ウェハを形成するためにハンドルウェハに接合される。接合の前に、ドナーウェハ及び／またはハンドルウェハは、ウェハの表面を例えば酸素または窒素などを含有するプラズマに曝されることによって活性化される。プラズマへの曝露は、しばしば表面活性と言われるプロセスで表面構造を改質し、活性化プロセスがドナーウェハとハンドルウェハの一方または両方の表面を親水性にする。ウェハの表面は、さらに例えばＳＣ１洗浄またはフッ化水素酸などのウェット処理によって、化学的に活性化されることができる。ウェット処理とプラズマ活性化は、それぞれ順番になされる、またはウェハは、１つの処理のみを受ける。ウェハは、その後一緒に押圧され、接合はそれらの間に形成される。この接合は、ファンデルワールス力により比較的弱く、さらなるプロセスが発生する前に強化されなければならない。
いくつかのプロセスにおいて、ドナーウェハとハンドルウェハ（すなわち接合ウェハ）の間の親水接合は、接合ウェハの組を加熱するまたはアニールすることによって強化される。いくつかのプロセスにおいて、ウェハ接合は、例えば約３００℃から５００℃など低温で起こる。いくつかのプロセスにおいて、ウェハ接合は、例えば約８００℃から１１００℃など高温で起こる。高温は、ドナーウェハとハンドルウェハの隣接表面の間の共有結合の形成を引き起こし、それゆえ、ドナーウェハとハンドルウェハの接合を固める。同時に、接合ウェハの加熱とアニールによって、ドナーウェハにはじめに注入された粒子は、劈開面を弱める。
ドナーウェハの一部は、その後ＳＯＩウェハを形成するために接合ウェハから劈開面に沿って分離（すなわち劈開）される。劈開は、接合ウェハから離れるドナーウェハの一部を引っ張るために、接合ウェハの反対側に垂直に機械的な力が与えられる固定具に接合ウェハを設置することによって実行される。いくつかの方法によると、吸引カップが機械的な力を与えるために利用される。ドナーウェハの一部の分離は、劈開面に沿ってクラックの伝播を始めるために、劈開面における接合ウェハの端部において、機械的なくさびを適用することによって始められる。吸引カップによって与えられた機械的な力は、その後接合ウェハからドナーウェハの一部を引っ張り、それゆえＳＯＩウェハを形成する。
他の方法によると、接合された組は、代わりに接合ウェハからドナーウェハの一部を分離するために、期間を通して高温を受ける。高温への曝露は、劈開面に沿ったクラックの開始と伝播を引き起こし、それゆえ、ドナーウェハの一部を分離する。クラックは、注入イオンから空孔の形成によって形成し、オストワルド熟成によって成長する。空孔は、水素とヘリウムで満たされる。空孔はプレートレットになる。プレートレットで加圧ガスは、微小空洞及び微小クラックを伝播し、注入面のシリコンを弱める。アニールが適切な時間で止められたならば、弱められた接合ウェハは、機械的なプロセスで劈開される。しかしながら、熱処理が長い期間及び／または高温で続けられるならば、微小クラックの伝播は、全てのクラックが劈開面に沿って合わさるレベルに到達し、それゆえ、ドナーウェハの一部を分離する。この方法は、転置層をよりよい均一にでき、ドナーウェハのリサイクルができ、典型的に、５００℃に達する温度へ注入及び接合の組を加熱する必要がある。
例えばアンテナスイッチなどの装置に関連するＲＦの高抵抗セミコンダクタオンインシュレータ（例えばシリコンオンインシュレータ）ウェハの使用は、コストと集積化に関して従来の基板を超える利益を提供する。高周波用途の伝導基板を使うとき、寄生電力損失を減らし、高調波歪みを最小化するために、十分ではないが、高抵抗率基板ウェハを使うために必要である。したがって、ＲＦ装置のハンドルウェハの抵抗率は、一般的に約５００Ωｃｍより大きい。これから図１を参照して、シリコンオンインシュレータ構造２は、非常に高い抵抗率シリコンウェハ４、埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ（ＢＯＸ））層６、及びシリコン装置層１０を備える。そのような基板は、フリーキャリア（電子または正孔）の発生を引き起こすＢＯＸ／ハンドル界面において、高伝導電荷反転または蓄積層１２を形成する傾向があり、装置がＲＦ周波数で操作されるとき、基板の実効抵抗率を減らし、寄生電力損失と装置の非線形性を生じさせる。これらの反転／蓄積層は、ＢＯＸ固定電荷、酸化物捕獲電荷、界面捕獲電荷、及びさらに装置自身に与えられるＤＣバイアスによることができる。
方法は、それゆえ、基板の高抵抗率が非常に近い表面領域でさえ維持されるように、すべての誘導反転または蓄積層で電荷を捕獲することが必要とされる。高抵抗率ハンドル基板と埋め込み酸化物（ＢＯＸ）の間の電荷捕獲層（ＣＴＬ）は、ＳＯＩウェハを使って製造されるＲＦ装置の性能を改善することができる。多くの方法は、これらの高界面捕獲層を形成することが示唆される。例えば、これから図２を参照して、ＲＦ装置用途のためのＣＴＬを備えるセミコンダクタオンインシュレータ構造２０（例えばシリコンオンインシュレータ、またはＳＯＩ）を作り出す１つの方法は、高抵抗率を有するシリコン基板２２上のドープされていない多結晶シリコン膜２８を堆積することと、その後、その上に酸化物２４とトップシリコン層２６の積み重ねを形成することに基づく。多結晶シリコン層２８は、シリコン基板２２と埋め込み酸化物層２４の間の高欠陥層として機能する。図２を参照して、シリコンオンインシュレータ構造２０の高抵抗率基板２２と埋め込み酸化物層２４の間の電荷捕獲層２８として使用のための多結晶シリコン膜を示す。代わりの方法は、表面近傍損傷層を作り出すために重いイオンの注入である。例えば、無線周波数装置などの装置は、トップシリコン層２６に作られる。
酸化物と基板の間の多結晶シリコン層は、装置分離を改善し、伝送線損失を減らし、高調波歪みを減らすことが学術研究で示されている。例えば、Ｈ． Ｓ． Ｇａｍｂｌｅらの「Ｌｏｗ−ｌｏｓｓ ＣＰＷ ｌｉｎｅｓ ｏｎ ｓｕｒｆａｃｅ ｓｔａｂｉｌｉｚｅｄ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ｓｉｌｉｃｏｎ」 Ｍｉｃｒｏｗａｖｅ Ｇｕｉｄｅｄ Ｗａｖｅ Ｌｅｔｔ．， ９（１０）， ｐｐ． ３９５−３９７， １９９９； Ｄ． Ｌｅｄｅｒｅｒ、Ｒ． Ｌｏｂｅｔ及びＪ．−Ｐ． Ｒａｓｋｉｎの「Ｅｎｈａｎｃｅｄ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ＳＯＩ ｗａｆｅｒｓ ｆｏｒ ＲＦ ａｐｐｌｉｃａｔｉｏｎｓ」 ＩＥＥＥ Ｉｎｔｌ． ＳＯＩ Ｃｏｎｆ．， ｐｐ． ４６−４７， ２００４； Ｄ． Ｌｅｄｅｒｅｒ及びＪ．−Ｐ． Ｒａｓｋｉｎの「Ｎｅｗ ｓｕｂｓｔｒａｔｅ ｐａｓｓｉｖａｔｉｏｎ ｍｅｔｈｏｄ ｄｅｄｉｃａｔｅｄ ｔｏ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ＳＯＩ ｗａｆｅｒ ｆａｂｒｉｃａｔｉｏｎ ｗｉｔｈ ｉｎｃｒｅａｓｅｄ ｓｕｂｓｔｒａｔｅ ｒｅｓｉｓｔｉｖｉｔｙ」 ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ２６， ｎｏ． １１， ｐｐ．８０５−８０７， ２００５； Ｄ． Ｌｅｄｅｒｅｒ、Ｂ． Ａｓｐａｒ、Ｃ． Ｌａｇｈａｅ及びＪ．−Ｐ． Ｒａｓｋｉｎの「Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＲＦ ｐａｓｓｉｖｅ ｓｔｒｕｃｔｕｒｅｓ ａｎｄ ＳＯＩ ＭＯＳＦＥＴｓ ｔｒａｎｓｆｅｒｒｅｄ ｏｎ ａ ｐａｓｓｉｖａｔｅｄ ＨＲ ＳＯＩ ｓｕｂｓｔｒａｔｅ」 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ． ２９−３０， ２００６；及びＤａｎｉｅｌ Ｃ． Ｋｅｒｒｅｔらの「Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｏｆ ＲＦ ｈａｒｍｏｎｉｃ ｄｉｓｔｏｒｔｉｏｎ ｏｎ Ｓｉ ｓｕｂｓｔｒａｔｅｓ ａｎｄ ｉｔｓ ｒｅｄｕｃｔｉｏｎ ｕｓｉｎｇ ａ ｔｒａｐ−ｒｉｃｈ ｌａｙｅｒ」 Ｓｉｌｉｃｏｎ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｉｎ ＲＦ Ｓｙｓｔｅｍｓ， ２００８． ＳｉＲＦ ２００８ （ＩＥＥＥ Ｔｏｐｉｃａｌ Ｍｅｅｔｉｎｇ）， ｐｐ． １５１−１５４， ２００８を参照のこと。
Ｈ． Ｓ． Ｇａｍｂｌｅら、Ｌｏｗ−ｌｏｓｓ ＣＰＷ ｌｉｎｅｓ ｏｎ ｓｕｒｆａｃｅ ｓｔａｂｉｌｉｚｅｄ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ｓｉｌｉｃｏｎ」 Ｍｉｃｒｏｗａｖｅ Ｇｕｉｄｅｄ Ｗａｖｅ Ｌｅｔｔ．， ９（１０）， ｐｐ． ３９５−３９７， １９９９ Ｄ． Ｌｅｄｅｒｅｒ、Ｒ． Ｌｏｂｅｔ及びＪ．−Ｐ． Ｒａｓｋｉｎの「Ｅｎｈａｎｃｅｄ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ＳＯＩ ｗａｆｅｒｓ ｆｏｒ ＲＦ ａｐｐｌｉｃａｔｉｏｎｓ」 ＩＥＥＥ Ｉｎｔｌ． ＳＯＩ Ｃｏｎｆ．， ｐｐ． ４６−４７， ２００４ Ｄ． Ｌｅｄｅｒｅｒ及びＪ．−Ｐ． Ｒａｓｋｉｎの「Ｎｅｗ ｓｕｂｓｔｒａｔｅ ｐａｓｓｉｖａｔｉｏｎ ｍｅｔｈｏｄ ｄｅｄｉｃａｔｅｄ ｔｏ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ＳＯＩ ｗａｆｅｒ ｆａｂｒｉｃａｔｉｏｎ ｗｉｔｈ ｉｎｃｒｅａｓｅｄ ｓｕｂｓｔｒａｔｅ ｒｅｓｉｓｔｉｖｉｔｙ」 ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ２６， ｎｏ． １１， ｐｐ．８０５−８０７， ２００５ Ｄ． Ｌｅｄｅｒｅｒ、Ｂ． Ａｓｐａｒ、Ｃ． Ｌａｇｈａｅ及びＪ．−Ｐ． Ｒａｓｋｉｎの「Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＲＦ ｐａｓｓｉｖｅ ｓｔｒｕｃｔｕｒｅｓ ａｎｄ ＳＯＩ ＭＯＳＦＥＴｓ ｔｒａｎｓｆｅｒｒｅｄ ｏｎ ａ ｐａｓｓｉｖａｔｅｄ ＨＲ ＳＯＩ ｓｕｂｓｔｒａｔｅ」 ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ． ２９−３０， ２００６ Ｄａｎｉｅｌ Ｃ． Ｋｅｒｒｅｔらの「Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｏｆ ＲＦ ｈａｒｍｏｎｉｃ ｄｉｓｔｏｒｔｉｏｎ ｏｎ Ｓｉ ｓｕｂｓｔｒａｔｅｓ ａｎｄ ｉｔｓ ｒｅｄｕｃｔｉｏｎ ｕｓｉｎｇ ａ ｔｒａｐ−ｒｉｃｈ ｌａｙｅｒ」 Ｓｉｌｉｃｏｎ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｉｎ ＲＦ Ｓｙｓｔｅｍｓ， ２００８． ＳｉＲＦ ２００８ （ＩＥＥＥ Ｔｏｐｉｃａｌ Ｍｅｅｔｉｎｇ）， ｐｐ． １５１−１５４， ２００８
本発明は、多層基板を準備する方法に関し、方法は、エピタキシャルに、単結晶半導体ハンドル基板の前面上にエピタキシャル層を堆積するステップであって、単結晶半導体ハンドル基板は、２つの主要なおおよそ平行な表面であって、その１つは、単結晶半導体ハンドル基板の前面であり、他方は、単結晶半導体ハンドル基板の裏面である表面と、単結晶半導体ハンドル基板の前面と裏面を接合する周縁エッジと、単結晶半導体ハンドル基板の前面と裏面の間の中央平面と、単結晶半導体ハンドル基板の前面と裏面の間のバルク領域とを備え、単結晶半導体ハンドル基板は、少なくとも約５００Ωｃｍの最小バルク領域抵抗率を有し、エピタキシャル層は、約１００Ωｃｍから約５０００Ωｃｍの間の抵抗率を有する、エピタキシャル層を堆積するステップと、エピタキシャル層上に電荷捕獲層を堆積するステップであって、電荷捕獲層は、少なくとも約３０００Ωｃｍの抵抗率を有する多結晶シリコンを備える、電荷捕獲層を堆積するステップと、単結晶半導体ドナー基板の前面上の誘電体層を電荷捕獲層と接合し、それにより接合構造を形成するステップであって、単結晶半導体ドナー基板は、２つの主要なおおよそ平行な表面であって、その１つは、半導体ドナー基板の前面であり、他方は、半導体ドナー基板の裏面である表面と、半導体ドナー基板の前面と裏面を接合する周縁エッジと、半導体ドナー基板の前面と裏面の間の中央平面とを備える、接合構造を形成するステップと、を備える。
本発明はさらに、多層基板を準備する方法に関し、方法は、エピタキシャルに、単結晶半導体ハンドル基板の前面上にエピタキシャル層を堆積するステップであって、単結晶半導体ハンドル基板は、２つの主要なおおよそ平行な表面であって、その１つは、単結晶半導体ハンドル基板の前面であり、他方は、単結晶半導体ハンドル基板の裏面である表面と、単結晶半導体ハンドル基板の前面と裏面を接合する周縁エッジと、単結晶半導体ハンドル基板の前面と裏面の間の中央平面と、単結晶半導体ハンドル基板の前面と裏面の間のバルク領域とを備え、単結晶半導体ハンドル基板は、ボロン、アルミニウム、ガリウム、インジウム、及びそれらの任意の組み合わせからなるグループから選択された電気活性ｐ型ドーパントを含み、エピタキシャル層は、ヒ素、リン、アンチモン、及びそれらの任意の組み合わせからなるグループから選択される電気活性ｎ型ドーパントを含み、電気活性ｎ型ドーパントの濃度は、１×１０１４ａｔｏｍｓ／ｃｍ３未満である、エピタキシャル層を堆積するステップと、エピタキシャル層上に電荷捕獲層を堆積するステップであって、電荷捕獲層は、多結晶シリコンを含む、電荷捕獲層を堆積するステップと、単結晶半導体ドナー基板の前面上の誘電体層を電荷捕獲層に接合し、それによって接合構造を形成するステップであって、単結晶半導体ドナー基板は、２つの主要なおおよそ平行な表面であって、その１つは、半導体ドナー基板の前面であり、他方は、半導体ドナー基板の裏面である表面と、半導体ドナー基板の前面と裏面を接合する周縁エッジと、半導体ドナー基板の前面と裏面の間の中央平面とを備える、接合構造を形成するステップと、を備える。
本発明は、またさらに単結晶半導体ハンドル基板であって、単結晶半導体ハンドル基板は、２つの主要なおおよそ平行な表面であって、その１つは、単結晶半導体ハンドル基板の前面であり、他方は、単結晶半導体ハンドル基板の裏面である表面と、単結晶半導体ハンドル基板の前面と裏面を接合する周縁エッジと、単結晶半導体ハンドル基板の前面と裏面の間の中央平面と、単結晶半導体ハンドル基板の前面と裏面の間のバルク領域とを備え、単結晶半導体ハンドル基板は、ボロン、アルミニウム、ガリウム、インジウム、及びそれらの任意の組み合わせからなるグループから選択された電気活性ｐ型ドーパントを含む、単結晶半導体ハンドル基板と、単結晶半導体ハンドル基板の前面と界面接触するエピタキシャル層であって、エピタキシャル層は、ヒ素、リン、アンチモン、及びそれらの任意の組み合わせからなるグループから選択される電気活性ｎ型ドーパントを含み、電気活性ｎ型ドーパントの濃度は、１×１０１４ａｔｏｍｓ／ｃｍ３未満である、エピタキシャル層と、エピタキシャル層と界面接触する電荷捕獲層であって、電荷捕獲層は、多結晶シリコンを含む、電荷捕獲層と、電荷捕獲層と界面接触する誘電体層と、誘電体層と界面接触する単結晶半導体装置層と、を備える多層構造に関する。
他の目的及び特徴は、以下一部において明白に、一部において指摘されるであろう。
高抵抗率基板及び埋め込み酸化物層を備えるシリコンオンインシュレータウェハの描写である。 高抵抗率基板及び埋め込み酸化物層の間の多結晶電荷捕獲層を備える従来技術のＳＯＩウェハによる、シリコンオンインシュレータウェハの描写である。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明（設計サンプル）の構造による基板上に重ねられた半導体材料の抵抗率と、従来の方法（対照サンプル）による基板上に重ねた半導体材料の抵抗率を明示するグラフである。 本発明のいくつかの実施形態による設計基板の強化されたＲＦ性能を明示するグラフであり、データは、コプレーナ導波路測定からである。
発明の実施形態の詳細な説明
本発明によると、方法は、電荷捕獲層（ＣＴＬ）を備えるセミコンダクタオンインシュレータ複合構造（ＳＯＩ、例えばシリコンオンインシュレータ複合構造を準備するために提供される。本発明は、さらにセミコンダクタオンインシュレータ（例えば電荷捕獲層（ＣＴＬ）を備えるシリコンオンインシュレータ複合構造）に関する。この開示は、単結晶半導体ハンドル基板を無線周波数装置に用いられるＳＯＩ構造の強化した電気性能へ加工する方法を提供する。
いくつかの実施形態において、本発明は、多結晶シリコン電荷捕獲層（ＣＴＬ）と基板（いくつかの実施形態において、約１０００Ωｃｍから約６０００Ωｃｍの範囲内である抵抗率を有する）の界面を設計することによって、ＳＯＩウェハを製造し、それにより、完成したＲＦ装置の性能を著しく改善する、方法に関する。多結晶シリコン電荷捕獲層に加えて、基板の抵抗率が第２及び第３高調波歪み（ＨＤ２及びＨＤ３）を抑える役割を果たすことが明らかにされた。基板の抵抗率が＞１００００Ωｃｍ（超高抵抗率（ｕｌｔｒａｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ、ＵＨＲ）に増加すると、ＨＤ２／ＨＤ３は、さらに効果的に抑えられるように、フリーキャリアを最小化する。しかしながら、全ての汚染及びプロセスバリエーションは収率の損失につながるので、結晶を引くプロセスを設計することによって、そのような高抵抗率を得て、制御することは難しいかもしれない。さらに、ウェハ熱プロセスは、結晶成長プロセスの間、取り込まれる酸素からのサーマルドナー生成につながり、抵抗率を変えること、またはさらにＰ型基板を反転する可能性がある。ＵＨＲ基板によって引き起こされる他のプロセス議論は、電気チャックによってハンドリングするウェハを含み、計量学課題は、静電容量ゲージ、ＳＲＰなどのような、一定の導電を要求する。さらに、結合界面において捕獲される例えばボロン及びアルミニウムなどの汚染物は、多結晶シリコンによってすぐに拡散し、多結晶シリコン層の抵抗率を減らす、または多結晶シリコン層の再結晶化を誘導し、そのどちらかは、再びＲＦ性能を改善することにおいて、多結晶シリコンの有効性を減らす。これらの観点において、いくつかの好ましい実施形態において、本発明によるＳＯＩ構造の製造で使用するための単結晶半導体ハンドル基板は、約１０００Ωｃｍから約６０００Ωｃｍの範囲の抵抗率を有し、優れたＨＤ２／ＨＤ３抑制を達成する。ハンドル基板は、例えば約１００Ωｃｍから約５０００Ωｃｍ、例えば約２００Ωｃｍから約２０００Ωｃｍ、例えば約４００Ωｃｍから約１０００Ωｃｍの範囲の目標抵抗率を有するエピタキシャル層を備える。目標抵抗率は、空乏層のない層の測定抵抗率であり、典型的に、例えばｎ型基板上のＮ型エピタキシャル層またはｐ型基板上のｐ型エピタキシャル層など、同じ型の基板で成長された層で得られる。本発明のいくつかの実施形態によると、基板がｐ型ドーパントを含む一方で、エピタキシャル層がｎ型ドーパントで堆積される、または基板がｎ型ドーパントを含む一方で、エピタキシャル層がｐ型ドーパントで堆積されるなど、エピタキシャル層は、基板に対して反対型の電気活性ドーパントで堆積される。反対型のドーパントでエピタキシャル層をドープすることによって、エピタキシャル層は、反対型の基板によって空乏化される。すなわち、ｎ型ドーパントでドープされたエピタキシャル層は、ｐ型基板によって空乏化され、または、ｐ型ドーパントでドープされたエピタキシャル層は、ｎ型基板によって空乏化されることができる。したがって、エピタキシャル層は、目標抵抗率より遙かに高い見かけの抵抗率を有する。見かけの抵抗率は、例えば、５μｍ厚さのｎ型エピタキシャルシリコン層がｐ型基板によって空乏化される、図４の設計ケースなど、与えられたサンプルの測定抵抗率である。エピタキシャル層のキャリアは、空乏化されるので、測定抵抗率は、１０倍より大きい。
エピタキシャル層は、完全空乏化されるように、制御された厚さと目標抵抗率で成長され、高い見かけの抵抗率につながる。見かけの高抵抗率は、図５で示されるように、強化されたＲＦ性能につながり、第２高調波歪みの減少を示す。有利に、抵抗率の低い範囲を有するハンドル基板は、ＲＦ装置で用いられ、それによりＵＨＲ基板に関連するプロセスと計量学議論を排除する。
（Ｉ．半導体ハンドル基板と半導体ドナー基板）
本発明で用いられる基板は、例えば、単結晶半導体ハドルウェハなどの半導体ハンドル基板及び例えば単結晶半導体ドナーウェハなどの半導体ドナー基板を含む。セミコンダクタオンインシュレータ複合構造の半導体装置層は、単結晶半導体ドナーウェハから得る。半導体装置層は、例えば半導体ドナー基板をエッチングなどのウェハ薄化技術または損傷面を備える半導体ドナー基板を劈開することによって、半導体ハンドル基板上に転置されることができる。
図３Ａから３Ｅは、本発明のいくつかの実施形態によるプロセスフローを描く。図３Ａを参照して、典型的な、非限定の単結晶半導体ハンドルウェハ１００が描かれる。一般に、単結晶半導体ハンドルウェハ１００は、おおよそ平行な２つの主要な表面を備える。平行な表面の１つは、単結晶半導体ハンドルウェハ１００の前面１０２であり、他方の平行な表面は、単結晶半導体ハンドルウェハ１００の裏面１０４である。単結晶半導体ハンドルウェハ１００は、前及び裏面１０２、１０４を接合する周縁エッジ１０６を備える。単結晶ハンドルウェハ１００は、おおよそ平行な２つの主要な表面１０２、１０４に垂直であり、前及び裏面１０２、１０４の間の中間点によって画定される中央平面に垂直である中心軸１０８を備える。単結晶半導体ハンドルウェハ１００は、おおよそ平行な、２つの主要な表面１０２、１０４の間のバルク領域１１０を備える。例えばシリコンウェハなどの、半導体ウェハは、典型的にいくつかの総厚さバリエーション（ＴＴＶ）、歪み、たわみを有するので、前面１０２の全ての点と裏面１０４の全ての点で中間点は、正確には平面内に入らないであろう。しかしながら実際問題として、ＴＴＶ、歪み、たわみは、典型的にわずかなので、近似すると中間点は、前及び裏面１０２、１０４の間のほぼ等距離である、仮想中央平面内に入ると言える。
本明細書で記載されたような全ての操作の前に、単結晶半導体ハンドルウェハ１００の前面１０２と裏面１０４は、実質的に同じである。表面は、便宜上、及び一般に本発明の方法の操作が実行される表面と区別するために単に前面または裏面と言われる。本発明の状況下で、例えば単結晶シリコンハンドルウェハなど、単結晶半導体ハンドルウェハ１００の「前面」は、接合構造の界面になる基板の主要な表面を言う。したがって、例えばハンドルウェハなど、単結晶半導体ハンドルウェハ１００の「裏面」は、接合構造の外部表面になる主要な表面を言う。同様に、例えば単結晶シリコンドナーウェハなど、単結晶半導体ドナー基板の「前面」は、接合構造の内部表面になる単結晶半導体ドナー基板の主要な表面を言い、例えば単結晶シリコンドナーウェハなど、単結晶半導体ドナー基板の「裏面」は、接合構造の外部表面になる主要な表面を言う。本発明の状況下で、１以上の絶縁層が単結晶半導体ハンドル基板１００及び単結晶半導体ドナー基板のいずれかまたは両方の前面に準備されることができる。従来の接合及びウェハ薄化ステップの完成時に、単結晶半導体ドナー基板は、セミコンダクタオンインシュレータ（例えばシリコンオンインシュレータ）複合構造の半導体装置層を形成する。
単結晶半導体ハンドル基板及び単結晶半導体ドナー基板は、単結晶半導体ウェハであってもよい。好ましい実施形態において、半導体ウェハは、シリコン、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム、及びそれらの組み合わせからなるグループから選択された材料を含む。本発明の、例えば単結晶シリコンハンドルウェハ及び単結晶シリコンドナーウェハなどの、単結晶半導体ウェハは、典型的に少なくとも約１５０ｍｍ、少なくとも約２００ｍｍ、少なくとも約３００ｍｍ、または少なくとも約４５０ｍｍの名目上の直径を有する。ウェハの厚さは、約２５０μｍから約１５００μｍ、例えば約３００μｍから約１０００μｍ、適切には約５００μｍから約１０００μｍの範囲内で変わることができる。いくつかの特定の実施形態において、ウェハの厚さは、約７２５μｍである。いくつかの実施形態において、ウェハの厚さは、約７７５μｍである。
特に好ましい実施形態において、単結晶半導体ウェハは、従来のチョクラルスキ結晶成長法またはフロートゾーン成長法によって成長された単結晶インゴットからスライスされた単結晶シリコンウェハを備える。標準のシリコンのスライス、ラッピング、エッチング、及び研磨技術、及びそのような方法は、例えば、Ｆ． Ｓｈｉｍｕｒａの「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ Ｃｒｙｓｔａｌ Ｔｅｃｈｎｏｌｏｇｙ」 Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ， １９８９， 及び「Ｓｉｌｉｃｏｎ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ」 （Ｊ． Ｇｒａｂｍａｉｅｒ編集） Ｓｐｒｉｎｇｅｒ−Ｖｅｒｌａｇ， Ｎ．Ｙ．， １９８２に開示されている（本明細書で援用する）。ウェハは、当業者に既知の標準の方法によって研磨され、洗浄されることが好ましい。例えば、Ｗ．Ｃ． Ｏ’Ｍａｒａらの「Ｈａｎｄｂｏｏｋ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇｙ」 Ｎｏｙｅｓ Ｐｕｂｌｉｃａｔｉｏｎｓを参照のこと。必要に応じて、ウェハは、例えば標準ＳＣ１／ＳＣ２溶液で洗浄されることができる。いくつかの実施形態において、本発明の単結晶シリコンウェハは、従来のチョクラルスキ（「Ｃｚ」）結晶成長法によって成長された単結晶インゴットからスライスされた単結晶シリコンウェハであり、典型的に、少なくとも約１５０ｍｍ、少なくとも約２００ｍｍ、少なくとも約３００ｍｍ、または少なくとも約４５０ｍｍの名目上の直径を有する。単結晶シリコンハンドルウェハ及び単結晶シリコンドナーウェハの両方は、例えばスクラッチ、大きなパーティクルなどの表面欠陥のない、鏡面研磨前面仕上げを有することが好ましい。ウェハの厚さは、約２５０μｍから約１５００μｍ、例えば約３００μｍから約１０００μｍ、適切には約５００μｍから約１０００μｍの範囲内で変わることができる。いくつかの特定の実施形態において、ウェハの厚さは、約７２５μｍから約８００μｍ、例えば約７５０μｍから約８００μｍなどであることができる。いくつかの実施形態において、ウェハの厚さは、約７２５μｍである。いくつかの実施形態において、ウェハの厚さは約７７５μｍである。
いくつかの実施形態において、単結晶半導体ウェハ、すなわち単結晶ハンドルウェハ及び単結晶半導体ドナーウェハは、一般にチョクラルスキ成長法で達成される濃度の格子間酸素を含む。いくつかの実施形態において、単結晶半導体ウェハは、約４ＰＰＭＡから約１８ＰＰＭＡの濃度の酸素を含む。いくつかの実施形態において、半導体ウェハは、約１０ＰＰＭＡから約３５ＰＰＭＡの濃度の酸素を含む。いくつかの実施形態において、単結晶シリコンウェハは、約１０ＰＰＭＡ以下の濃度の酸素を含む。格子間酸素は、ＳＥＭＩ ＭＦ １１８８−１１０５によって測定することができる。
単結晶半導体ハンドルウェハ１００は、チョクラルスキまたはフロートゾーン法によって得られる任意の抵抗率を有する。したがって、単結晶半導体ハンドルウェハ１００の抵抗率は、本発明の構造の最終用途（ｕｓｅ）／用途（ａｐｐｌｉｃａｔｉｏｎ）の要求に基づく。抵抗率は、それゆえミリΩからメガΩ以上まで変わることができる。いくつかの実施形態において、単結晶半導体ハンドルウェハ１００は、ｐ型またはｎ型のドーパントを含む。適切なドーパントは、ボロン（ｐ型）、ガリウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、及びヒ素（ｎ型）を含む。ドーパントの濃度は、ハンドルウェハの所定の抵抗率に基づいて選択される。いくつかの実施形態において、単結晶半導体ハンドル基板は、ｐ型ドーパントを含む。いくつかの実施形態において、単結晶半導体ハンドル基板は、例えばボロンなどｐ型ドーパントを含む単結晶シリコンウェハである。
いくつかの実施形態において、単結晶半導体ハンドルウェハ１００は、例えば約１００Ωｃｍ未満、約５０Ωｃｍ未満、約１Ωｃｍ未満、約０．１Ωｃｍ未満、またはさらに約０．０１Ωｃｍ未満など、比較的低い最小バルク抵抗率を有する。いくつかの実施形態において、単結晶半導体ハンドル基板１００は、例えば約１００Ωｃｍ未満、または約１Ωｃｍから約１００Ωｃｍなどの、比較的低い最小バルク抵抗率を有する。低い抵抗率のウェハは、例えばボロン（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）及びヒ素（ｎ型）などの、電気活性ドーパントを含む。
いくつかの実施形態において、単結晶半導体ハンドルウェハ１００は、比較的高い最小バルク抵抗率を有する。高い抵抗率のウェハは、一般にチョクラルスキ法またはフロートゾーン法によって成長された単結晶インゴットからスライスされる。高い抵抗率のウェハは、一般に非常に低い濃度の、例えばボロン（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）及びヒ素（ｎ型）などの、電気活性ドーパントを含む。Ｃｚ成長シリコンウェハは、結晶成長中に取り込まれる酸素によって引き起こされるサーマルドナーを消滅するために約６００℃から約１０００℃に及ぶ温度で熱アニールを受ける。いくつかの実施形態において、単結晶半導体ハンドルウェハは、少なくとも１００Ωｃｍまたはさらに少なくとも約５００Ωｃｍ、例えば約１００Ωｃｍから約１０００００Ωｃｍ、または約５００Ωｃｍから約１０００００Ωｃｍ、または約１０００Ωｃｍから約１０００００Ωｃｍ、または約５００Ωｃｍから約１００００Ωｃｍ、または約７５０Ωｃｍから約１００００Ωｃｍ、約１０００Ωｃｍから約１００００Ωｃｍ、約１０００Ωｃｍから約６０００Ωｃｍ、約２０００Ωｃｍから約１００００Ωｃｍ、約３０００Ωｃｍから約１００００Ωｃｍ、または、約３０００Ωｃｍから約５０００Ωｃｍなどの最小バルク抵抗率を有する。いくつかの好ましい実施形態において、単結晶半導体ハンドル基板は、約１０００Ωｃｍから約６０００Ωｃｍのバルク抵抗率を有する。高抵抗率ウェハを準備する方法が当該分野で知られており、そのような高抵抗率ウェハは、例えばＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社（ミズーリ州セントピーターズバーグ：以前のＭＥＭＣ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ社）などの市販供給から得られる。
いくつかの好ましい実施形態において、単結晶半導体ハンドル基板は、ボロン、アルミニウム、ガリウム、インジウム、及びそれらの任意の組み合わせからなるグループから選択された電気活性ドーパントを含む。いくつかの好ましい実施形態において、単結晶半導体ハンドル基板は、ボロンを含み、ボロンは、約２×１０１３ａｔｏｍｓ／ｃｍ３未満、約１×１０１３ａｔｏｍｓ／ｃｍ３未満、例えば約５×１０１２ａｔｏｍｓ／ｃｍ３未満、または約１×１０１２ａｔｏｍｓ／ｃｍ３未満などの濃度で存在する。高抵抗率ウェハを準備する方法が当該分野で知られており、そのような高抵抗率ウェハは、例えばＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ社（ミズーリ州セントピーターズバーグ：以前のＭＥＭＣ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ社）などの市販供給から得られる。
単結晶半導体ハンドルウェハ１００は、単結晶シリコンを含む。単結晶半導体ハンドルウェハ１００は、例えば（１００）、（１１０）、または（１１１）結晶配向のいずれかを有し、結晶配向の選択は、構造の最終用途によって決定される。
任意に、前面１０２、裏面１０４、または両方は、当該分野で知られた方法によって酸化される。酸化は、例えば（堆積された半導体材料膜の一部が消費される）熱酸化またはＣＶＤ酸化物堆積など、当該分野で知られた手段によって達成される。前面１０２、裏面１０４、または両方の酸化層は、少なくとも約１ｎｍ、例えば約１０ｎｍから約５０００ｎｍ、例えば約１００ｎｍから約１０００ｎｍまたは約２００ｎｍから約４００ｎｍなどの厚さである。いくつかの実施形態において、酸化層は、例えば約５Åから約２５Å、例えば約１０Åから約１５Åなど、比較的薄い。薄い酸化物層は、例えばＳＣ１／ＳＣ２洗浄溶液など、標準洗浄溶液にさらすことによって得られる。いくつかの実施形態において、ＳＣ１溶液は、５部の脱イオン水、１部のＮＨ４ＯＨ水溶液（水酸化アンモニウム、２９重量％のＮＨ３）、及び１部のＨ２Ｏ２水溶液（過酸化水素、３０％）を含む。いくつかの実施形態において、ハンドル基板は例えばＳＣ２溶液など、酸化物質を含む水溶液にさらすことによって酸化される。いくつかの実施形態において、ＳＣ２溶液は、５部の脱イオン水、１部のＨＣｌ水溶液（塩酸、３９重量％）、及び１部のＨ２Ｏ２水溶液（過酸化水素、３０％）を含む。
（ＩＩ．エピタキシャル堆積）
本発明の方法によると、図３Ａ及び３Ｂを参照して、エピタキシャル層２００は、開始単結晶半導体ハンドル基板１００の前面１０２上にエピタキシャル法によって堆積される。
エピタキシャル層２００は、気相エピタキシャル法または液相エピタキシャル法によって、開始単結晶半導体ハンドル基板１００の前面１０２上に堆積される。例えば、エピタキシャル層２００は、有機金属化学気相成長法（ＭＯＣＶＤ）、物理的気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、分子線エピタキシャル成長法（ＭＢＥ）、液相エピタキシ（ＬＰＥ）を使って堆積される。エピタキシャル堆積は、開始単結晶半導体ハンドル基板１００と同じ下層の結晶構造を有する半導体層をもたらす。例えば、単結晶シリコンハンドル基板１００は、（１００）、（１００）、及び（１１０）の結晶配向を有する。いくつかの実施形態において、単結晶シリコンハンドル基板１００は、（１００）結晶配向を有する。エピタキシャル層２００は、下層の基板１００の結晶配向に一致する。したがって、いくつかの実施形態において、単結晶シリコンハンドル基板１００とエピタキシャル層２００は、（１００）結晶配向を有する。エピタキシャル堆積の適切な反応器は、ＡＳＭまたはＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓの市販のエピ反応器である。エピタキシャル堆積の反応条件は、約６００℃から約１１００℃に及ぶ温度で、約１Ｔｏｒｒから約７６０Ｔｏｒｒ、例えば約１０Ｔｏｒｒから約７６０Ｔｏｒｒなどの圧力を含む。水素（Ｈ２）は、約１０ｓｌｍから約２００ｓｌｍの流量の適切なキャリアガスである。
気相エピタキシャル法の前駆体は、とりわけ、メチルシラン、四水素化ケイ素、（シラン）、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）を含む。シリコンを含むエピタキシャル層２００の全体の厚さは、約０．２μｍから約２０μｍ厚さ、または約０．５μｍから約１０μｍ厚さ、例えば約５μｍから約１０μｍ厚さなどである。炭素がドープされたシリコンは、例えば四塩化ケイ素及びメタンなどの前駆体を用いて、エピタキシャル反応器で、熱プラズマ気相成長法によって堆積される。ＣＶＤまたはＰＥＣＶＤの適切な炭素前駆体は、とりわけメチルシラン、メタン、エタン、エチレンを含む。ＬＰＣＶＤ成長法において、メチルシランは、炭素とシリコンの両方を提供するので、特に好ましい前駆体である。ＰＥＣＶＤ成長法において、好ましい前駆体は、シランとメタンを含む。いくつかの実施形態において、エピタキシャル層２００は、約０．１モル％から約５モル％、または約０．５モル％から約２モル％の炭素濃度で炭素がドープされたシリコンを含む。炭素がドープされたシリコンを含むエピタキシャル層２００の全体の厚さは、約０．１μｍから約２０μｍ厚さ、例えば約０．１μｍから約１０μｍ厚さ、例えば約５μｍから約１０μｍ厚さなどである。
いくつかの実施形態において、エピタキシャル層２００は電気活性ドーパントを含む。ドーパントは、例えばボロン（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）などのｐ型、または例えばリン（ｎ型）、アンチモン（ｎ型）、及びヒ素（ｎ型）などのｎ型である。ドーパントは、例えばボロン前駆体（例えば反応ガス混合物にジボラン（Ｂ２Ｈ６）を含むことによって）、ヒ素前駆体（例えば反応ガス混合物にアルシン（ＡｒＨ３）を含むことによって）、リン前駆体（例えば反応ガス混合物にホスフィン（ＰＨ３）を含むことによって）、及びアンチモン前駆体（例えば反応ガス混合物に二量体アンチモンを含むことによって）など適切な前駆体ガスを含むことによって、エピタキシャル層２００に取り込まれる。エピタキシャル層の抵抗率は、約１００Ωｃｍから約５０００Ωｃｍ、例えば約２００Ωｃｍから約２０００Ωｃｍ、例えば約４００Ωｃｍから約１０００Ωｃｍなどに及ぶ。したがって、エピタキシャル層の電気活性ドーパントの濃度は、約１×１０１４ａｔｏｍｓ／ｃｍ３未満、約１×１０１３ａｔｏｍｓ／ｃｍ３未満、例えば約５×１０１２ａｔｏｍｓ／ｃｍ３未満である。
いくつかの実施形態において、エピタキシャル層２００は、単結晶半導体ハンドル基板１００内の電気活性ドーパントと逆の型の電気活性ドーパントがドープされる。いくつかの実施形態において、単結晶半導体ハンドル基板は、約２×１０１３ａｔｏｍｓ／ｃｍ３未満、約１×１０１３ａｔｏｍｓ／ｃｍ３未満、例えば約５×１０１２ａｔｏｍｓ／ｃｍ３未満、または１×１０１２ａｔｏｍｓ／ｃｍ３未満などの濃度で、電気活性ｐ型ドーパント（例えばボロン（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型））を含む。いくつかの実施形態において、電気活性ｐ型ドーパント（例えばボロン（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型））の濃度は、少なくとも約１×１０１２ａｔｏｍｓ／ｃｍ３、例えば少なくとも約２×１０１２ａｔｏｍｓ／ｃｍ３である。これらの濃度は、一般的に約１０００Ωｃｍから約６０００Ωｃｍの範囲内の抵抗率に対応する。エピタキシャル層は、約１×１０１４ａｔｏｍｓ／ｃｍ３未満、約１×１０１３ａｔｏｍｓ／ｃｍ３未満、例えば約５×１０１２ａｔｏｍｓ／ｃｍ３未満の濃度の電気活性ｎ型ドーパント（例えばリン（ｎ型）、アンチモン（ｎ型）、ヒ素（ｎ型））を含む。いくつかの実施形態において、電気活性ｎ型ドーパント（例えばリン（ｎ型）、アンチモン（ｎ型）、ヒ素（ｎ型））の濃度は、少なくとも１×１０１２ａｔｏｍｓ／ｃｍ３、例えば少なくとも２×１０１２ａｔｏｍｓ／ｃｍ３である。これらの濃度は、一般的に約１００Ωｃｍから約５０００Ωｃｍ、例えば約２００Ωｃｍから約２０００Ωｃｍ、例えば、約４００Ωｃｍから約１０００Ωｃｍなどの範囲内の抵抗率に対応する。エピタキシャル層ドーパント型、エピタキシャル層抵抗率、及びエピタキシャル層厚さ、並びにハンドル基板のドーパント型と抵抗率の組み合わせは、完全空乏であるエピタキシャル層をもたらす。結果として、エピタキシャル層は、約５０００Ωｃｍより大きく、またはさらに約１００００Ωｃｍより大きい、見かけの抵抗率を達成する。対照構造と比較した本発明の多層構造の効果を明示する図４を参照する。図４は、従来の方法（対照サンプル）によって基板上に積層された半導体材料の低い抵抗率と比較して、本発明の（設計サンプル）の構造による基板上に積層された半導体材料の高い見かけの抵抗率を示すグラフである。
（ＩＩＩ．電荷捕獲層の堆積）
本発明の方法により、図３Ｂと図３Ｃを参照して、電荷捕獲層３００は、エピタキシャル層２００上に堆積される。いくつかの実施形態において、電荷捕獲層３００は多結晶シリコンを含む。そのような材料は、多結晶半導体材料とアモルファス半導体材料を含む。多結晶またはアモルファスである材料は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭素がドープされたシリコン（ＳｉＣ）、及びゲルマニウム（Ｇｅ）を含む。例えば多結晶シリコンなどの多結晶半導体は、ランダムな結晶配向を有する小さいシリコン結晶を備える材料を意味する。多結晶材料は、ランダムな結晶配向を有する小さい結晶を備える材料を意味する。多結晶粒は、約２０ｎｍの小さい大きさであり、粒の大きさは、一般に約２０ｎｍから約１μｍ、例えば約０．３μｍから約１μｍに及ぶ。本発明の方法によると、多結晶材料の結晶粒の大きさが小さいほど、電荷捕獲層の欠陥性が高く堆積した。多結晶シリコン電荷捕獲層の抵抗率は、少なくとも１００Ωｃｍ、少なくとも約５００Ωｃｍ、少なくとも約１０００Ωｃｍ、少なくとも約３０００Ωｃｍ、またはさらに少なくとも約７０００Ωｃｍであり、例えば、約１００Ωｃｍから約１０００００Ωｃｍまたは約５００Ωｃｍから約１０００００Ωｃｍ、または約１０００Ωｃｍから約１０００００Ωｃｍ、または約５００Ωｃｍから約１０００００Ωｃｍ、または約７５０Ωｃｍから約１０００００Ωｃｍである。いくつかの好ましい実施形態において、多結晶シリコン層の抵抗率は、約３０００Ωｃｍから約１０００００Ωｃｍ、例えば約３０００Ωｃｍから約１００００Ωｃｍまたはさらに約７０００Ωｃｍから約１０００００Ωｃｍ、例えば約７０００Ωｃｍから約１００００Ωｃｍである。
エピタキシャル層２００上への電荷捕獲層３００の堆積のための材料は、気相成長法で堆積される。エピタキシャル層２００上への電荷捕獲層３００の堆積のための材料は、例えば有機金属化学気相成長法（ＭＯＣＶＤ）、物理的気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、などの化学または物理気相成長法によって堆積される。好ましい実施形態において、多結晶シリコンがＣＶＤによって堆積される。ＣＶＤにおけるシリコン前駆体は、とりわけメチルシラン、四水素化ケイ素（シラン）、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）を含む。いくつかの好ましい実施形態において、シリコン前駆体は、シラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、及びトリクロロシラン（ＳｉＨＣｌ３）の中から選択される。例えば、多結晶シリコンは、約８５０℃より高い温度、例えば約８５０℃から約１１００℃、または約８５０℃から約１０００℃などで、シラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、及びトリクロロシラン（ＳｉＨＣｌ３）のＣＶＤによって表面酸化層上へ堆積される。高温は、他の利点の中で高成長率に貢献し、それによってスループットとコスト削減に貢献する。ＣＶＤ堆積率は、少なくとも約０．１μｍ／分であり、例えば約０．１μｍ／分から約１０μｍ／分、または約０．１μｍ／分から約２μｍ／分の範囲である。層が少なくとも約０．１μｍ、例えば約０．１μｍから約５０μｍ、例えば約０．１μｍから約２０μｍ、約０．１μｍから約１０μｍ、約０．５μｍから約５μｍ、または約０．５μｍから約３μｍ、例えば約１μｍから約２μｍまたは約２μｍから約５μｍの厚さを有するまで、多結晶シリコン層の堆積は、続く。堆積は、約１Ｔｏｒｒから約７６０Ｔｏｒｒ、例えば約１Ｔｏｒｒから約４００Ｔｏｒｒの圧力で起こる。
いくつかの実施形態において、化学気相成長法による多結晶シリコン層の堆積は、多結晶シリコンシード層の堆積後、中断される。多結晶シリコンシード層は、最終の多結晶シリコン電荷捕獲層の全体の所望の厚さより小さい厚さを有する。したがって、多結晶シリコンシード層は、２０μｍ未満、１０μｍ未満、５μｍ未満、３μｍ未満、２μｍ未満、または１μｍ未満、または０．５μｍ未満、例えば約５０ｎｍから約２０μｍ、または約５０ｎｍから約１０μｍ、または約５０ｎｍから約５μｍ、または約５０ｎｍから約３μｍ、または約５０ｎｍから約２μｍ、または約５０ｎｍから約１μｍ、または約５０ｎｍから約５００ｎｍ、または約５０ｎｍから約２００ｎｍの厚さで堆積される。シード層の厚さは、多結晶シリコン核の大きさによって設定される。効果的な応力解放を達成するために、シード層は、５０ｎｍより小さい空孔を残す一方で、下層の表面を覆う必要があり、ポリシリコンシード層と下層の境界にＨ２が接近できる。Ｈ２は界面酸化物を減らし、基板にポリシリコンシード層の粒界において、原子の拡散を促進し、それゆえ膜応力を解放する。シード層は、下層に対するＨ２の接近を完全に防ぐのに十分な厚さであるとき、続くアニールプロセスは、膜応力を効果的に解放できない。他方で、シード層が連続でなく、２つの隣接する核の間の開いた領域が５０ｎｍより広いとき、大きな核がシードアニールプロセスの間に形成される。大きな核は、ポリシリコン堆積の端部で、大きな粒（すなわち直径＞１μｍ）に成長し、捕獲効率を減らす。堆積は、ＣＶＤチャンバの中のシリコン前駆体の流れを中止することによって中断される。多結晶シリコンの堆積を中止した後、多結晶シード層を備えるハンドル基板はアニールされる。多結晶シード層をアニールするステップは、例えば清浄表面、高純度膜、高抵抗率膜、所望の核の大きさ及び均一性、及び残りの膜応力の減少を得ることなど、所望の電荷捕獲層特性に貢献する。いくつかの実施形態において、多結晶シリコンシード層は、約０ＭＰａから約５００ＭＰａ、例えば約０ＭＰａから約１００ＭＰａなどの範囲に膜応力を減少するために、高温アニールを受ける。多結晶シリコンシード層は、約１０００℃より高い、例えば約１０００℃から約１２００℃、または約１０００℃から約１１００℃などの温度でアニールされる。シード層は、約１秒から約３００秒、例えば、約５秒から約６０秒、または約１０秒から約４０秒の期間アニールされる。アニールのための周囲の雰囲気は、水素、塩化水素、塩素または水素、塩化水素、及び塩素の任意の組み合わせを含むことができる。アニールステップは、例えば約１Ｔｏｒｒから約７６０Ｔｏｒｒ、または約１０Ｔｏｒｒから約７６０Ｔｏｒｒなど、減圧下または大気圧下で実行される。粒の大きさ及び多結晶シリコン膜の応力は、アニール温度、期間、ガスフローによって制御される。適切なアニール期間の後、多結晶シリコン層の化学気相成長法による堆積は、約８５０℃から約１０００℃の温度に単結晶半導体ハンドル基板を冷却した後に再び始まる。
いくつかの実施形態において、エピタキシャル層２００及び多結晶シリコン電荷捕獲層３００を備える単結晶半導体ハンドル基板１００は、堆積が完成された後、アニールされる。多結晶層をアニールするステップは、例えば清浄表面、高純度膜、高抵抗率膜、所望の核の大きさ及び均一性、及び残りの膜応力の減少を得ることなど、所望の電荷捕獲層特性に貢献する。いくつかの実施形態において、完全に堆積された多結晶シリコン電荷捕獲層は、約０ＭＰａから約５００ＭＰａ、例えば約０ＭＰａから約１００ＭＰａの範囲へ、膜応力を減らすために高温アニールを受ける。エピタキシャル層２００と多結晶シリコン電荷捕獲層３００を備えるハンドル基板１００は、１０００℃より高い、例えば約１０００℃から１１００℃の温度でアニールされる。エピタキシャル層２００と多結晶シリコン電荷捕獲層３００を備えるハンドル基板１００は、約１秒から約３００秒、例えば約５秒から約６０秒、または約１０秒から約４０秒の期間アニールされる。アニールのための周囲の雰囲気は、水素、塩化水素、塩素または水素、塩化水素、及び塩素の任意の組み合わせを含むことができる。適切なアニール期間の後、ＣＶＤチャンバは、単結晶半導体ハンドル基板を除去するのに安全な温度へ冷却される。
いくつかの実施形態において、絶縁または誘電体層は、堆積された電荷捕獲層３００の上に形成される。絶縁層は、半導体酸化物、半導体窒化物、または半導体酸窒化物を含む。本発明による誘電体層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、及びそれらの任意の組み合わせの中から選択された絶縁材料を含む。いくつかの実施形態において、誘電体層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及びそれらの任意の組み合わせからなるグループから選択された１以上の絶縁材料を含む。誘電体層は、２つの絶縁層、３つの絶縁層、またはそれより多く備えてもよい。それぞれの絶縁層は、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、及びそれらの任意の組み合わせの中から選択された材料を含む。いくつかの実施形態において、それぞれの絶縁層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及びそれらの任意の組み合わせから選択された材料を含む。いくつかの実施形態において、誘電体層は、３つの絶縁層を備える。いくつかの実施形態において、３つの絶縁層は、二酸化ケイ素層、二酸化ケイ素層に界面接触する窒化ケイ素層、及び窒化ケイ素層に界面接触する二酸化ケイ素層を備える。
絶縁層の堆積は、例えば熱酸化（堆積された半導体材料膜の一部が消費される）、及び／またはＣＶＤ酸化物及び／または窒化物堆積など、当該分野で知られた手段によって達成される。いくつかの実施形態において、電荷捕獲層は、熱的に酸化され（堆積された半導体材料膜の一部が消費される）または膜はＣＶＤ酸化物及び／または窒化物堆積によって成長される。いくつかの実施形態において、電荷捕獲層は、例えばＡＳＭ Ａ４００などの加熱炉で熱的に酸化される。温度は、酸化雰囲気で７５０℃から１２００℃に及ぶ。酸化周囲雰囲気は、例えばＡｒまたはＮ２などの不活性ガス、及びＯ２の混合物であることができる。酸素含有量は、１から１０％またはより高くに変えられる。いくつかの実施形態において、酸化周囲雰囲気は、１００％まで（「ドライ酸化」）である。いくつかの実施形態において、周囲雰囲気は、例えばＡｒまたはＮ２などの不活性ガス、及び例えばＯ２及び水蒸気（ウェット酸化）などの酸化ガスの混合物を含む。いくつかの典型的な実施形態において、半導体ハンドル基板は、例えばＡ４００などの縦型炉に積み込まれる。温度は、Ｎ２とＯ２の混合物で酸化温度に上昇する。所望の酸化物の厚さが得られた後、Ｏ２は切られ、加熱炉温度は減らされ、ウェハは加熱炉から出される。窒化ケイ素または酸窒化ケイ素を堆積するための界面層に窒素を取り込むために雰囲気は、窒素単独または酸素と窒素の組み合わせを含み、温度は、１１００℃から１４００℃に増加する。代替の窒素源はアンモニアである。いくつかの実施形態において、電荷捕獲層は、約２０００Åから約１００００Åの厚さの絶縁層を提供するために十分な期間処理される。
電荷捕獲層３００の堆積の後、絶縁層の任意の堆積、ウェハ洗浄及び研磨は、任意である。いくつかの実施形態において、堆積された多結晶シリコン電荷捕獲層は、ＲＭＳ２×２ ｕｍ２によって測定される５０ｎｍ程度の表面粗さを有する。必要に応じて、ウェハは、例えば標準ＳＣ１／ＳＣ２溶液で洗浄されることができる。さらに、ウェハ、特に電荷捕獲層または任意の絶縁層は、好ましくはＲＭＳ２×２ ｕｍ２のレベルが約５Å未満、好ましくは約２Å未満、例えば約１Åから約２Åになるまで、表面粗さを減らすための化学機械研磨（ＣＭＰ）を受け、ここで、二乗平均平方根は、
Figure 0006980071
 である。
粗さのプロファイルは、トレースに沿って等間隔に並んだ点を含み、ｙｉは、平均線からデータ点への垂直距離である。好ましくは２Å未満の表面粗さにおいて、表面は、接合の準備ができる。
（ＩＶ．プラズマ活性）
いくつかの実施形態において、エピタキシャル層２００と多結晶シリコン電荷捕獲層３００を備える単結晶半導体ハンドル基板１００は、酸素プラズマ及び／または窒素プラズマ表面活性化を受ける。いくつかの実施形態において、酸素プラズマ及び／または窒素プラズマ表面活性化装置は、例えばＥＶＧ（登録商標）８１０ＬＴ Ｌｏｗ Ｔｅｍｐ Ｐｌａｓｍａ Ａｃｔｉｖａｔｉｏｎ ＳｙｓｔｅｍなどのＥＶ Ｇｒｏｕｐから入手可能な、市販の装置である。エピタキシャル層２００と多結晶シリコン電荷捕獲層３００を備える単結晶半導体ハンドル基板１００は、チャンバに積み込まれる。チャンバは、真空にされ、大気よりも低い圧力へ、例えばアルゴンなど、キャリアガスに、酸素ガス源及び／または窒素ガス源で、埋め戻され、それによってプラズマを作り出す。酸素及び／または水は、プラズマ酸化物処理のための適切なソースガスである。アンモニア及び／または窒素及び／または一酸化窒素（ＮＯ）及び／または亜酸化窒素（Ｎ２Ｏ）ガスは、プラズマ窒化物処理のための適切なソースガスである。酸窒化物プラズマ膜は、酸素と窒素ガス源 を含むことによって堆積される。さらに、一酸化窒素または亜酸化窒素の使用は、追加的に絶縁層に酸素を取り込み、それによって酸窒化物膜を堆積する。窒化ケイ素または酸化シリコンプラズマ膜を堆積するために、適切なシリコン前駆体は、とりわけメチルシラン、四水素化ケイ素（シラン）、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）を含む。適切にＡｒは、キャリアガスとして加えられる。
単結晶半導体ハンドル基板１００は、薄い酸化物、窒化物、または酸窒化物層を成長するために、約１秒から約１２０秒に及ぶ、所定の時間このプラズマにさらされる。酸化物、窒化物、または酸窒化物層は、約１０Åから約１００Åに及ぶ厚さを有する。窒化物層は、接合境界において捕獲される汚染物の拡散が、ポリシリコン捕獲層の中に、及びそれを通って拡散することを防ぐために、効果的な拡散バリアとして機能する。プラズマ表面活性化は、電荷捕獲層３００の表面または任意の絶縁層の表面を親水性にし、単結晶半導体ドナー基板へ接合を受け入れさせるために実行される。プラズマ活性化の後、活性化された表面は、脱イオン水でリンスされる。ウェハは、その後接合前にスピン乾燥される。
（Ｖ．接合構造の準備）
図３Ｄを参照すると、エピタキシャル層２００及び多結晶シリコン電荷捕獲層３００を備える、本明細書に記載された方法によって準備された、例えば単結晶シリコンハンドルウェハ、単結晶半導体ハンドルウェハなど、高抵抗率単結晶半導体ハンドル基板１００は、次に従来の層転置方法によって準備される、例えば単結晶半導体ドナー基板などの半導体ドナー基板４００に接合される。単結晶半導体ドナー基板４００は、単結晶半導体ウェハである。好ましい実施形態において、半導体ウェハは、シリコン、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム、及びそれらの組み合わせからなるグループから選択される材料を含む。完成した集積回路装置の所望の特性により、単結晶半導体（例えばシリコン）ドナーウェハ４００は、ボロン（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、及びヒ素（ｎ型）の中から選択されたドーパントを含む。単結晶半導体（例えばシリコン）ドナーウェハの抵抗率は、１から５０Ωｃｍ、典型的には５から２５Ωｃｍに及ぶ。単結晶半導体ドナーウェハ４００は、酸化、注入、注入後洗浄を含む標準プロセスステップを受ける。したがって、エッチングされ、研磨され、任意に酸化された、例えば単結晶シリコンドナーウェハといった多層半導体構造の準備に従来用いられる材料の単結晶半導体ウェハなど、半導体ドナー基板４００は、ドナー基板に損傷層を形成するためにイオン注入を受ける。
いくつかの実施形態において、半導体ドナー基板４００は、誘電体層４１０を備える。本発明による誘電体層４１０は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、及びそれらの任意の組み合わせの中から選択された絶縁材料を含む。いくつかの実施形態において、誘電体層４１０は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及びそれらの任意の組み合わせからなるグループから選択された材料を含む、１以上の絶縁層を備える。いくつかの実施形態において、誘電体層は、少なくとも約１０ｎｍ厚さ、例えば約１０ｎｍから約１００００ｎｍ、約１０ｎｍから約５０００ｎｍ、５０ｎｍから約４００ｎｍ、または約１００ｎｍから約４００ｎｍ、例えば約５０ｎｍ、１００ｎｍ、または２００ｎｍなどの厚さを有する。
いくつかの実施形態において、誘電体層４１０は、絶縁材料の複数層を備える。誘電体層は、２つの絶縁層、３つの絶縁層、またはそれより多く備える。それぞれの絶縁層は、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、及びそれらの任意の組み合わせの中から選択された材料を含む。いくつかの実施形態において、それぞれの絶縁層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及びそれらの任意の組み合わせからなるグループから選択された材料を含む。それぞれの絶縁層は、少なくとも約１０ｎｍの厚さ、例えば約１０ｎｍから約１００００ｎｍ、約１０ｎｍから約５０００ｎｍ、５０ｎｍから約４００ｎｍ、または約１００ｎｍから約４００ｎｍ、例えば約５０ｎｍ、１００ｎｍ、または２００ｎｍなどの厚さを有する。
いくつかの実施形態において、単結晶半導体ドナー基板４００（例えば単結晶シリコンドナー基板）の前面は、半導体酸化物膜を準備するために、熱的に酸化され（堆積された半導体材料膜の一部が消費される）、または半導体酸化物（例えば二酸化ケイ素）膜がＣＶＤ酸化物堆積によって成長される。いくつかの実施形態において、単結晶半導体ドナー基板４００の前面は、上記と同じ方法で、例えばＡＳＭ Ａ４００などの加熱炉で熱的に酸化される。いくつかの実施形態において、単結晶半導体ドナー基板４００は、少なくとも約１ｎｍ厚さ、約１０ｎｍの厚さ、例えば約１０ｎｍから約１００００ｎｍ、約１０ｎｍから約５０００ｎｍ、または約１００ｎｍから約４００ｎｍの前面層に酸化物層を提供するために酸化される。いくつかの実施形態において、単結晶半導体ドナー基板４００上の酸化層は、比較的薄く、例えば約５Åから約２５Å、例えば約１０Åから約１５Åである。薄い酸化物層は、例えばＳＣ１／ＳＣ２洗浄溶液など、標準洗浄溶液への曝露によって得られる。
イオン注入は、例えばＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ Ｑｕａｎｔｕｍ ＩＩ、Ｑｕａｎｔｕｍ ＬＥＡＰ、Ｑｕａｎｔｕｍ Ｘなど、市販の装置で実行される。注入されたイオンは、Ｈｅ、Ｈ、Ｈ２、またはそれらの組み合わせを含む。イオン注入は、半導体ドナー基板の損傷層を形成するために十分な密度と期間として実行される。注入密度は、約１０１２ｉｏｎｓ／ｃｍ２から約１０１７ｉｏｎｓ／ｃｍ２、例えば約１０１４ｉｏｎｓ／ｃｍ２から約１０１７ｉｏｎｓ／ｃｍ２、例えば約１０１５ｉｏｎｓ／ｃｍ２から約１０１６ｉｏｎｓ／ｃｍ２に及ぶ。注入エネルギは、約１ｋｅＶから約３０００ｋｅＶ、例えば約１０ｋｅＶから約３０００ｋｅＶに及ぶ。注入エネルギは、約１ｋｅＶから約３０００ｋｅＶ、例えば約５ｋｅＶから約１０００ｋｅＶ、または約５ｋｅＶから約２００ｋｅＶ、または５ｋｅＶから約１００ｋｅＶ、または５ｋｅＶから約８０ｋｅＶに及ぶ。注入深さは、最終ＳＯＩ構造の単結晶半導体装置層の厚さを決定する。イオンは、約１００Åから約３００００Å、例えば約２００Åから約２００００Å、例えば約２０００Åから約１５０００Å、または約１５０００Åから約３００００Åの深さで注入される。いくつかの実施形態において、注入後に例えば単結晶シリコンドナーウェハなどの単結晶半導体ドナーウェハが洗浄を受けることが望ましい。いくつかの好ましい実施形態において、洗浄は、ピラニア洗浄に続いてＤＩ水リンス及びＳＣ１／ＳＣ２洗浄を含む。
本発明のいくつかの実施形態において、イオン注入でＨｅ＋、Ｈ＋、Ｈ２ ＋及びそれらの任意の組み合わせによって形成されたそこにイオン注入領域を有する単結晶半導体ドナー基板４００は、単結晶半導体ドナー基板に熱活性劈開面を形成するのに十分な温度でアニールされた。適切な装置の実施例は、例えばＢｌｕｅ Ｍモデルなど単純なＢｏｘ加熱炉である。いくつかの好ましい実施形態において、イオン注入単結晶半導体ドナー基板は、約２００℃から約３５０℃、約２２５℃から約３５０℃、好ましくは約３５０℃の温度でアニールされる。熱アニールは、約２時間から約１０時間、例えば約２時間から約２時間の期間、行われる。これらの温度範囲内の熱アニールは、熱活性劈開面を形成するのに十分である。劈開面を活性化するための熱アニール後、単結晶半導体ドナー基板表面は、劈開されることが好ましい。
いくつかの実施形態において、イオン注入され、任意に洗浄され、任意にアニールされた単結晶半導体ドナー基板は、酸素プラズマ及び／または窒素プラズマ表面活性化を受ける。いくつかの実施形態において、酸素プラズマ表面活性化装置は、例えばＥＶＧ（登録商標）８１０ＬＴ Ｌｏｗ Ｔｅｍｐ Ｐｌａｓｍａ Ａｃｔｉｖａｔｉｏｎ ＳｙｓｔｅｍなどＥＶグループから入手できる、市販の装置である。イオン注入され、任意に洗浄された単結晶半導体ドナーウェハは、チャンバに積み込まれる。チャンバは、真空にされ、大気より低い圧力でＯ２またはＮ２で埋め戻され、それによってプラズマを作り出す。単結晶半導体ドナーウェハは、約１秒から約１２０秒に及ぶ所定の時間、このプラズマにさらされる。酸素または窒素プラズマ表面酸化は、単結晶半導体ドナー基板の前面を親水性にし、上記方法によって準備された単結晶半導体ハンドル基板に接合することを受け入れさせるために実行される。プラズマ活性化の後、活性表面は、脱イオン水でリンスされる。ウェハは、接合前にスピン乾燥される。
単結晶半導体ドナー基板４００の親水性前面とエピタキシャル層２００と多結晶シリコン電荷捕獲層３００を備える単結晶半導体ハンドル基板１００の前面は、次に親密に接触され、それによって接合構造を形成する。接合構造は、例えばシリコン酸化物といった埋め込み酸化物などの誘電体層４１０を備える。
機械的な接合は比較的弱いので、接合構造は、さらに単結晶半導体ドナー基板４００とエピタキシャル層２００と多結晶シリコン電荷捕獲層３００を備える単結晶半導体ハンドル基板１００との接合を固めるためにアニールされる。本発明のいくつかの実施形態において、接合構造は、単結晶半導体ドナー基板に熱活性劈開面を形成するために十分な温度でアニールされる。適切な装置の実施例は、例えばＢｌｕｅ Ｍモデルの単純なＢｏｘ加熱炉である。いくつかの好ましい実施形態において、接合構造は、約２００℃から約３５０℃、約２２５℃から約３５０℃、好ましくは約３５０℃の温度でアニールされる。熱アニールは、約０．５時間から約１０時間の期間、好ましくは約２時間の期間、行われる。これらの温度範囲の熱アニールは、熱活性劈開面を形成するのに十分である。劈開面を活性化するための熱アニールの後、接合構造は劈開される。
いくつかの実施形態において、アニールは、例えば約０．５ＭＰａから約２００ＭＰａ、例えば約０．５ＭＰａから約１００ＭＰａ、例えば約０．５ＭＰａから約５０ＭＰａ、または約０．５ＭＰａから約１０ＭＰａ、または約０．５ＭＰａから約５ＭＰａなど比較的高圧で行われる。従来の接合方法は、温度は、「自動劈開」によって制限され得る。これは、注入面におけるプレートレットの圧力が外部平衡圧力を超えるときに起こる。したがって、従来のアニールは、自動劈開のため約３５０℃から約４００℃の接合温度に制限される。注入と接合後、ウェハは弱く保持される。しかしウェハの間の間隔は、ガスが貫通しまたは逃げることを防ぐのに十分である。弱い接合は、加熱処理によって強化されることができるが、注入の間形成された空洞は、ガスで満たされる。加熱の間、空洞内のガスは加圧する。圧力は、投与量にもより、０．２−１ＧＰａに到達すると見積もられる（ＣｈｅｒｋａｓｈｉｎらのＪ Ａｐｐｌ． Ｐｈｙｓ． １１８，２４５３０１（２０１５））。圧力が、臨界値を超えるとき、層は薄い層に裂ける。これは、自動劈開または熱劈開と言う。それは、アニールで高温と長時間を防ぐ。本発明のいくつかの実施形態によると、接合は、例えば約０．５ＭＰａから約２００ＭＰａ、例えば約０．５ＭＰａから約１００ＭＰａ、例えば約０．５ＭＰａから約５０ＭＰａ、または約０．５ＭＰａから約１０ＭＰａ、または約０．５ＭＰａから約５ＭＰａなど高圧で起き、それによって高温での接合が可能になる。いくつかの実施形態において、接合構造は、約３００℃から約７００℃、約４００℃から約６００℃、例えば約４００℃から約４５０℃、またはさらに約４５０℃から約６００℃、または約３５０℃から約４５０℃の温度でアニールされる。熱量が増加すると接合強度によい効果がある。熱アニールは約０．５時間から約１０時間、例えば約０．５時間から約３時間の期間、好ましくは、約２時間の期間行う。これらの温度範囲内の熱アニールは、熱活性劈開面を形成するのに十分である。従来の接合アニールにおいて、ハンドルウェハとドナーウェハの両方の端部は、ロールオフによって分離する。この領域において、層転置はない。それはテラスと呼ばれる。圧力接合は、このテラスを減らすことが期待され、さらなる端部へＳＯＩ層を伸ばす。機構は、圧縮され、外側を「ジッパで締められた」空気の閉じ込められたポケットに基づく。劈開面を活性化するための熱アニールの後、接合された構造は、劈開される。
熱アニールの後、単結晶半導体ドナー基板４００とエピタキシャル層２００と多結晶シリコン電荷捕獲層３００を備える単結晶半導体ハンドル基板１００との接合は、劈開面で接合構造を劈開することによって、層転置を開始するのに十分強い。劈開は、当該分野で知られた技術によって起きる。いくつかの実施形態において、接合構造は、一側面において固定吸引カップに貼付され、他側面においてヒンジアームの追加の吸引カップによって貼付された従来の劈開位置に設置される。クラックは、吸引カップアタッチメントの近くで開始され、動作アームは、ウェハを劈開するヒンジの周りを旋回する。劈開は、半導体ドナーウェハの一部を取り除き、それによって、セミコンダクタオンインシュレータ複合構造上の、単結晶半導体装置層５００、好ましくはシリコン装置層を残す。図３Ｅ参照のこと。
劈開後、劈開構造は、転置された装置層５００とエピタキシャル層２００と多結晶シリコン電荷捕獲層３００を備える単結晶半導体ハンドル基板１００の接合をさらに強化するために高温アニールを受ける。適切な装置の実施例は、例えばＡＳＭ Ａ４００など縦型炉である。いくつかの好ましい実施形態において、接合構造は、約１０００℃から約１２００℃好ましくは約１０００℃の温度でアニールされる。熱アニールは、約０．５時間から約８時間の期間、好ましくは約２から４時間の期間行われる。これらの温度範囲内の熱アニールは、転置された装置層と単結晶半導体ハンドル基板の接合を強化するのに十分である。
劈開と高温アニールをした後、接合構造は、薄い熱酸化物を取り除き、表面からパーティクルを洗浄するために設計された洗浄プロセスを受ける。いくつかの実施形態において、単結晶半導体装置層は、キャリアガスとしてＨ２を用いて水平流枚葉式エピタキシャル反応器で気相ＨＣｌエッチングプロセスを受けることによって、所定の厚さと平坦性になる。いくつかの実施形態において、半導体装置層５００は、約１０ｎｍから約２０μｍ、約２０ｎｍから約３μｍ、例えば約２０ｎｍから約２μｍ、例えば約２０ｎｍから約１．５μｍまたは約１．５μｍから約３μｍの厚さを有する。厚膜装置層は、約１．５μｍから約２０μｍの装置層厚さを有する。薄膜装置層は、約０．０１μｍから約０．２μｍび厚さを有する。
いくつかの実施形態において、エピタキシャル層は、転置された単結晶半導体装置層５００に堆積される。堆積されたエピタキシャル層は、実質的に下層の単結晶半導体装置層５００と同じ電気特性を備える。代わりに、エピタキシャル層は、下層の単結晶半導体装置層５００と異なる電気特性を備えてもよい。エピタキシャル層は、シリコン、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム、及びそれらの組み合わせからなるグループから選択された材料を含む。最終集積回路装置の所望の特性により、エピタキシャル層は、ボロン（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、及びヒ素（ｎ型）の中から選択されたドーパントを含む。エピタキシャル層の抵抗率は、１から５０Ωｃｍ、典型的に５から２５Ωｃｍに及ぶ。いくつかの実施形態において、エピタキシャル層は、約１０ｎｍから約２０μｍ、約２０ｎｍから約３μｍ、例えば約２０ｎｍから約２μｍ、例えば約２０ｎｍから約１．５μｍまたは約１．５μｍから約３μｍの厚さを有する。
完成したＳＯＩウェハは、単結晶半導体ハンドル基板１００、エピタキシャル層２００、多結晶シリコン電荷捕獲層３００、誘電体層４１０（例えば埋め込み酸化物層）、及び半導体装置層５００を備え、その後最終ライン計測検査を受け、典型的なＳＣ１−ＳＣ２プロセスを使って洗浄される。
それぞれ、抵抗率１５００と４０００Ωｃｍの直径２００ｍｍのボロンドープシリコン（１００）の２つのグループが、ＲＦ性能を強化するために設計されたエピタキシャル層を用いる利点を示すために用いられた。基板は、市販のウェットベンチの中のＳＣ１／ＳＣ２を使って洗浄され、続いて５μｍから１０μｍ（この実施例では５μｍ）のシリコン層のエピタキシャル成長がされた。シリコンエピタキシャル成長は、大気圧で、１０００℃から１１００℃（この実施例では１１００℃）の温度で、２００ｍｍＣｅｎｔｕｒａ反応器で行われた。トリクロロシラン（ＴＣＳ）は、シリコン前駆体として用いられ、Ｈ２はキャリアガスとして用いられた。２μｍ／分及び４μｍ／分（この実施例では４μｍ／分）の成長レートを提供するために用いられた典型的なプロセス条件は、ＴＣＳの流量が１０ｇ／分、Ｈ２の流量が２０ｓｌｍである。エピタキシャル層の目標抵抗率は、成長温度とｎ型ＴＣＳバックグランドドープによって、２００−２０００Ωｃｍ（この実施例では１０００Ωｃｍ）で制御された。シリコンエピタキシャル層が完成された後、ウェハは、反応器から取り出され、化学酸化物を形成するためにＳＣ１／ＳＣ２で洗浄され、続いて堆積温度が９００℃から１０００℃（この実施例では９５０℃）であることを除いて、同じガス流を使って、同じ反応器で２．８μｍ厚さの多結晶シリコン堆積をした。対照ウェハは、シリコンエピタキシャル成長を受けず、多結晶シリコン堆積のみ受けた。ウェハは、その後２μｍの多結晶シリコンのみを残して、滑らかな多結晶シリコン表面を形成するために研磨され、ＳＯＩ製造のためのハンドル基板として用いられた。ＳＲＰとコプレーナ導波路（ＣＰＷ）ＲＦ測定の両方は、完成されたＳＯＩウェハに実行された。図４のＳＲＰプロファイルは、ｐ型ハンドル基板によって、エピタキシャル層の空乏層によって、設計ハンドル基板の多結晶シリコンからハンドル基板への実質的な抵抗率の増加を示す。基板のフリーキャリアがかなり減らされた結果として、ＨＤ２は１０−１５％減少した。図５を参照のこと。上記で開示された設計アプローチをせずに、同様の性能強化を達成するために、抵抗率が１０倍高い基板が必要とされ、装置製造熱プロセスの間、型反転を受け入れる余地がある。型反転は、基板抵抗率の制御ができなくなることをもたらし、装置性能に負の影響をもたらす。
詳細に発明が記載されたが、変形やバリエーションが、添付した請求項に定義された発明の範囲から逸脱せずに、可能であることは明白であろう。
本発明またはその好ましい実施形態の要素を導入するとき、「１つの（ａ）」、「１つの（ａｎ）」、「その（ｔｈｅ）」及び「前記（ｓａｉｄ）」は、１以上の要素があることを意味することを意図する。用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「有する（ｈａｖｉｎｇ）」は、記載された要素の他に追加の要素があるかもしれないことを含み、意味することを意図する。
上記を考慮して、本発明のいくつかの目的は、達成され、他の有利な結果は、達成されることが理解されるであろう。
様々な変更が本発明の範囲を逸脱せずに上記の生産物及び方法でなされることができるように、上記記載に含まれ、添付した図面に示された全ての事は、説明として解釈され、限定的な意味に解釈されないことを意図する。

Claims (20)

  1. 単結晶半導体ハンドル基板であって、前記単結晶半導体ハンドル基板は、２つの主要なおおよそ平行な表面であって、その１つは、前記単結晶半導体ハンドル基板の前面であり、他方は、前記単結晶半導体ハンドル基板の裏面である表面と、前記単結晶半導体ハンドル基板の前面と裏面を接合する周縁エッジと、前記単結晶半導体ハンドル基板の前面と裏面の間の中央平面と、前記単結晶半導体ハンドル基板の前面と裏面の間のバルク領域とを備え、前記単結晶半導体ハンドル基板は、ヒ素、リン、アンチモン、及びそれらの任意の組み合わせからなるグループから選択される電気活性ｎ型ドーパントを含み、さらに前記単結晶半導体ハンドル基板は、ハンドル結晶配向を有する、単結晶半導体ハンドル基板と、
    前記単結晶半導体ハンドル基板の前面と直接接触するエピタキシャル層であって、前記エピタキシャル層は、ボロン、アルミニウム、ガリウム、インジウム、及びそれらの任意の組み合わせからなるグループから選択される電気活性ｐ型ドーパントを含み、前記電気活性ｐ型ドーパントの濃度は、約１×１０１４ａｔｏｍｓ／ｃｍ３未満であり、さらに前記エピタキシャル層は、前記ハンドル結晶配向と同じ結晶配向を有する、エピタキシャル層と、
    前記エピタキシャル層と直接接触する電荷捕獲層であって、前記電荷捕獲層は、多結晶シリコンを含み、少なくとも約３０００Ωｃｍの抵抗率を有する、電荷捕獲層と、
    前記電荷捕獲層と直接接触する誘電体層と、
    前記誘電体層と直接接触する単結晶半導体装置層と、を備える多層構造。
  2. 前記単結晶半導体ハンドル基板は、単結晶シリコンを含み、
    前記単結晶半導体装置層は、単結晶シリコンを含む、請求項１に記載の多層構造。
  3. 前記単結晶半導体ハンドル基板は、約２×１０１３ａｔｏｍｓ／ｃｍ３未満の濃度の電気活性ｎ型ドーパントを含む、請求項１に記載の多層構造。
  4. 前記単結晶半導体ハンドル基板は、約１×１０１３ａｔｏｍｓ／ｃｍ３未満の濃度の電気活性ｎ型ドーパントを含む、請求項１に記載の多層構造。
  5. 前記単結晶半導体ハンドル基板は、約５×１０１２ａｔｏｍｓ／ｃｍ３未満の濃度の電気活性ｎ型ドーパントを含む、請求項１に記載の多層構造。
  6. 前記エピタキシャル層の電気活性ｐ型ドーパントの濃度は、約１×１０１３ａｔｏｍｓ／ｃｍ３未満である、請求項１に記載の多層構造。
  7. 前記エピタキシャル層の電気活性ｐ型ドーパントの濃度は、約５×１０１２ａｔｏｍｓ／ｃｍ３未満である、請求項１に記載の多層構造。
  8. 前記エピタキシャル層は、シリコンを含む、請求項１に記載の多層構造。
  9. 前記エピタキシャル層は、約０．１モル％から約５モル％の炭素濃度の炭素がドープされたシリコンを含む、請求項１に記載の多層構造。
  10. 前記エピタキシャル層は、約０．５モル％から約２モル％の炭素濃度の炭素がドープされたシリコンを含む、請求項１に記載の多層構造。
  11. 前記電荷捕獲層は、少なくとも約７０００Ωｃｍの抵抗率を有する、請求項１に記載の多層構造。
  12. 単結晶半導体ハンドル基板であって、前記単結晶半導体ハンドル基板は、２つの主要なおおよそ平行な表面であって、その１つは、前記単結晶半導体ハンドル基板の前面であり、他方は、前記単結晶半導体ハンドル基板の裏面である表面と、前記単結晶半導体ハンドル基板の前面と裏面を接合する周縁エッジと、前記単結晶半導体ハンドル基板の前面と裏面の間の中央平面と、前記単結晶半導体ハンドル基板の前面と裏面の間のバルク領域とを備え、前記単結晶半導体ハンドル基板は、ヒ素、リン、アンチモン、及びそれらの任意の組み合わせからなるグループから選択された電気活性ｎ型ドーパントを含み、少なくとも約５００Ωｃｍの最小バルク領域抵抗率を有し、さらに前記単結晶半導体ハンドル基板は、ハンドル結晶配向を有する、単結晶半導体ハンドル基板と、
    前記単結晶半導体ハンドル基板の前面と直接接触するエピタキシャル層であって、前記エピタキシャル層は、ボロン、アルミニウム、ガリウム、インジウム、及びそれらの任意の組み合わせからなるグループから選択される電気活性ｐ型ドーパントを含み、前記エピタキシャル層は、約１００Ωｃｍから５０００Ωｃｍの抵抗率を有し、さらに前記エピタキシャル層は、前記ハンドル結晶配向と同じ結晶配向を有する、エピタキシャル層と、
    前記エピタキシャル層と直接接触する電荷捕獲層であって、前記電荷捕獲層は、多結晶シリコンを含み、少なくとも約３０００Ωｃｍの抵抗率を有する、電荷捕獲層と、
    前記電荷捕獲層と直接接触する誘電体層と、
    前記誘電体層と直接接触する単結晶半導体装置層と、を備える多層構造。
  13. 前記単結晶半導体ハンドル基板は、単結晶シリコンを含み、
    前記単結晶半導体装置層は、単結晶シリコンを含む、請求項１２に記載の多層構造。
  14. 前記単結晶半導体ハンドル基板は、約１０００Ωｃｍから約１０００００Ωｃｍのバルク抵抗率を有する、請求項１２に記載の多層構造。
  15. 前記単結晶半導体ハンドル基板は、約１０００Ωｃｍから約６０００Ωｃｍのバルク抵抗率を有する、請求項１２に記載の多層構造。
  16. 前記エピタキシャル層は、約２００Ωｃｍから約２０００Ωｃｍの抵抗率を有する、請求項１２に記載の多層構造。
  17. 前記エピタキシャル層は、約４００Ωｃｍから約１０００Ωｃｍの抵抗率を有する、請求項１２に記載の多層構造。
  18. 前記電荷捕獲層は、少なくとも約７０００Ωｃｍの抵抗率を有する、請求項１２に記載の多層構造。
  19. 前記エピタキシャル層は、シリコンを含む、請求項１２に記載の多層構造。
  20. 前記エピタキシャル層は、約０．１モル％から約５モル％の炭素濃度の炭素がドープされたシリコンを含む、請求項１２に記載の多層構造。
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