CN115763496A - 具有增强电荷俘获效率的高电阻率绝缘体上硅衬底 - Google Patents

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Abstract

本申请涉及具有增强电荷俘获效率的高电阻率绝缘体上硅衬底。提供了一种多层绝缘体上半导体结构，其中处置衬底及与所述处置衬底界面接触的外延层包括相反类型的电活性掺杂物。所述外延层由处置衬底自由载子耗尽，借此导致高表观电阻率，其改进RF装置中的结构的功能。

Description

具有增强电荷俘获效率的高电阻率绝缘体上硅衬底
分案申请信息
本申请是申请日为2017年10月9日、申请号为201780066835.9、发明名称为“具有增强电荷俘获效率的高电阻率绝缘体上硅衬底”的发明专利申请案的分案申请。
相关申请案的交叉参考
本申请案主张2016年10月26日申请的序列号为62/412,937的美国临时申请案的优先权，所述案的揭示内容以宛如全文陈述引用的方式并入本文中。
技术领域
本申请大体上涉及半导体晶片制造领域。更明确来说，本申请涉及一种具有增强电荷俘获效率的高电阻率绝缘体上硅衬底。
背景技术
一般由单晶锭(例如硅锭)制备半导体晶片，所述单晶锭经修整及研磨以具有一或多个平面或切口以用于在后续程序中适当定向晶片。接着，将锭切割为个别晶片。尽管本文中将参考由硅构造的半导体晶片，但可使用其它材料来制备半导体晶片，例如锗、碳化硅、硅锗、砷化镓及III族及V族元素的其它合金(例如氮化镓或磷化铟)或II族及VI族元素的合金(例如硫化镉或氧化锌)。
半导体晶片(例如硅晶片)可用于制备复合层结构。复合层结构(例如绝缘体上半导体结构，且更具体来说，绝缘体上硅(SOI)结构)一般包括处置晶片或处置层、装置层及在处置层与装置层之间的绝缘(即，电介质)膜(通常为氧化物层)。一般来说，装置层的厚度在0.01微米与20微米之间，例如，厚度在0.05微米与20微米之间。厚膜装置层可具有在约1.5微米与约20微米之间的装置层厚度。薄膜装置层可具有在约0.01微米与约0.20微米之间的厚度。一般来说，通过使两个晶片密切接触以借此由范德华(van der Waal)力来引发接合且接着进行热处理以强化接合来产生例如绝缘体上硅(SOI)、蓝宝石上硅(SOS)及石英上硅的复合层结构。退火可将末端硅烷醇基转换为两个界面之间的硅氧烷键，借此强化接合。
在热退火之后，接合结构经受进一步处理以移除供体晶片的实质部分以实现层转移。例如，可使用例如蚀刻或研磨的晶片薄化技术(通常称为回蚀SOI(即，BESOI))，其中硅晶片经接合到处置晶片且接着被缓慢蚀除，直到处置晶片上仅保留薄硅层。参见(例如)第5,189,500号美国专利，其揭示内容以宛如全文陈述引用的方式并入本文中。此方法既耗时又昂贵，浪费衬底中的一者，且一般不具有适合于不到数微米的薄层的厚度均匀性。
实现层转移的另一常用方法利用氢植入及接着热致层分离。在供体晶片的前表面下方的特定深度处植入粒子(原子或电离原子，例如氢原子或氢原子及氦原子的组合)。植入的粒子在其植入的特定深度处形成供体晶片中的分割面。供体晶片的表面经清洗以移除在植入过程期间沉积于晶片上的有机化合物或其它污染物，例如硼化合物。
接着，通过亲水接合过程来将供体晶片的前表面接合到处置晶片以形成接合晶片。在接合之前，通过使晶片的表面暴露于含有(例如)氧或氮的等离子体来活化供体晶片及/或处置晶片。暴露于等离子体在通常称为表面活化的过程中使表面的结构改质，所述活化过程使供体晶片及处置晶片中的一或两者的表面具亲水性。另外，可通过湿式处理(例如SC1清洗或氢氟酸)来化学活化晶片的表面。湿式处理及等离子体活化可以任一顺序发生，或晶片可仅经受一个处理。接着，将晶片紧压在一起且在其之间形成接合。此接合是相对较弱的(归因于范德华力)且必须在发生进一步处理之前加以强化。
在一些过程中，通过加热或退火接合晶片对来强化供体晶片与处置晶片(即，接合晶片)之间的亲水接合。在一些过程中，晶片接合可发生于例如约300℃与约500℃之间的低温处。在一些过程中，晶片接合可发生于例如约800℃与约1100℃之间的高温处。高温引起供体晶片与处置晶片的邻接表面之间形成共价键以因此固化供体晶片与处置晶片之间的接合。在加热或退火接合晶片同时，早先植入于供体晶片中的粒子弱化分割面。
接着，沿分割面使供体晶片的一部分与接合晶片分离(即，分割)以形成SOI晶片。可通过将接合晶片放置于夹具中来实施分割，其中垂直于接合晶片的对置侧施加机械力以将供体晶片的一部分与接合晶片拉开。根据一些方法，利用吸盘来施加机械力。通过在分割面处将机械楔施加于接合晶片的边缘处以引发裂缝沿分割面扩展来引发供体晶片的部分的分离。接着，由吸盘施加的机械力将供体晶片的部分与接合晶片拉开以因此形成SOI晶片。
根据其它方法，接合对可代以在一段时间内经受高温以使供体晶片的部分与接合晶片分离。暴露于高温引起裂缝沿分割面开始及扩展以因此分离供体晶片的一部分。裂缝归因于由植入离子形成空隙而形成，植入离子因奥斯瓦熟化(Ostwald ripening)而生长。用氢气及氦气填充空隙。空隙成为薄层。薄层中的加压气体使微腔及微裂缝扩展，其弱化植入面上的硅。如果在适当时间停止退火，那么可通过机械过程来分割经弱化接合晶片。然而，如果热处理在较长时间内及/或在较高温度下持续，那么微裂缝扩展到达其中所有裂缝沿分割面合并的层级以因此分离供体晶片的一部分。此方法允许有更好转移层均匀性且允许重复利用供体晶片，但通常需要将植入且接合的对加热到接近500℃的温度。
将高电阻率绝缘体上半导体(例如绝缘体上硅)晶片用于例如天线开关的RF相关装置在成本及集成方面提供优于传统衬底的益处。为减少寄生功率损失且最小化将导电衬底用于高频应用时固有的谐波失真，使用具有高电阻率的衬底晶片是必要的，但是不够的。因此，用于RF装置的处置晶片的电阻率一般大于约500Ohm-cm。现参考图1，绝缘体上硅结构2包括极高电阻率硅晶片4、埋藏氧化物(BOX)层6及硅装置层10。此衬底易于在BOX/处理界面处形成高导电率电荷反转或积累层12从而引起产生自由载子(电子或空穴)，此减小衬底的有效电阻率且导致以RF频率操作装置时的寄生功率损失及装置非线性度。这些反转/积累层可归因于BOX固定电荷、氧化物俘获电荷、界面俘获电荷及甚至施加于装置本身的DC偏压。
因此，需要一种方法来俘获任何诱发反转或积累层中的电荷，使得即使在非常近的表面区域中也维持衬底的高电阻率。众所周知，高电阻率处置衬底与埋藏氧化物(BOX)之间的电荷俘获层(CTL)可提高使用SOI晶片所制造的RF装置的性能。已提出许多方法来形成这些高界面俘获层。例如，现参考图2，使用针对RF装置应用的CTL来产生绝缘体上半导体结构20(例如绝缘体上硅或SOI)的方法是基于将未掺杂多晶硅膜28沉积于具有高电阻率的硅衬底22上且接着在其上形成氧化物24及顶部硅层26的堆叠。多晶硅层28充当硅衬底22与埋藏氧化物层24之间的高缺陷率层。参见图2，其描绘在绝缘体上硅结构20中用作高电阻率衬底22与埋藏氧化物层24之间的电荷俘获层28的多晶硅膜。替代方法是植入重离子以产生近表面损伤层。将例如射频装置的装置建置于顶部硅层26中。
学术研究已表明，氧化物与衬底之间的多晶硅层改进装置隔离，减少传输线损失，且减少谐波失真。例如，参见：H.S.甘布尔(H.S.Gamble)等人的“表面稳定的高电阻率硅上的低损耗CPW线(Low-loss CPW lines on surface stabilized high resistivitysilicon)”，《微波导波研究》(Microwave Guided Wave Lett.)，9(10)，第395页到第397页，1999年；D.莱德勒(D.Lederer)、R.乐博特(R.Lobet)及J.-P.拉斯金(J.-P.Raskin)的“用于RF应用的增强型高电阻率SOI晶片(Enhanced high resistivity SOI wafers for RFapplications)”，《IEEE国际SOI会议》(IEEE Intl.SOI Conf.)，第46页到第47页，2004年；D.莱德勒及J.-P.拉斯金的“专用于具有增加的衬底电阻率的高电阻率SOI晶片制造的新衬底钝化方法(New substrate passivation method dedicated to high resistivity SOIwafer fabrication with increased substrate resistivity)”，《IEEE电子装置快报》(IEEE Electron Device Letters)第26卷，第11期，第805页到第807页，2005年；D.莱德勒、B.卡斯帕(B.Aspar)、C.法罗克(C.Laghaé)及J.-P.拉斯金的“钝化HR SOI衬底上转移的RF无源结构及SOI MOSFET的性能(Performance of RF passive structures and SOIMOSFETs transferred on a passivated HR SOI substrate)”，《IEEE国际SOI会议》(IEEEInternational SOI Conference)，第29页到第30页，2006年；及丹尼尔C.科瑞特(DanielC.Kerret)等人的“使用富俘获层的Si衬底上的RF谐波失真的识别及其减少(Identification of RF harmonic distortion on Si substrates and its reductionusing a trap-rich layer)”，《RF系统中的硅单片集成电路》(Silicon MonolithicIntegrated Circuits in RF Systems),2008(SiRF 2008)(IEEE专题会议(IEEE TopicalMeeting))，第151页到第154页，2008年。
发明内容
本发明是涉及一种制备多层衬底的方法，所述方法包括：将外延层外延沉积于单晶半导体处置衬底的前表面上，其中所述单晶半导体处置衬底包括：两个大体上平行的主表面，其中一者是所述单晶半导体处置衬底的所述前表面且其中另一者是所述单晶半导体处置衬底的后表面；圆周边缘，其接合所述单晶半导体处置衬底的所述前表面及所述后表面；中心面，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间；及主体区域，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间，其中所述单晶半导体处置衬底具有至少约500ohm-cm的最小主体区域电阻率且所述外延层具有在约100ohm-cm与约5000ohm-cm之间的电阻率；将电荷俘获层沉积于所述外延层上，所述电荷俘获层包括具有至少约3000ohm-cm的电阻率的多晶硅；及将单晶半导体供体衬底的前表面上的电介质层接合到所述电荷俘获层以借此形成接合结构，其中所述单晶半导体供体衬底包括：两个大体上平行的主表面，其中一者是所述半导体供体衬底的所述前表面且其中另一者是所述半导体供体衬底的后表面；圆周边缘，其接合所述半导体供体衬底的所述前表面及所述后表面；及中心面，其在所述半导体供体衬底的所述前表面与所述后表面之间。
本发明进一步是针对一种制备多层衬底的方法，所述方法包括：将外延层外延沉积于单晶半导体处置衬底的前表面上，其中所述单晶半导体处置衬底包括：两个大体上平行的主表面，其中一者是所述单晶半导体处置衬底的所述前表面且其中另一者是所述单晶半导体处置衬底的后表面；圆周边缘，其接合所述单晶半导体处置衬底的所述前表面及所述后表面；中心面，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间；及主体区域，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间，其中所述单晶半导体处置衬底包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物且所述外延层包括选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物，其中所述电活性n型掺杂物的浓度小于约1×1014个原子/cm3；将电荷俘获层沉积于所述外延层上，所述电荷俘获层包括多晶硅；及将单晶半导体供体衬底的前表面上的电介质层接合到所述电荷俘获层以借此形成接合结构，其中所述单晶半导体供体衬底包括：两个大体上平行的主表面，其中一者是所述半导体供体衬底的所述前表面且其中另一者是所述半导体供体衬底的后表面；圆周边缘，其接合所述半导体供体衬底的所述前表面及所述后表面；及中心面，其在所述半导体供体衬底的所述前表面与所述后表面之间。
本发明还进一步是针对一种多层结构，其包括：单晶半导体处置衬底，其中所述单晶半导体处置衬底包括：两个大体上平行的主表面，其中一者是所述单晶半导体处置衬底的前表面且其中另一者是所述单晶半导体处置衬底的后表面；圆周边缘，其接合所述单晶半导体处置衬底的所述前表面及所述后表面；中心面，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间；及主体区域，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间，其中所述单晶半导体处置衬底包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物；外延层，其与所述单晶半导体处置衬底的所述前表面界面接触，其中所述外延层包括选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物，其中所述电活性n型掺杂物的浓度小于约1×1014个原子/cm3；电荷俘获层，其与所述外延层界面接触，所述电荷俘获层包括多晶硅；电介质层，其与所述电荷俘获层界面接触；及单晶半导体装置层，其与所述电介质层界面接触。
将在下文中部分明白及部分指出其它目的及特征。
附图说明
图1是包括高电阻率衬底及埋藏氧化物层的绝缘体上硅晶片的绘图。
图2是根据现有技术的绝缘体上硅晶片的绘图，所述SOI晶片包括在高电阻率衬底与埋藏氧化物层之间的多晶硅电荷俘获层。
图3A到3E描绘根据本发明的一些实施例的过程流。
图4是展示根据本发明的结构的衬底上所层叠的半导体材料(设计样本)的电阻率及根据常规方法的衬底上所层叠的半导体材料(控制样本)的电阻率的图形。
图5是展示根据本发明的一些实施例的设计衬底上的增强RF性能的图形。数据是来自共面波导装置测量。
具体实施方式
根据本发明，提供一种用于制备包括电荷俘获层(CTL)的绝缘体上半导体复合结构(SOI，例如绝缘体上硅复合结构)的方法。本发明进一步涉及一种包括电荷俘获层(CTL)的绝缘体上半导体复合结构(例如绝缘体上硅复合结构)。本发明提供一种设计单晶半导体处置衬底以增强用于射频装置中的SOI结构的电性能的方法。
在一些实施例中，本发明涉及一种通过设计多晶硅电荷俘获层(CTL)与衬底(在一些实施例中，其可具有约1,000ohm-cm与约6,000ohm-cm之间的范围内的电阻率)以借此显著提高完成RF装置的性能来制造SOI晶片的方法。除多晶硅电荷俘获层之外，已证明衬底电阻率在抑制2次及3次谐波失真(HD2及HD3)中发挥一定作用。将衬底电阻率增大到>10,000Ohm-cm(超高电阻率(UHR))使自由载子最少化，使得HD2/HD3被更有效抑制。然而，难以通过设计拉晶过程来获得且控制此高电阻率，因为任何污染及工艺变化会导致良率损失。此外，晶片热处理会导致从晶体生长过程期间所并入的氧产生热供体，此会改变P型衬底的电阻率或甚至翻转P型衬底的类型。由UHR衬底引起的其它处理问题可包含通过电动卡盘的晶片处置，计量挑战需要特定电导，如电容量规、SRP等等。此外，接合界面处所俘获的污染物(例如硼及铝)可轻易地通过多晶硅扩散且减小多晶硅层的电阻率或诱发多晶硅层的重新结晶，其中任一者还减弱多晶硅提高RF性能的效力。鉴于此，在一些优选实施例中，用于制造根据本发明的SOI结构的单晶半导体处置衬底可具有约1,000ohm-cm与约6,000Ohm-cm的范围内的电阻率以实现超级HD2/HD3抑制。处置衬底包括外延层，其具有约100ohm-cm与约5000ohm-cm之间(例如约200ohm-cm与约2000ohm-cm之间，例如约400ohm-cm与约1000ohm-cm之间)的范围内的目标电阻率。目标电阻率是无耗尽层的测量电阻率，其通常针对相同类型的衬底上所生长的层(例如n型衬底上的N型外延层或p型衬底上的p型外延层)来获得。根据本发明的一些实施例，与衬底相比，外延层经沉积有相反类型的电活性掺杂物，例如，衬底可包括p型掺杂物，而外延层经沉积有n型掺杂物，或衬底可包括n型掺杂物，而外延层经沉积有p型掺杂物。通过使外延层掺杂有相反类型的掺杂物，可由相反类型的衬底来耗尽外延层。即，掺杂有n型掺杂物的外延层可由p型衬底耗尽，或掺杂有p型掺杂物的外延层可由n型衬底耗尽。因此，外延层具有比目标电阻率高得多的表观电阻率。表观电阻率是给定样本的测量电阻率，例如图4中的设计案例，其中5微米厚的n型外延硅层由p型衬底耗尽。由于外延层中的载子被耗尽，所以测量电阻率高10倍以上。
具有受控厚度及目标电阻率的外延层经生长使得其被完全耗尽以导致高表观电阻率。高表观电阻率导致增强RF性能，如图5(其描绘二次谐波失真的减少)中所描绘。有利地，具有较低范围的电阻率的处置衬底可用于RF装置中，借此消除与UHR衬底相关联的工艺及计量问题。
I.半导体处置衬底及半导体供体衬底
用于本发明中的衬底包含半导体处置衬底(例如单晶半导体处置晶片)及半导体供体衬底(例如单晶半导体供体晶片)。绝缘体上半导体复合结构中的半导体装置层来源于单晶半导体供体晶片。可通过晶片薄化技术(例如，蚀刻半导体供体衬底)或通过分割包括损伤面的半导体供体衬底来将半导体装置层转移到半导体处置衬底上。
图3A到3E描绘根据本发明的一些实施例的过程流。参考图3A，其描绘示范性非限制单晶半导体处置晶片100。一般来说，单晶半导体处置晶片100包括两个大体上平行的主表面。平行表面中的一者是单晶半导体处置晶片100的前表面102，且另一平行表面是单晶半导体处置晶片100的后表面104。单晶半导体处置晶片100包括接合前表面102及后表面104的圆周边缘106。单晶半导体处置晶片100包括中心轴108，其垂直于两个大体上平行的主表面102、104且还垂直于由前表面102与后表面104之间的中点界定的中心面。单晶半导体处置晶片100包括在两个大体上平行的主表面102、104之间的主体区域110。由于半导体晶片(例如硅晶片)通常具有一些总厚度变化(TTV)、翘曲及弯曲，所以前表面102上的每个点与后表面104上的每个点之间的中点可能不会恰好落于一平面内。然而，实际上，TTV、翘曲及弯曲通常较小，使得可认为中点近乎完全落于大致等距地位于前表面102与后表面104之间的假想中心面内。
在本文中所描述的任何操作之前，单晶半导体处置晶片100的前表面102及后表面104可为基本上相同的。仅为方便起见且一般为了区分其上执行本发明的方法的操作的表面，将表面称为“前表面”或“后表面”。在本发明的上下文中，单晶半导体处置晶片100(例如单晶硅处置晶片)的“前表面”是指变成接合结构的内表面的衬底的主表面。因此，单晶半导体处置晶片100(例如处置晶片)的“后表面”是指变成接合结构的外表面的主表面。类似地，单晶半导体供体衬底(例如单晶硅供体晶片)的“前表面”是指变成接合结构的内表面的单晶半导体供体衬底的主表面，且单晶半导体供体衬底(例如单晶硅供体晶片)的“后表面”是指变成接合结构的外表面的主表面。在本发明的上下文中，一或多个绝缘层可经制备于单晶半导体处置衬底100及单晶半导体供体衬底在的任一者或两者的前表面上。在完成常规接合及晶片薄化步骤之后，单晶半导体供体衬底形成绝缘体上半导体(例如绝缘体上硅)复合结构的半导体装置层。
单晶半导体处置衬底及单晶半导体供体衬底可为单晶半导体晶片。在优选实施例中，半导体晶片包括选自由硅、碳化硅、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合组成的群组的材料。本发明的单晶半导体晶片(例如单晶硅处置晶片及单晶硅供体晶片)通常具有至少约150mm、至少约200mm、至少约300mm或至少约450mm的标称直径。晶片厚度可从约250微米变化到约1500微米，例如在约300微米与约1000微米之间，适当地在约500微米到约1000微米的范围内。在一些特定实施例中，晶片厚度可为约725微米。在一些实施例中，晶片厚度可为约775微米。
在特定优选实施例中，单晶半导体晶片包括已从根据常规丘克拉斯基(Czochralski)晶体生长法或浮区生长法所生长的单晶锭切割的单晶硅晶片。例如，F.志村(F.Shimura)的“半导体硅晶技术(Semiconductor Silicon Crystal Technology)”(学术出版社(Academic Press)，1989年)及“硅化学蚀刻(Silicon Chemical Etching)”(J.盖布迈尔编撰(J.Grabmaier ed.))纽约施普林格(Springer-Verlag，N.Y.)，1982年)(其以引用方式并入本文中)中揭示此类方法及标准硅切割、研磨、蚀刻及抛光技术。优选地，通过所属领域的技术人员已知的标准方法来抛光且清洗晶片。例如，参见W.C.O’玛拉(W.C.O’Mara)等人的《半导体硅技术指南》(Handbook of Semiconductor Silicon Technology)”(诺伊斯出版社(Noyes Publications))。可视需要在(例如)标准SC1/SC2溶液中清洗晶片。在一些实施例中，本发明的单晶硅晶片是已从根据常规丘克拉斯基(“Cz”)晶体生长法所生长的单晶锭切割的单晶硅晶片，其通常具有至少约150mm、至少约200mm、至少约300mm或至少约450mm的标称直径。优选地，单晶硅处置晶片及单晶硅供体晶片两者具有无表面缺陷(例如划痕、大颗粒等等)的经镜面抛光的前表面光洁度。晶片厚度可从约250微米变化到约1500微米，例如在约300微米与约1000微米之间，适当地在约500微米与约1000微米的范围内。在一些特定实施例中，晶片厚度可在约725微米与约800微米之间，例如，在约750微米与约800微米之间。在一些实施例中，晶片厚度可为约725微米。在一些实施例中，晶片厚度可为约775微米。
在一些实施例中，单晶半导体晶片(即，单晶半导体处置晶片及单晶半导体供体晶片)包括具有一般由丘克拉斯基生长法所实现的浓度的填隙氧。在一些实施例中，单晶半导体晶片包括具有约4PPMA与约18PPMA之间的浓度的氧。在一些实施例中，半导体晶片包括具有约10PPMA与约35PPMA之间的浓度的氧。在一些实施例中，单晶硅晶片包括具有不大于约10PPMA的浓度的氧。可根据SEMI MF 1188-1105来测量填隙氧。
单晶半导体处置晶片100可具有可由丘克拉斯基法或浮区法所获得的任何电阻率。因此，单晶半导体处置晶片100的电阻率是基于本发明的结构的最终用途/应用的要求。因此，电阻率可从毫欧姆或更小变化到百万欧姆或更大。在一些实施例中，单晶半导体处置晶片100包括p型或n型掺杂物。适合掺杂物包含硼(p型)、镓(p型)、磷(n型)、锑(n型)及砷(n型)。掺杂物浓度是基于处置晶片的所要电阻率来选择。在一些实施例中，单晶半导体处置衬底包括p型掺杂物。在一些实施例中，单晶半导体处置衬底是包括p型掺杂物(例如硼)的单晶硅晶片。
在一些实施例中，单晶半导体处置晶片100具有相对较低最小体电阻率，例如低于约100ohm-cm、低于约50ohm-cm、低于约1ohm-cm、低于约0.1ohm-cm或甚至低于约0.01ohm-cm。在一些实施例中，单晶半导体处置晶片100具有相对较低最小体电阻率，例如低于约100ohm-cm或在约1ohm-cm与约100ohm-cm之间。低电阻率晶片可包括电活性掺杂物，例如硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)及砷(n型)。
在一些实施例中，单晶半导体处置晶片100具有相对较高最小体电阻率。高电阻率晶片一般从由丘克拉斯基法或浮区法所生长的单晶锭切割。高电阻率晶片可包括一般具有非常低浓度的电动活性掺杂物，例如硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)及砷(n型)。Cz生长硅晶片可在从约600℃与约1000℃的范围内的温度下经受热退火以毁灭由在晶体生长期间并入的氧引起的热供体。在一些实施例中，单晶半导体处置晶片具有至少100Ohm-cm或甚至至少约500Ohm-cm的最小体电阻率，例如，在约100Ohm-cm与约100,000Ohm-cm之间，或在约500Ohm-cm与约100,000Ohm-cm之间，或在约1000Ohm-cm与约100,000Ohm-cm之间，或在约500Ohm-cm与约10,000Ohm-cm之间，或在约750Ohm-cm与约10,000Ohm-cm之间，在约1000Ohm-cm与约10,000Ohm-cm之间，在约1000Ohm-cm与约6000Ohm-cm之间，在约2000Ohm-cm与约10,000Ohm-cm之间，在约3000Ohm-cm与约10,000Ohm-cm之间，或在约3000Ohm-cm与约5,000Ohm-cm之间。在一些优选实施例中，单晶半导体处置衬底具有在约1000Ohm-cm与约6,000Ohm-cm之间的体电阻率。所属领域中已知用于制备高电阻率晶片的方法，且可从例如太阳爱迪生半导体有限公司(SunEdison Semiconductor Ltd.)(密苏里州圣彼得斯(St.Peters,MO)；旧称MEMC电子材料有限公司(MEMC ElectronicMaterials,Inc.))的商业供货商购得此类高电阻率晶片。
在一些优选实施例中，单晶半导体处置衬底包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性掺杂物。在一些优选实施例中，单晶半导体处置衬底包括可以小于约2×1013个原子/cm3、小于约1×1013个原子/cm3(例如小于约5×1012个原子/cm3)或小于约1×1012个原子/cm3的浓度存在的硼。所属领域中已知用于制备高电阻率晶片的方法，且可从例如太阳爱迪生半导体有限公司(密苏里州圣彼得斯；旧称MEMC电子材料有限公司)的商业供货商购得此类高电阻率晶片。
单晶半导体处置晶片100可包括单晶硅。单晶半导体处置晶片100可具有(例如)(100)、(110)或(111)晶体定向中的任何者，且可由结构的最终用途指定晶体定向的选择。
可根据所属领域中已知的方法来任选地使前表面102、后表面104或两者氧化。可通过所属领域中已知的方法(例如热氧化(其中将消耗所沉积半导体材料膜的一些部分)或CVD氧化物沉积)来完成氧化。前表面102、后表面104或两者上的氧化层可为至少约1纳米厚，例如在约10纳米与约5000纳米之间厚，例如在约100纳米与约1000纳米之间或在约200纳米与约400纳米之间。在一些实施例中，氧化层是相对较薄的，例如在约5埃与约25埃之间，例如在约10埃与约15埃之间。可通过暴露于例如SC1/SC2清洗溶液的标准清洗溶液来获得薄氧化物层。在一些实施例中，SC1溶液包括5份去离子水、1份含水NH4OH(氢氧化铵，29重量％的NH3)及1份含水H2O2(过氧化氢，30％)。在一些实施例中，可通过暴露于包括氧化剂的水溶液(例如SC2溶液)来使处置衬底氧化。在一些实施例中，SC2溶液包括5份去离子水、1份含水HCl(氢氯酸，39重量％)及1份含水H2O2(过氧化氢，30％)。
II.外延沉积
根据本发明的方法且参考图3A及3B，通过外延法来将外延层200沉积于起始单晶半导体处置衬底100的前表面102上。
可通过气相外延法或液相外延法来将外延层200沉积于起始单晶半导体处置衬底100的前表面102上。例如，可使用金属有机化学气相沉积(MOVCD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、分子束外延法(MBE)或液相外延法(LPE)来沉积外延层200。外延沉积导致具有与起始单晶半导体处置衬底100相同的下伏晶体结构的半导体层。例如，单晶硅处置衬底100可具有(100)、(100)及(110)的晶体定向。在一些实施例中，单晶硅处置衬底100可具有(100)晶体定向。外延层200与下伏衬底100的晶体定向一致。因此，在一些实施例中，单晶硅处置衬底100及外延层200具有(100)晶体定向。适合于外延沉积的反应器是ASM或应用材料(AppliedMaterials)商用外延反应器。外延沉积的反应条件包含从约600℃与约1100℃之间的范围内的温度、在约1托与约760托之间(例如约10托与约760托之间)的压力下。氢气(H2)是适合运载气体，其具有约10slm与约200slm之间的流速。
用于气相外延法的硅前驱物包含甲硅烷、四氢化硅(硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、四硅烷、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)及其它。包括硅的外延层200的总厚度可在约0.2微米与约20微米之间厚或约0.5微米与约10微米之间厚，例如在约5微米与约10微米之间厚。可在外延反应器中使用例如四氯化硅及甲烷的前驱物通过热等离子体化学气相沉积来沉积掺杂有碳的硅。适合于CVD或PECVD的碳前驱物包含甲硅烷、甲烷、乙烷、乙烯及其它。针对LPCVD沉积，甲硅烷是特定优选前驱物，因为其提供碳及硅两者。针对PECVD沉积，优选前驱物包含硅烷及甲烷。在一些实施例中，外延层200包括以约0.1摩尔％与约5摩尔％之间或约0.5摩尔％与约2摩尔％之间的碳浓度掺杂碳的硅。包括掺杂有碳的硅的外延层200的总厚度可在约0.1微米与约20微米之间厚，例如在约0.1微米与约10微米之间厚，例如在约5微米与约10微米之间厚。
在一些实施例中，外延层200可包括电活性掺杂物。掺杂物可为p型(例如硼(p型)、镓(p型)、铝(p型)、铟(p型))或n型(例如磷(n型)、锑(n型)及砷(n型))。可通过包含适当的前驱物气体(例如硼前驱物(例如，通过使乙硼烷(B2H6)包含于反应气体混合物中)、砷前驱物(例如，通过使砷化氢(ArH3)包含于反应气体混合物中)、磷前驱物(例如，通过使磷化氢(PH3)包含于反应气体混合物中)及锑前驱物(例如，通过使二聚锑包含于反应气体混合物中))来将掺杂物并入到外延层200中。外延层的电阻率可在从约100ohm-cm与约5000ohm-cm之间的范围内，例如在约200ohm-cm与约2000ohm-cm之间，例如在约400ohm-cm与约1000ohm-cm之间。因此，外延层中的电活性掺杂物的浓度可小于约1×1014个原子/cm3、小于约1×1013个原子/cm3，例如小于约5×1012个原子/cm3。
在一些实施例中，外延层200可经掺杂有与单晶半导体处置衬底100内的电活性掺杂物相反的电活性掺杂物类型。在一些实施例中，单晶半导体处置衬底包括具有小于约2×1013个原子/cm3、小于约1×1013个原子/cm3(例如小于约5×1012个原子/cm3)或小于约1×1012个原子/cm3的浓度的电活性p型掺杂物(例如硼(p型)、镓(p型)、铝(p型)、铟(p型))。在一些实施例中，电活性p型掺杂物(例如硼(p型)、镓(p型)、铝(p型)、铟(p型))的浓度可为至少约1×1012个原子/cm3，例如至少约2×1012个原子/cm3。这些浓度大体上对应于约1000ohm-cm与约6000ohm-cm的范围内的电阻率。外延层可包括具有小于约1×1014个原子/cm3、小于约1×1013个原子/cm3(例如小于约5×1012个原子/cm3)的浓度的电活性n型掺杂物(例如磷(n型)、锑(n型)及砷(n型))。在一些实施例中，电活性n型掺杂物(例如磷(n型)、锑(n型)及砷(n型))的浓度是至少约1×1012个原子/cm3，例如至少约2×1012个原子/cm3。这些浓度大体上对应于约100ohm-cm与约5000ohm-cm之间的范围内的电阻率，例如在约200ohm-cm与约2000ohm-cm之间，例如在约400ohm-cm与约1000ohm-cm之间。外延层掺杂物类型、外延层电阻率及外延层厚度及处置衬底的掺杂物类型及电阻率的组合导致完全被耗尽的外延层。因此，外延层实现大于约5000Ohm-cm或甚至大于约10,000Ohm-cm的表观电阻率。参见图4，其展示本发明的多层结构相较于控制结构的效应。图4是展示根据本发明的结构的衬底上所层叠的半导体材料(设计样本)的较高表观电阻率与根据常规方法的衬底上所层叠的半导体材料(控制样本)的较低电阻率的比较的图形。
III.电荷俘获层的沉积
根据本发明的方法且参考图3B及3C，将电荷俘获层300沉积于外延层200上。在一些实施例中，电荷俘获层300包括多晶硅。此类材料包含多晶半导体材料及非晶半导体材料。可为多晶或非晶的材料包含硅(Si)、硅锗(SiGe)、掺杂有碳的硅(SiC)及锗(Ge)。多晶半导体(例如多晶硅)表示包括具有随机晶体定向的小硅晶体的材料。多晶材料表示包括具有随机晶体定向的小晶体的材料。多晶晶粒的大小可小与约20纳米，且晶粒大小一般在从约20纳米与约1微米之间(例如约0.3微米与约1微米之间)的范围内。根据本发明的方法，所沉积的多晶材料的晶粒大小越小，电荷俘获层的缺陷率越高。多晶硅电荷俘获层的电阻率可为至少100Ohm-cm、至少约500Ohm-cm、至少约1000Ohm-cm、至少约3000Ohm-cm或甚至至少约7000Ohm-cm，例如在约100Ohm-cm与约100,000Ohm-cm之间，或在约500Ohm-cm与约100,000Ohm-cm之间，或在约1000Ohm-cm与约100,000Ohm-cm之间，或在约750Ohm-cm与约100,000Ohm-cm之间。在一些优选实施例中，多晶硅层的电阻率在约3000Ohm-cm与约100,000Ohm-cm之间，例如在约3000Ohm-cm与约10,000Ohm-cm之间或甚至在约7000Ohm-cm与约100,000Ohm-cm之间，例如在约7000Ohm-cm与约10,000Ohm-cm之间。
可通过气相沉积来沉积用于将电荷俘获层300沉积到外延层200上的材料。可通过化学或物理气相沉积(例如，通过金属有机化学气相沉积(MOVCD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD))来沉积用于将电荷俘获层300沉积到外延层200上的材料。在优选实施例中，通过CVD来沉积多晶硅。用于CVD的硅前驱物包含甲硅烷、四氢化硅(硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、四硅烷、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)及其它。在一些优选实施例中，硅前驱物是选自硅烷、二氯硅烷(SiH2Cl2)及三氯硅烷(SiHCl3)中。例如，可在大于约850℃(例如约850℃与约1100℃之间或约850℃与约1000℃之间)的温度下通过硅烷、二氯硅烷(SiH2Cl2)及三氯硅烷(SiHCl3)的CVD来将多晶硅沉积到表面氧化层上。高温促成高生长率及其它优点，借此促成产出率及成本减少。CVD沉积速率可为至少约0.1微米/分钟，例如在约0.1微米/分钟到约10微米/分钟之间或在约0.1微米/分钟到约2微米/分钟之间。多晶硅层的沉积可继续，直到层具有至少约0.1微米的厚度，例如在约0.1微米与约50微米之间，例如在约0.1微米与约20微米之间，在约0.1微米与约10微米之间，在约0.5微米与约5微米之间，或在约0.5微米与约3微米之间，例如在约1微米与约2微米之间或在约2微米与约5微米之间。沉积可发生于约1托与约760托之间(例如约1托与约400托之间)的压力处。
在一些实施例中，在沉积多晶硅晶种层之后中断通过化学气相沉积来沉积多晶硅层。多晶硅晶种层可具有小于最终多晶硅电荷俘获层的所要总厚度的厚度。因此，多晶晶种层可经沉积到小于20微米、小于10微米、小于5微米、小于3微米、小于2微米或小于1微米或小于0.5微米的厚度，例如在约50纳米与约20微米之间，或在约50纳米与约10微米之间，或在约50纳米与约5微米之间，或在约50纳米与约3微米之间，或在约50纳米与约2微米之间，或在约50纳米与约1微米之间，或在约50纳米与约500纳米之间，或在约50纳米与约200纳米之间。晶种层的厚度由多晶硅晶核的大小设置。为实现有效应力释放，晶种层需要覆盖下伏层的表面，同时留下小于50nm的空隙，此使H2能够到达多晶硅晶种层与下伏层之间的界面。H2还原界面氧化物且促进多晶硅晶种层的晶粒边界处的原子扩散到衬底且因此释放膜应力。当晶种层足够厚以完全防止H2到达下伏层时，后续退火过程无法有效释放膜应力。另一方面，当晶种层是非连续的且两个相邻晶核之间的开口区域宽于50nm时，在晶种退火过程期间形成大晶核。大晶核将在多晶硅沉积结束时生长为大晶粒(即，直径>1um)，此降低俘获效率。可通过终止硅前驱物流入到CVD室中来中断沉积。在中断多晶硅的沉积之后，可使包括多晶晶种层的处置衬底退火。使多晶晶种层退火促成所要电荷俘获层性质，例如获得洁净表面、高纯度膜、高电阻率膜、所要晶核大小及均匀性及残留膜应力减小。在一些实施例中，所述多晶硅晶种层经受高温退火以将膜应力减小与约0MPa与约500MPa之间的范围，例如在约0MPa与约100MPa之间。可使多晶晶种层在大于约1000℃(例如1000℃与约1200℃之间或约1000℃与约1100℃之间)的温度下退火。可使晶种层在约1秒与约300秒之间(例如约5秒与约60秒之间或约10秒与约40秒之间)的持续时间内退火。退火的周围气氛可包括氢气、氯化氢、氯气或氢气、氯化氢及氯气的任何组合。可在减小压力或大气压力(例如约1托与约760托之间或约10托与约760托之间)下执行退火步骤。多晶硅膜的晶粒大小及应力由退火温度、持续时间及气流控制。在适当的退火持续时间之后，在将单晶半导体处置衬底冷却到约850℃与约1000℃之间的温度之后恢复通过化学气相沉积来沉积多晶硅层。
在一些实施例中，在沉积完成之后使包括外延层200及多晶硅电荷俘获层300的单晶半导体处置衬底100退火。使多晶层退火促成所要电荷俘获层性质，例如，获得洁净表面、高纯度膜、高电阻率膜、所要晶核大小及均匀性及残留膜应力减小。在一些实施例中，经完全沉积的多晶硅电荷俘获层经受高温退火以将膜应力减小到约0MPa与约500MPa之间的范围，例如在约0MPa与约100MPa之间。可使包括外延层200及多晶硅电荷俘获层300的处置衬底100在大于约1000℃(例如约1000℃与约1100℃之间)的温度下退火。可使包括外延层200及多晶硅电荷俘获层300的处置衬底100在约1秒与约300秒之间(例如约5秒与约60秒之间或约10秒与约40秒之间)的持续时间内退火。用于退火的周围气氛可包括氢气、氯化氢、氯气或氢气、氯化氢及氯气的任何组合。在适当的退火持续时间之后，可使CVD室冷却到安全温度以移除单晶半导体处置衬底。
在一些实施例中，可使绝缘或电介质层形成于所沉积电荷俘获层300的顶部上。绝缘层可包括半导体氧化物、半导体氮化物或半导体氮氧化物。根据本发明的电介质层可包括选自二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡及其任何组合中的绝缘材料。在一些实施例中，电介质层包括选自由二氧化硅、氮化硅、氮氧化硅及其任何组合组成的群组的一或多个绝缘材料。电介质层可包括两个绝缘层、三个绝缘层或三个以上绝缘层。每一绝缘层可包括选自二氧化硅、氮氧化硅、氮化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡及其任何组合中的材料。在一些实施例中，每一绝缘层可包括选自由二氧化硅、氮化硅、氮氧化硅及其任何组合组成的群组的材料。在一些实施例中，电介质层包括三个绝缘层。在一些实施例中，三个绝缘层包括二氧化硅层、与所述二氧化硅层界面接触的氮化硅层及与所述氮化硅层界面接触的二氧化硅层。
可通过所属领域中已知的方法(例如热氧化(其中将消耗所沉积半导体材料膜的一些部分)及/或CVD氧化物及/或氮化物沉积)来完成绝缘层的沉积。在一些实施例中，可使电荷俘获层热氧化(其中将消耗所沉积半导体材料膜的一些部分)或可通过CVD氧化物及/或氮化物沉积来生长膜。在一些实施例中，可在例如ASM A400的炉中使电荷俘获层热氧化。在氧化氛围中，温度可在从750℃到1200℃的范围内。氧化周围气氛可为惰性气体(例如Ar或N2)及O2的混合物。氧含量可从1％变化到10％或更高。在一些实施例中，氧化周围气氛可高达100％(“干式氧化”)。在一些实施例中，周围气氛可包括惰性气体(例如Ar或N2)及氧化气体(例如O2)及水蒸气的混合物(“湿式氧化”)。在示范性实施例中，可将半导体处置晶片装载到例如A400的垂直炉中。由N2及O2的混合物来将温度渐变到氧化温度。在已获得所要氧化物厚度之后，关闭O2且降低炉温且从炉卸除晶片。为将氮并入界面层中以沉积氮化硅或氮氧化硅，气氛可仅包括氮气或包括氧气及氮气的组合，且可将温度升高到1100℃到1400℃之间的温度。替代氮气源是氨气。在一些实施例中，可在足以提供约2000埃与约10,000埃厚的绝缘层的持续时间内处理电荷俘获层。
在沉积电荷俘获层300且任选地沉积绝缘层之后，任选地进行晶片清洗及抛光。在一些实施例中，所沉积的多晶硅电荷俘获层具有约50纳米的由RMS 2×2um2测量的表面粗糙度。可视需要(例如)在标准SC1/SC2溶液中清洗晶片。另外，晶片，特定来说，电荷俘获层或任选的绝缘层，可经受化学机械抛光(CMP)以将表面粗糙度优选地减小到小于约5埃、优选地小于约2埃(例如约1埃与约2埃之间)的RMS 2×2um2的水平，其中均方根
Figure BDA0003963771880000161
粗糙度轮廓含有沿迹线的有序等间距点，且yi是从中线到数据点的垂直距离。当表面粗糙度优选地小于2埃时，表面准备好用于接合。
IV.等离子体活化
在一些实施例中，包括外延层200及多晶硅电荷俘获层300的单晶半导体处置衬底100经受氧等离子体及/或氮等离子体表面活化。在一些实施例中，氧等离子体及/或氮等离子体表面活化工具是市售工具，例如可购自EV集团(EV Group)的工具，例如
Figure BDA0003963771880000162
低温等离子体活化系统。将包括外延层200及多晶硅电荷俘获层300的单晶半导体处置衬底100装载到室中。抽空室且使用运载气体(例如氩气)中的氧气源及/或氮气源来将室回填到小于大气压的压力以借此产生等离子体。氧气及/或水是适合于等离子体氧化物处理的源气体。氨气及/或氮气及/或一氧化氮(NO)及/或一氧化二氮(N2O)气体是适合于等离子体氮化物处理的源气体。可通过包含氧气源及氮气源来沉积氮氧化物等离子体膜。另外，还使用一氧化氮或一氧化二氮将氧并入到绝缘层中以借此沉积氮氧化物膜。为沉积氮化硅或氧化硅等离子体膜，适合硅前驱物包含甲硅烷、四氢化硅(硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、四硅烷、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)及其它。适当地添加Ar作为运载气体。
使单晶半导体处置衬底100在可在从约1秒与约120秒的范围内的期望时间内暴露于此等离子体以生长薄氧化物、氮化物或氮氧化物层。氧化物、氮化物或氮氧化物层可具有从约10埃与约100埃的范围内的厚度。此氮化物层可充当有效扩散屏障以防止被俘于接合界面处的污染物扩散到及穿过多晶硅俘获层。执行等离子体表面活化以使电荷俘获层300的表面或任选绝缘层的表面具亲水性且适于接合到单晶半导体供体衬底。在等离子体活化之后，使用去离子水来冲洗活化表面。接着，在接合之前使晶片旋转变干。
V.接合结构的制备
参考图3D，接着将根据本文中所描述的方法所制备的高电阻率单晶半导体处置衬底100(例如单晶半导体处置晶片，例如单晶硅处置晶片)(其包括外延层200及多晶硅电荷俘获层300)接合到根据常规层转移法所制备的半导体供体衬底400(例如单晶半导体供体晶片)。单晶半导体供体衬底400可为单晶半导体晶片。在优选实施例中，半导体晶片包括选自由硅、碳化硅、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合组成的群组的材料。取决于最终集成电路装置的所要性质，单晶半导体(例如硅)供体晶片400可包括选自硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)及砷(n型)中的掺杂物。单晶半导体(例如硅)供体晶片的电阻率可在从1Ohm-cm到50Ohm-cm的范围内，通常为从5Ohm-cm到25Ohm-cm。单晶半导体供体晶片400可经受包含氧化、植入及植入后清洗的标准工艺步骤。因此，已被蚀刻及抛光且任选地经氧化的半导体供体衬底400(例如常用于制备多层半导体结构的材料的单晶半导体晶片，例如单晶硅供体晶片)经受离子植入以在供体衬底中形成损伤层。
在一些实施例中，半导体供体衬底400包括电介质层410。根据本发明的电介质层410可包括选自二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡及其任何组合中的绝缘材料。在一些实施例中，电介质层410包括一或多个绝缘层，其包括选自由二氧化硅、氮化硅、氮氧化硅及其任何组合组成的群组的材料。在一些实施例中，电介质层具有至少约10纳米厚的厚度，例如在约10纳米与约10,000纳米之间，在约10纳米与约5,000纳米之间，在约50纳米与约400纳米之间，或在约100纳米与约400纳米之间，例如约50纳米、约100纳米或约200纳米。
在一些实施例中，电介质层410包括多个绝缘材料层。电介质层可包括两个绝缘层、三个绝缘层或三个以上绝缘层。每一绝缘层可包括选自二氧化硅、氮氧化硅、氮化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡及其任何组合中的材料。在一些实施例中，每一绝缘层可包括选自由二氧化硅、氮化硅、氮氧化硅及其任何组合组成的群组的材料。每一绝缘层可具有至少约10纳米厚的厚度，例如在约10纳米与约10,000纳米之间，在约10纳米与约5,000纳米之间，在约50纳米与约400纳米之间，或在约100纳米与约400纳米之间，例如约50纳米、约100纳米或约200纳米。
在一些实施例中，可使单晶半导体供体衬底400(例如单晶硅供体衬底)的前表面热氧化(其中将消耗所沉积半导体材料膜的一些部分)以制备半导体氧化物膜，或可通过CVD氧化物沉积来生长半导体氧化物(例如二氧化硅)膜。在一些实施例中，可使单晶半导体供体衬底400的前表面以上文所描述的相同方式在例如ASM A400的炉中热氧化。在一些实施例中，使单晶半导体供体衬底400氧化以在前表面层上提供至少约1纳米厚、约10纳米厚(例如，在约10纳米与约10,000纳米之间，在约10纳米与约5,000纳米之间，或在约100纳米与约400纳米之间)的氧化物层。在一些实施例中，单晶半导体供体衬底400上的氧化层是相对较薄的，例如在约5埃与约25埃之间，例如在约10埃与约15埃之间。可通过暴露于例如SC1/SC2清洗溶液的标准清洗溶液来获得薄氧化物层。
可在例如应用材料量子II、量子LEAP或量子X的市售仪器中实施离子植入。所植入的离子包含He、H、H2或其组合。以足以在半导体供体衬底中形成损伤层的密度及持续时间实施离子植入。植入物密度可在从约1012个离子/cm2到约1017个离子/cm2的范围内，例如从约1014个离子/cm2到约1017个离子/cm2，例如从约1015个离子/cm2到约1016个离子/cm2。植入能量可在从约1keV到约3,000keV的范围内，例如从约10keV到约3,000keV。植入能量可在从约1keV到约3,000keV的范围内，例如从约5keV到约1,000keV，或从约5keV到约200keV，或从约5keV到约100keV，或从约5keV到约80keV。植入深度确定最终SOI结构中的单晶半导体装置层的厚度。可将离子植入与约100埃与约30,000埃之间的深度，例如在约200埃与约20,000埃之间，例如在约2000埃与约15,000埃之间或在约15,000埃与约30,000埃之间。在一些实施例中，可期望在植入之后使单晶半导体供体晶片(例如单晶硅供体晶片)经受清洗。在一些优选实施例中，清洗可包含晶片湿式清洗(Piranha clean)、接着DI水冲洗及SC1/SC2清洗。
在本发明的一些实施例中，使其内具有由He+、H+、H2 +及其组合的离子植入所形成的离子植入区域的单晶半导体供体衬底400在足以在单晶半导体供体衬底中形成热活化分割面的温度下退火。适合工具的实例可为例如Blue M型号的简单箱式炉。在一些优选实施例中，使经离子植入的单晶半导体供体衬底在从约200℃到约350℃、从约225℃到约350℃(优选地约350℃)的温度下退火。热退火可发生于从约2小时到约10小时(例如约2小时)的持续时间内。这些温度范围内的热退火足以形成热活化分割面。在用于活化分割面的热退火之后，优选地清洗单晶半导体供体衬底表面。
在一些实施例中，经离子植入且任选地经清洗且任选地经退火的单晶半导体供体衬底经受氧等离子体及/或氮等离子体表面活化。在一些实施例中，氧等离子体表面活化工具是一市售工具，例如可购自EV集团的工具，例如
Figure BDA0003963771880000181
低温等离子体活化系统。将经离子植入且任选地经清洗的单晶半导体供体晶片装载到室中。抽空室且使用O2或N2来将室回填到小于大气压的压力以借此产生等离子体。使单晶半导体供体晶片在可在从约1秒到约120秒的范围内的期望时间内暴露于此等离子体。执行氧或氮等离子体表面活化以使单晶半导体供体衬底的前表面具亲水性且适于接合到根据上文所描述的方法所制备的单晶半导体处置衬底。在等离子体活化之后，使用去离子水来冲洗活化表面。接着，在接合之前使晶片旋转变干。
接着，使单晶半导体供体衬底400的亲水性前表面层及包括外延层200及多晶硅电荷俘获层300的单晶半导体处置衬底100的前表面密切接触以借此形成接合结构。接合结构包括电介质层410，例如例如氧化硅的埋藏氧化物。
由于机械接合是相对较弱的，所以接合结构经进一步退火以固化单晶半导体供体衬底400与包括外延层200及多晶硅电荷俘获层300的单晶半导体处置衬底100之间的接合。在本发明的一些实施例中，使接合结构在足以在单晶半导体供体衬底中形成热活化分割面的温度下退火。适合工具的实例可为例如Blue M型号的简单箱式炉。在一些优选实施例中，使接合结构在从约200℃到约350℃、从约225℃到约350℃(优选地约350℃)的温度下退火。热退火可发生于从约0.5小时到约10小时的持续时间(优选地约2小时的持续时间)内。这些温度范围内的热退火足以形成热活化分割面。在用于活化分割面的热退火之后，可分割接合结构。
在一些实施例中，退火可发生于相对较高压力处，例如在约0.5MPa与约200MPa之间，例如在约0.5MPa与约100MPa之间，例如在约0.5MPa与约50MPa之间，或在约0.5MPa与约10MPa之间，或在约0.5MPa与约5MPa之间。在常规接合方法中，温度可能受限于“自动分割(autocleave)”。此发生于植入面处的薄层的压力超过外部均衡压力时。因此，由于自动分割，常规退火会受限于约350℃与约400℃之间的接合温度。在植入及接合之后，使晶片较弱地保持在一起。但晶片之间的间隙足以防止气体穿入或漏出。可通过热处理来加强弱接合，但使用气体填充植入期间所形成的腔。当加热时，腔内气体加压。据估计，取决于剂量，压力可达到0.2Gpa到1GPa(查克阿申(Cherkashin)等人，《应用物理杂志》(J.Appl.Phys.)118，245301(2015))。当压力超过临界值时，层脱离。此称为自动分割或热分割。此防止退火中的较高温度或较长时间。根据本发明的一些实施例，接合发生于高压(例如在约0.5MPa与约200MPa之间，例如在约0.5MPa与约100MPa之间，例如在约0.5MPa与约50MPa之间，或在约0.5MPa与约10MPa之间，或在约0.5MPa与约5MPa之间)处，其借此实现高温处的接合。在一些实施例中，使接合结构在从约300℃到约700℃、从约400℃到约600℃(例如在约400℃与约450℃之间或甚至在约450℃与约600℃之间或在约350℃与约450℃之间)的温度下退火。增加热预算将对接合强度产生积极效应。热退火可发生于从约0.5小时到约10小时的持续时间(例如在约0.5小时与约3小时之间，优选地约2小时的持续时间)内。这些温度范围内的热退火足以形成热活化分割面。在常规接合退火中，处置晶片及供体晶片两者的边缘可归因于滚离而变得疏远。在此区域中，不存在层转移。其被称为梯台。预期加压接合会减小此梯台从而使SOI层朝向边缘向外进一步延伸。机制是基于俘获气穴被压缩且向外“拉上拉链(zippering)”。在用于活化分割面的热退火之后，可分割接合结构。
在热退火之后，单晶半导体供体衬底400与包括外延层200及多晶硅电荷俘获层300的单晶半导体处置衬底100之间的接合足够强以经由在分割面处分割接合结构来引发层转移。分割可根据所属领域中已知的技术来发生。在一些实施例中，可将接合结构放置于常规分割台中，所述分割台的一侧贴附到固定吸盘且另一侧上的铰接臂由额外吸盘贴附。在吸盘附接处附近引发裂缝且可移动臂围绕铰链枢转以将晶片分割开。分割移除半导体供体晶片的一部分以借此在绝缘体上半导体复合结构上留下单晶半导体装置层500，优选地为硅装置层。参见图3E。
在分割之后，经分割结构可经受高温退火以进一步加强经转移装置层500与包括外延层200及多晶硅电荷俘获层300的单晶半导体处置衬底100之间的接合。适合工具的实例可为例如ASM A400的垂直炉。在一些优选实施例中，使接合结构在从约1000℃到约1200℃的温度下(优选地，在约1000℃处)退火。热退火可发生于从约0.5小时到约8小时的持续时间(优选地约2小时到约4小时的持续时间)内。这些温度范围内的热退火足以加强经转移装置层与单晶半导体处置衬底之间的接合。
在分割及高温退火之后，接合结构可经受经设计以移除薄热氧化物且从表面清洗颗粒的清洗过程。在一些实施例中，可通过在使用H2作为运载气体的水平流单晶片外延反应器中经受气相HCl蚀刻工艺来使单晶半导体装置层达到所要厚度及光滑度。在一些实施例中，半导体装置层500可具有在约10纳米与约20微米之间、在约20纳米与约3微米之间(例如在约20纳米与约2微米之间，例如在约20纳米与约1.5微米之间或在约1.5微米与约3微米之间)的厚度。厚膜装置层可具有在约1.5微米与约20微米之间的装置层厚度。薄膜装置层可具有在约0.01微米与约0.20微米之间的厚度。
在一些实施例中，可将外延层沉积于经转移单晶半导体装置层500上。沉积外延层可包括与下伏单晶半导体装置层500基本上相同的电特性。替代地，外延层可包括不同于下伏单晶半导体装置层500的电特性。外延层可包括选自由硅、碳化硅、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合组成的群组的材料。取决于最终集成电路装置的所要性质，外延层可包括选自硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)及砷(n型)中的掺杂物。外延层的电阻率可在从1Ohm-cm到50Ohm-cm的范围内，通常为从5Ohm-cm到25Ohm-cm。在一些实施例中，外延层可具有在约10纳米与约20微米之间、在约20纳米与约3微米之间(例如在约20纳米与约2微米之间，例如在约20纳米与约1.5微米之间或在约1.5微米与约3微米之间)的厚度。
完成SOI晶片包括单晶半导体处置衬底100、外延层200、单晶硅电荷俘获层300、电介质层410(例如埋藏氧化物层)及半导体装置层500，接着可经受末段计量检验且最后使用典型SC1-SC2过程来清洗。
实例1
使用分别具有1,500Ohm-cm及4,000Ohm-cm的电阻率的两个群组的200mm直径硼掺杂硅(100)衬底来展示使用设计外延层来提高RF性能的优点。在商用湿式清洗台中使用SC1/SC2清洗液来清洗衬底，接着外延生长5微米与10微米之间(在此实例中为5微米)的硅层。在200mm Centura反应器中，在大气压处在1000℃与1100℃之间(在此实例中为1100℃)的温度下进行硅外延生长。使用三氯硅烷(TCS)作为硅前驱物，且使用H2作为运载气体。用于提供2微米/分钟与4微米/分钟之间(此实例中为4um/min)的生长率的典型过程条件是：TCS具有10g/min的流速，H2具有20slm的流速。通过生长温度及n型TCS背景掺杂来将外延层目标电阻率控制于200Ohm-cm到2000Ohm-cm之间(在此实例中为1000Ohm-cm)。在完成硅外延层之后，从反应器卸除晶片且使用SC1/SC2来清洗晶片以形成化学氧化物，接着，除沉积温度是在900℃与1000℃之间(在此实例中为950℃)之外，在相同反应器中使用相同气流来进行2.8um厚多晶硅沉积。控制晶片不经受硅外延生长，而是仅进行多晶硅沉积。接着，抛光晶片以形成仅留下2um多晶硅的光滑多晶硅表面且使用晶片作为用于SOI制造的处置衬底。对完成SOI晶片进行SRP及共面波导(CPW)RF测量两者。图4中的SRP曲线展示由于p型处置衬底耗尽外延层而使电阻率从多晶硅基本上增大到设计处置衬底中的处置衬底。由于衬底中的自由载子显著减少，所以HD2减少10％到15％。参见图5。为在不使用上文所揭示的设计方法的情况下实现类似性能提高，需要具有高10倍以上的电阻率的衬底，其易于在装置制造热过程期间出现类型翻转。类型翻转导致不可控衬底电阻率且对装置性能产生负面影响。
尽管已详细描述本发明，但应明白，可在不背离所附权利要求书中所界定的本发明的范围的情况下进行修改及变化。
当介绍本发明或其优选实施例的元件时，冠词“一(a/an)”及“所述(the/said)”希望意味着存在所述元件的一或多者。术语“包括”、“包含”及“具有”希望具包含性且意味着可存在除所列元件之外的额外元件。
鉴于上文，可看出本发明的若干目的被实现且其它有利结果被实现。
由于可不背离本发明的范围的情况下对上述产品及方法作出各种改变，所以希望以上描述中所含及附图中所展示的全部事项应被解译为说明而非限制。

Claims (48)

1.一种多层结构，其包括：
单晶半导体处置衬底，其中所述单晶半导体处置衬底包括：
两个大体上平行的主表面，其中一者是所述单晶半导体处置衬底的前表面且其中另一者是所述单晶半导体处置衬底的后表面；
圆周边缘，其接合所述单晶半导体处置衬底的所述前表面及所述后表面；
中心面，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间；及
主体区域，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间，其中所述单晶半导体处置衬底包括选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物，且其中所述单晶半导体处置衬底具有处置晶体定向；
外延层，其与所述单晶半导体处置衬底的所述前表面直接接触，其中所述外延层包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物，其中所述电活性p型掺杂物的浓度小于约1×1014个原子/cm3，且其中所述外延层具有与所述处置晶体定向相同的晶体定向；
电荷俘获层，其与所述外延层直接接触，所述电荷俘获层包括多晶硅且具有至少约3000Ohm-cm的电阻率；
电介质层，其与所述电荷俘获层直接接触；及
单晶半导体装置层，其与所述电介质层直接接触。
2.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括单晶硅，且所述单晶半导体装置层包括单晶硅。
3.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括具有小于约2×1013个原子/cm3的浓度的所述电活性n型掺杂物。
4.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括具有小于约1×1013个原子/cm3的浓度的所述电活性n型掺杂物。
5.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括具有小于约5×1012个原子/cm3的浓度的所述电活性n型掺杂物。
6.根据权利要求1所述的多层结构，其中所述外延层中的所述电活性p型掺杂物的浓度小于约1×1013个原子/cm3。
7.根据权利要求1所述的多层结构，其中所述外延层中的所述电活性p型掺杂物的浓度小于约5×1012个原子/cm3。
8.根据权利要求1所述的多层结构，其中所述外延层包括硅。
9.根据权利要求1所述的多层结构，其中所述外延层包括以约0.1摩尔％与约5摩尔％之间的碳浓度掺杂碳的硅。
10.根据权利要求1所述的多层结构，其中所述外延层包括以约0.5摩尔％与约2摩尔％之间的碳浓度掺杂碳的硅。
11.根据权利要求1所述的多层结构，其中所述电荷俘获层具有至少约7000Ohm-cm的电阻率。
12.一种多层结构，其包括：
单晶半导体处置衬底，其中所述单晶半导体处置衬底包括：
两个大体上平行的主表面，其中一者是所述单晶半导体处置衬底的前表面且其中另一者是所述单晶半导体处置衬底的后表面；
圆周边缘，其接合所述单晶半导体处置衬底的所述前表面及所述后表面；
中心面，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间；及
主体区域，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间，其中所述单晶半导体处置衬底包括选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物且具有至少约500Ohm-cm的最小体电阻率，且其中所述单晶半导体处置衬底具有处置晶体定向；
外延层，其与所述单晶半导体处置衬底的所述前表面直接接触，其中所述外延层包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物，其中所述外延层具有在约100Ohm-cm与约5000Ohm-cm之间的电阻率，且其中所述外延层具有与所述处置晶体定向相同的晶体定向；
电荷俘获层，其与所述外延层直接接触，所述电荷俘获层包括多晶硅且具有至少约3000Ohm-cm的电阻率；
电介质层，其与所述电荷俘获层直接接触；及
单晶半导体装置层，其与所述电介质层直接接触。
13.根据权利要求12所述的多层结构，其中所述单晶半导体处置衬底包括单晶硅，且所述单晶半导体装置层包括单晶硅。
14.根据权利要求12所述的多层结构，其中所述单晶半导体处置衬底具有在约1000Ohm-cm与约100,000Ohm-cm之间的体电阻率。
15.根据权利要求12所述的多层结构，其中所述单晶半导体处置衬底具有在约1000Ohm-cm与约6,000Ohm-cm之间的体电阻率。
16.根据权利要求12所述的多层结构，其中所述外延层具有在约200Ohm-cm与约2000Ohm-cm之间的电阻率。
17.根据权利要求12所述的多层结构，其中所述外延层具有在约400Ohm-cm与约1000Ohm-cm之间的电阻率。
18.根据权利要求12所述的多层结构，其中所述电荷俘获层具有至少约7000Ohm-cm的电阻率。
19.根据权利要求12所述的多层结构，其中所述外延层包括硅。
20.根据权利要求12所述的多层结构，其中所述外延层包括以约0.1摩尔％与约5摩尔％之间的碳浓度掺杂碳的硅。
21.一种多层结构，其包括：
单晶半导体处置衬底，其中所述单晶半导体处置衬底包括：
两个大体上平行的主表面，其中一者是所述单晶半导体处置衬底的前表面且其中另一者是所述单晶半导体处置衬底的后表面；
圆周边缘，其接合所述单晶半导体处置衬底的所述前表面及所述后表面；
中心面，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间；及
主体区域，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间，其中所述单晶半导体处置衬底包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物且具有至少约500Ohm-cm的最小体电阻率，且其中所述单晶半导体处置衬底具有处置晶体定向；
外延层，其与所述单晶半导体处置衬底的所述前表面界面接触，其中所述外延层包括选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物，其中所述外延层具有在约100Ohm-cm与约5000Ohm-cm之间的电阻率，且其中所述外延层具有与所述处置晶体定向相同的晶体定向；
电荷俘获层，其与所述外延层界面接触，所述电荷俘获层包括多晶硅且具有至少约3000Ohm-cm的电阻率；
电介质层，其与所述电荷俘获层界面接触；及
单晶半导体装置层，其与所述电介质层界面接触。
22.根据权利要求21所述的多层结构，其中所述单晶半导体处置衬底包括单晶硅，且所述单晶半导体装置层包括单晶硅。
23.根据权利要求21所述的多层结构，其中所述单晶半导体处置衬底具有在约1000Ohm-cm与约100,000Ohm-cm之间的体电阻率。
24.根据权利要求21所述的多层结构，其中所述单晶半导体处置衬底具有在约1000Ohm-cm与约6,000Ohm-cm之间的体电阻率。
25.根据权利要求21所述的多层结构，其中所述外延层具有在约200Ohm-cm与约2000Ohm-cm之间的电阻率。
26.根据权利要求21所述的多层结构，其中所述外延层具有在约400Ohm-cm与约1000Ohm-cm之间的电阻率。
27.根据权利要求21所述的多层结构，其中所述电荷俘获层具有至少约7000Ohm-cm的电阻率。
28.根据权利要求21所述的多层结构，其中所述外延层包括硅。
29.根据权利要求21所述的多层结构，其中所述外延层包括以约0.1摩尔％与约5摩尔％之间的碳浓度掺杂碳的硅。
30.一种多层结构，其包括：
单晶半导体处置衬底，其中所述单晶半导体处置衬底包括：
两个大体上平行的主表面，其中一者是所述单晶半导体处置衬底的前表面且其中另一者是所述单晶半导体处置衬底的后表面；
圆周边缘，其接合所述单晶半导体处置衬底的所述前表面及所述后表面；
中心面，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间；及
主体区域，其在所述单晶半导体处置衬底的所述前表面与所述后表面之间，其中所述单晶半导体处置衬底具有至少约500Ohm-cm的最小体电阻率，且其中所述单晶半导体处置衬底具有处置晶体定向；
外延层，其与所述单晶半导体处置衬底的所述前表面直接接触，其中所述外延层具有在约100Ohm-cm与约5000Ohm-cm之间的电阻率，且其中所述外延层具有与所述处置晶体定向相同的晶体定向；
电荷俘获层，其与所述外延层直接接触，所述电荷俘获层包括多晶硅且具有至少约3000Ohm-cm的电阻率；
电介质层，其与所述电荷俘获层直接接触；及
单晶半导体装置层，其与所述电介质层直接接触。
31.根据权利要求30所述的多层结构，其中所述单晶半导体处置衬底包括单晶硅，且所述单晶半导体装置层包括单晶硅。
32.根据权利要求30所述的多层结构，其中所述单晶半导体处置衬底具有在约1000Ohm-cm与约100,000Ohm-cm之间的体电阻率。
33.根据权利要求30所述的多层结构，其中所述单晶半导体处置衬底具有在约1000Ohm-cm与约6,000Ohm-cm之间的体电阻率。
34.根据权利要求30所述的多层结构，其中所述外延层具有在约200Ohm-cm与约2000Ohm-cm之间的电阻率。
35.根据权利要求30所述的多层结构，其中所述外延层具有在约400Ohm-cm与约1000Ohm-cm之间的电阻率。
36.根据权利要求30所述的多层结构，其中所述电荷俘获层具有至少约7000Ohm-cm的电阻率。
37.根据权利要求30所述的多层结构，其中所述外延层包括硅。
38.根据权利要求30所述的多层结构，其中所述外延层包括以约0.1摩尔％与约5摩尔％之间的碳浓度掺杂碳的硅。
39.根据权利要求30所述的多层结构，其中所述单晶半导体处置衬底包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物。
40.根据权利要求39所述的多层结构，其中所述单晶半导体处置衬底包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物，且其中所述单晶半导体处置衬底包括具有小于约2×1013个原子/cm3的浓度的所述电活性p型掺杂物。
41.根据权利要求39所述的多层结构，其中所述外延层包括硅和选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物。
42.根据权利要求41所述的多层结构，其中所述外延层包括硅和选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物，其中所述外延层包括浓度小于约1×1014个原子/cm3的所述电活性n型掺杂物。
43.根据权利要求30所述的多层结构，其中所述单晶半导体处置衬底包括选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物，且其中所述单晶半导体处置衬底包括具有小于约2×1013个原子/cm3的浓度的所述电活性p型掺杂物；且
所述外延层包括硅和选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物，其中所述外延层包括浓度小于约1×1014个原子/cm3的所述电活性n型掺杂物。
44.根据权利要求30所述的多层结构，其中所述单晶半导体处置衬底包括选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物。
45.根据权利要求44所述的多层结构，其中所述单晶半导体处置衬底包括选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物，其中所述单晶半导体处置衬底包括具有小于约2×1013个原子/cm3的浓度的所述电活性n型掺杂物。
46.根据权利要求44所述的多层结构，其中所述外延层包括硅和选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物。
47.根据权利要求46所述的多层结构，其中所述外延层包括硅和选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物，其中所述外延层包括浓度小于约1×1014个原子/cm3的所述电活性p型掺杂物。
48.根据权利要求30所述的多层结构，其中所述单晶半导体处置衬底包括选自由砷、磷、锑及其任何组合组成的群组的电活性n型掺杂物，其中所述单晶半导体处置衬底包括具有小于约2×1013个原子/cm3的浓度的所述电活性n型掺杂物；且
所述外延层包括硅和选自由硼、铝、镓、铟及其任何组合组成的群组的电活性p型掺杂物，其中所述外延层包括浓度小于约1×1014个原子/cm3的所述电活性p型掺杂物。
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