JP6972282B2 - 高抵抗シリコンオンインシュレータ構造及びその製造方法 - Google Patents

高抵抗シリコンオンインシュレータ構造及びその製造方法 Download PDF

Info

Publication number
JP6972282B2
JP6972282B2 JP2020194948A JP2020194948A JP6972282B2 JP 6972282 B2 JP6972282 B2 JP 6972282B2 JP 2020194948 A JP2020194948 A JP 2020194948A JP 2020194948 A JP2020194948 A JP 2020194948A JP 6972282 B2 JP6972282 B2 JP 6972282B2
Authority
JP
Japan
Prior art keywords
single crystal
layer
crystal semiconductor
silicon
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020194948A
Other languages
English (en)
Other versions
JP2021048401A (ja
Inventor
ジェフリー・エル・リバート
リウ・チンミン
ワン・ガン
アンドリュー・エム・ジョーンズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalWafers Co Ltd
Original Assignee
GlobalWafers Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalWafers Co Ltd filed Critical GlobalWafers Co Ltd
Publication of JP2021048401A publication Critical patent/JP2021048401A/ja
Application granted granted Critical
Publication of JP6972282B2 publication Critical patent/JP6972282B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02529Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3211Nitridation of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/518Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Description

関連出願の相互参照
本出願は、2016年12月5日に出願された、米国仮特許出願62/429922の優先権を主張し、その開示は、その全ての記載を本明細書に援用する。
発明の分野
本発明は、一般的に半導体ウエハ製造の分野に関する。本発明は、セミコンダクタオンインシュレータ(例えばシリコンオンインシュレータ)構造の製造の使用のためのハンドル基板を準備する方法、特にセミコンダクタオンインシュレータ構造のハンドルウエハに電荷捕獲層を作り出す方法に関する。
半導体ウエハは、一般に次の手順でのウエハの適切な配向のための1以上のフラットまたはノッチを有するために、トリミング及び研磨される単結晶インゴット(例えばシリコンインゴット)から準備される。インゴットは、その後個々のウエハにスライスされる。本明細書でシリコンから構成された半導体ウエハが参照される一方で、他の材料は、例えばゲルマニウム、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、並びに例えば窒化ガリウム、リン化インジウムなどの3族及び5族元素の他の合金、または例えば硫化カドミウムまたは酸化亜鉛などの2族及び6族元素の合金などの半導体ウエハを準備するために用いられることができる。
半導体ウエハ(例えばシリコンウエハ)は、複合層構造の準備に利用されることができる。複合層構造(例えばセミコンダクタオンインシュレータ(semiconductor−on−insulator)及びさらに特にはシリコンオンインシュレータ(silicon−on−insulator(SOI))構造)は、一般にハンドルウエハまたは層、装置層、及びハンドル層と装置層の間の絶縁(すなわち誘電体)膜(典型的に酸化物層)を備える。一般に、装置層は、0.01から20μmの厚さであり、例えば0.05から20μmなどの厚さである。厚膜装置層は、約1.5μmから約20μmの装置層厚さを有する。薄膜装置層は、約0.01μmから約0.20μmの厚さを有する。一般に、例えばシリコンオンインシュレータ(SOI)、シリコンオンサファイア(silicon−on−sapphire(SOS))、シリコンオンクォーツ(silicon−on−quartz)などの複合層構造は、親密な接触に2つのウエハを置き、それによってファンデルワールス力によって接合を開始し、接合を強化するための熱処理が続く。アニールは、末端シラノール群を2つの界面の間のシロキサン接合に変換し、それによって、接合を強化する。
熱アニールの後、接合構造は、さらに層転置を達成するために、ドナーウエハのかなりの部分を取り除くためのプロセスを受ける。例えば、エッチングまたは研磨などのウエハ薄化技術が用いられ、しばしばバックエッチSOI(すなわちBESOI)と呼ばれ、シリコンウエハは、ハンドルウエハに接合され、その後、ゆっくりハンドルウエハにシリコンの薄い層のみが残るまで、ゆっくりエッチングされる。例えば米国特許第5189500号を参照して、その開示のすべてを本明細書に援用する。この方法は、時間がかかり、コストが高く、基板の一方を廃棄し、一般に数μmより薄い層で均一に適切な厚さを有さない。
層転置を達成する別の共通な方法は、水素注入を利用し、熱誘導層分離が続く。粒子(原子またはイオン化された原子、例えば水素原子または水素とヘリウム原子の組み合わせ)が、ドナーウエハの前面の下の特定の深さにおいて注入される。注入された粒子は、それらが注入された特定の深さにドナーウエハの劈開面を形成する。ドナーウエハの表面は、有機化合物、または注入プロセスの間でウエハに堆積される例えばボロン化合物などの他の汚染物を取り除くために洗浄される。
ドナーウエハの前面は、親水結合プロセスによって接合ウエハを形成するためにハンドルウエハに接合される。接合の前に、ドナーウエハ及び/またはハンドルウエハは、ウエハの表面を例えば酸素または窒素などを含有するプラズマに曝されることによって活性化される。プラズマへの曝露は、しばしば表面活性と言われるプロセスで表面構造を改質し、活性化プロセスがドナーウエハとハンドルウエハの一方または両方の表面を親水性にする。ウエハの表面は、さらに例えばSC1洗浄またはフッ化水素酸などのウェット処理によって、化学的に活性化されることができる。ウェット処理とプラズマ活性化は、それぞれ順番になされる、またはウエハは、1つの処理のみを受ける。ウエハは、その後一緒に押圧され、接合はそれらの間に形成される。この接合は、ファンデルワールス力により比較的弱く、さらなるプロセスが発生する前に強化されなければならない。
いくつかのプロセスにおいて、ドナーウエハとハンドルウエハ(すなわち接合ウエハ)の間の親水接合は、接合ウエハの組を加熱するまたはアニールすることによって強化される。いくつかのプロセスにおいて、ウエハ接合は、例えば約300℃から500℃など低温で起こる。いくつかのプロセスにおいて、ウエハ接合は、例えば約800℃から1100℃など高温で起こる。高温は、ドナーウエハとハンドルウエハの隣接表面の間の共有結合の形成を引き起こし、それゆえ、ドナーウエハとハンドルウエハの接合を固める。同時に、接合ウエハの加熱とアニールによって、ドナーウエハにはじめに注入された粒子は、劈開面を弱める。
ドナーウエハの一部は、その後SOIウエハを形成するために接合ウエハから劈開面に沿って分離(すなわち劈開)される。劈開は、接合ウエハから離れるドナーウエハの一部を引っ張るために、接合ウエハの反対側に垂直に機械的な力が与えられる固定具に接合ウエハを設置することによって実行される。いくつかの方法によると、吸引カップが機械的な力を与えるために利用される。ドナーウエハの一部の分離は、劈開面に沿ってクラックの伝播を始めるために、劈開面における接合ウエハの端部において、機械的なくさびを適用することによって始められる。吸引カップによって与えられた機械的な力は、その後接合ウエハからドナーウエハの一部を引っ張り、それゆえSOIウエハを形成する。
他の方法によると、接合された組は、代わりに接合ウエハからドナーウエハの一部を分離するために、期間を通して高温を受ける。高温への曝露は、劈開面に沿ったクラックの開始と伝播を引き起こし、それゆえ、ドナーウエハの一部を分離する。クラックは、注入イオンから空孔の形成によって形成し、オストワルド熟成によって成長する。空孔は、水素とヘリウムで満たされる。空孔はプレートレットになる。プレートレットで加圧ガスは、微小空洞及び微小クラックを伝播し、注入面のシリコンを弱める。アニールが適切な時間で止められたならば、弱められた接合ウエハは、機械的なプロセスで劈開される。しかしながら、熱処理が長い期間及び/または高温で続けられるならば、微小クラックの伝播は、全てのクラックが劈開面に沿って合わさるレベルに到達し、それゆえ、ドナーウエハの一部を分離する。この方法は、転置層をよりよく均一にでき、ドナーウエハのリサイクルができ、典型的に、500℃に達する温度へ注入及び接合の組を加熱する必要がある。
例えばアンテナスイッチなどの装置に関連するRFの高抵抗セミコンダクタオンインシュレータ(例えばシリコンオンインシュレータ)ウエハの使用は、コストと集積化に関して従来の基板を超える利益を提供する。高周波用途の伝導基板を使うとき、寄生電力損失を減らし、高調波歪みを最小化するために、十分ではないが、高抵抗率基板ウエハを使うために必要である。したがって、RF装置のハンドルウエハの抵抗率は、一般的に約500Ωcmより大きい。これから図1を参照して、シリコンオンインシュレータ構造2は、非常に高い抵抗率シリコンウエハ4、埋め込み酸化物(buried oxide(BOX))層6、及びシリコン装置層10を備える。そのような基板は、フリーキャリア(電子または正孔)の発生を引き起こすBOX/ハンドル界面において、高伝導電荷反転または蓄積層12を形成する傾向があり、装置がRF周波数で操作されるとき、基板の実効抵抗率を減らし、寄生電力損失と装置の非線形性を生じさせる。これらの反転/蓄積層は、BOX固定電荷、酸化物捕獲電荷、界面捕獲電荷、及びさらに装置自身に与えられるDCバイアスによることができる。
方法は、それゆえ、基板の高抵抗率が非常に近い表面領域でさえ維持されるように、すべての誘導反転または蓄積層で電荷を捕獲することが必要とされる。高抵抗率ハンドル基板と埋め込み酸化物(BOX)の間の電荷捕獲層(CTL)は、SOIウエハを使って製造されるRF装置の性能を改善することができる。多くの方法は、これらの高界面捕獲層を形成することが示唆される。例えば、これから図2を参照して、RF装置用途のためのCTLを備えるセミコンダクタオンインシュレータ構造20(例えばシリコンオンインシュレータ、またはSOI)を作り出す1つの方法は、高抵抗率を有するシリコン基板22上のドープされていない多結晶シリコン膜28を堆積することと、その後、その上に酸化物24とトップシリコン層26の積み重ねを形成することに基づく。多結晶シリコン層28は、シリコン基板22と埋め込み酸化物層24の間の高欠陥層として機能する。図2を参照して、シリコンオンインシュレータ構造20の高抵抗率基板22と埋め込み酸化物層24の間の電荷捕獲層28として使用のための多結晶シリコン膜を示す。代わりの方法は、表面近傍損傷層を作り出すために重いイオンの注入である。例えば、無線周波数装置などの装置は、トップシリコン層26に作られる。
酸化物と基板の間の多結晶シリコン層は、装置分離を改善し、伝送線損失を減らし、高調波歪みを減らすことが学術研究で示されている。例えば、H. S. Gambleらの「Low−loss CPW lines on surface stabilized high resistivity silicon」 Microwave Guided Wave Lett., 9(10), pp. 395−397, 1999; D. Lederer, R. Lobet and J.−P. Raskinの「Enhanced high resistivity SOI wafers for RF applications」 IEEE Intl. SOI Conf., pp. 46−47, 2004; D. Lederer and J.−P. Raskinの「New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity」 IEEE Electron Device Letters, vol. 26, no. 11, pp.805−807, 2005; D. Lederer, B. Aspar, C. Laghae and J.−P. Raskinの「Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate」 IEEE International SOI Conference, pp. 29−30, 2006;及び Daniel C. Kerretらの「Identification of RF harmonic distortion on Si substrates and its reduction using a trap−rich layer」 Silicon Monolithic Integrated Circuits in RF Systems, 2008. SiRF 2008 (IEEE Topical Meeting), pp. 151−154, 2008を参照のこと。
本発明は、おおよそ平行な2つの主要な表面であって、表面の一方は、単結晶半導体ハンドル基板の前面であり、表面の他方は、単結晶半導体ハンドル基板の裏面である表面と、前面と裏面との間の仮想中央平面と、単結晶半導体ハンドル基板の前及び裏面を接合する周縁エッジと、単結晶半導体ハンドル基板の前及び裏面の間のバルク領域と、を備える単結晶半導体ハンドル基板であって、単結晶半導体ハンドル基板は、少なくとも約500Ωcmの最小バルク領域抵抗率を有する、単結晶半導体ハンドル基板と、多結晶シリコン層を備える電荷捕獲層であって、電荷捕獲層は、単結晶半導体ハンドル基板の前面と界面接触し、電荷捕獲層は、少なくとも約1000Ωcmの最小抵抗率を有する電荷捕獲層と、多結晶シリコン層と界面接触する窒化ケイ素または酸窒化ケイ素を含む絶縁層と、単結晶シリコン装置層と、を備える多層構造に関する。
本発明は、またさらに多層構造を準備する方法であって、方法は、単結晶半導体ハンドル基板の前面に電荷捕獲層を堆積するステップであって、単結晶半導体ハンドル基板は、おおよそ平行な2つの主要な表面であって、表面の一方は、単結晶半導体ハンドルの前面であり、表面の他方は、単結晶半導体ハンドルの裏面である表面と、前面と裏面との間の仮想中央平面と、単結晶半導体ハンドル基板の前及び裏面を接合する周縁エッジと、単結晶半導体ハンドル基板の前及び裏面の間のバルク領域と、を備え、単結晶半導体ハンドル基板は、少なくとも約500Ωcmの最小バルク領域抵抗率を有し、さらに電荷捕獲層は、多結晶シリコンを含み、少なくとも約1000Ωcmの最小抵抗率を有する、電荷捕獲層を堆積するステップと、多結晶シリコン層上に、窒化ケイ素または酸窒化ケイ素を含む絶縁層を堆積するステップと、絶縁層に単結晶半導体ドナー基板の前面上の誘電体層を接合し、それにより接合構造を形成するステップであって、単結晶半導体ドナー基板は、おおよそ平行な2つの主要な、表面であって、表面の一方は、半導体ドナー基板の前面であり、表面の他方は、半導体ドナー基板の裏面である表面と、半導体ドナー基板の前及び裏面を接合する周縁エッジと、半導体ドナー基板の前及び裏面の間の中央平面と、半導体ドナー基板の前及び裏面の間のバルク領域と、を備え、さらに単結晶半導体ドナー基板は劈開面を備える、接合構造を形成するステップと、を備える方法に関する。
他の目的及び特徴は、以下一部において明白に、一部において指摘されるであろう。
高抵抗率基板及び埋め込み酸化物層を備えるシリコンオンインシュレータウエハの描写である。 高抵抗率基板及び埋め込み酸化物層の間の多結晶電荷捕獲層を備える従来技術のSOIウエハによる、シリコンオンインシュレータウエハの描写である。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明のいくつかの実施形態によるプロセスフローを描く。 本発明のいくつかの実施形態によるプロセスフローを描く。 窒素プラズマを受け、それによって窒化ケイ素誘電体層を堆積した絶縁体ウエハ上のシリコンのボロン濃度を示すグラフである。 酸素プラズマを受けそれによって二酸化ケイ素誘電体層を堆積した絶縁体ウエハ上のシリコンのボロン濃度プロファイルを示すグラフである。 CPWテストによる、第2次高調波相対電力を示すグラフであり、テストは、窒素プラズマ堆積及び酸素プラズマ堆積によって準備されるウエハを比較する。
本発明によると、方法は、電荷捕獲層(CTL)を備えるセミコンダクタオンインシュレータ複合構造(SOI、例えばシリコンオンインシュレータ複合構造)を準備するために提供される。本発明は、さらにセミコンダクタオンインシュレータ複合構造(例えば電荷捕獲層(CTL)を備えるシリコンオンインシュレータ複合構造)に関する。この開示は、単結晶半導体ハンドル基板を無線周波数装置に用いられるSOI構造の強化した電気性能へ加工する方法を提供する。
いくつかの実施形態において、本発明は、多結晶シリコン電荷捕獲層(CTL)及びドナー基板の間の界面を加工することによって、SOIウエハを製造し、それにより完成したRF装置の性能を著しく改善する方法に関する。多結晶シリコン電荷捕獲層(CTL)の特性は、SOI構造が受ける熱処理に依存する。実際に、SOI構造製造及び装置プロセスの熱量は、電荷捕獲層に構造変化を引き起こすほど十分に高く、そのためRF装置特性を改善するために効果がない。さらに、接合界面において捕獲される、例えばボロン、アルミニウム、及びその他の金属など汚染物は、容易に多結晶シリコン層を通って拡散することができ、多結晶シリコン層の抵抗率を減らすまたは多結晶シリコン層の再結晶化を誘導する。これらの効果のいずれかは、RF性能を改善することにおいて多結晶シリコン層の効果を減らす。本発明の目的は、電荷捕獲効果を維持し、著しく完成したRF装置の性能を改善する熱的に安定なCTLを備えるSOIウエハの製造方法を提供することである。
I.半導体ハンドル基板及び半導体ドナー基板
本発明で用いられる基板は、例えば、単結晶半導体ハドルウェハなどの半導体ハンドル基板及び例えば単結晶半導体ドナーウエハなどの半導体ドナー基板を含む。セミコンダクタオンインシュレータ複合構造の半導体装置層は、単結晶半導体ドナーウエハから得る。半導体装置層は、例えば半導体ドナー基板をエッチングなどのウエハ薄化技術または損傷面を備える半導体ドナー基板を劈開することによって、半導体ハンドル基板上に転置されることができる。
図3Aから3Eは、本発明のいくつかの実施形態によるプロセスフローを描く。図3Aを参照しながら、典型的な、非限定の単結晶半導体ハンドルウエハ100が描かれる。一般に、単結晶半導体ハンドルウエハ100は、おおよそ平行な2つの主要な表面を備える。平行な表面の1つは、単結晶半導体ハンドルウエハ100の前面102であり、他方の平行な表面は、単結晶半導体ハンドルウエハ100の裏面104である。単結晶半導体ハンドルウエハ100は、前及び裏面102、104を接合する周縁エッジ106を備える。単結晶ハンドルウエハ100は、おおよそ平行な2つの主要な表面102、104に垂直であり、前及び裏面102、104の間の中間点によって画定される中央平面に垂直である中心軸108を備える。単結晶半導体ハンドルウエハ100は、おおよそ平行な2つの主要な表面102、104の間のバルク領域110を備える。例えばシリコンウエハなどの、半導体ウエハは、典型的にいくつかの総厚さバリエーション(TTV)、歪み、たわみを有するので、前面102の全ての点と裏面104の全ての点で中間点は、正確には平面内に入らないであろう。しかしながら実際問題として、TTV、歪み、たわみは、典型的にわずかなので、近似すると中間点は、前及び裏面102、104の間のほぼ等距離である、仮想中央平面内に入ると言える。
本明細書で記載されたような全ての操作の前に、単結晶半導体ハンドルウエハ100の前面102と裏面104は、実質的に同じである。表面は、便宜上、及び一般に本発明の方法の操作が実行される表面と区別するために単に「前面」または「裏面」と言われる。本発明の状況下で、例えば単結晶シリコンハンドルウエハなど、単結晶半導体ハンドルウエハ100の「前面」は、接合構造の界面になる基板の主要な表面を言う。したがって、例えばハンドルウエハなど、単結晶半導体ハンドルウエハ100の「裏面」は、接合構造の外部表面になる主要な表面を言う。同様に、例えば単結晶シリコンドナーウエハなど、単結晶半導体ドナー基板の「前面」は、接合構造の内部表面になる単結晶半導体ドナー基板の主要な表面を言い、例えば単結晶シリコンドナーウエハなど、単結晶半導体ドナー基板の「裏面」は、接合構造の外部表面になる主要な表面を言う。本発明の状況下で、1以上の絶縁層が単結晶半導体ハンドル基板100及び単結晶半導体ドナー基板のいずれかまたは両方の前面に準備されることができる。従来の接合及びウエハ薄化ステップの完成時に、単結晶半導体ドナー基板は、セミコンダクタオンインシュレータ(例えばシリコンオンインシュレータ)複合構造の半導体装置層を形成する。
単結晶半導体ハンドル基板及び単結晶半導体ドナー基板は、単結晶半導体ウエハであってもよい。好ましい実施形態において、半導体ウエハは、シリコン、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム、及びそれらの組み合わせからなるグループから選択された材料を含む。本発明の、例えば単結晶シリコンハンドルウエハ及び単結晶シリコンドナーウエハなどの、単結晶半導体ウエハは、典型的に少なくとも約150mm、少なくとも約200mm、少なくとも約300mm、または少なくとも約450mmの名目上の直径を有する。ウエハの厚さは、約250μmから約1500μm、例えば約300μmから約1000μm、適切には約500μmから約1000μmの範囲内で変わることができる。いくつかの特定の実施形態において、ウエハの厚さは、約725μmである。いくつかの実施形態において、ウエハの厚さは、約775μmである。
特に好ましい実施形態において、単結晶半導体ウエハは、従来のチョクラルスキ結晶成長法またはフロートゾーン成長法によって成長された単結晶インゴットからスライスされた単結晶シリコンウエハを備える。標準のシリコンのスライス、ラッピング、エッチング、及び研磨技術、及びそのような方法は、例えば、F. Shimuraの「Semiconductor Silicon Crystal Technology」 Academic Press, 1989, 及び「Silicon Chemical Etching」 (J. Grabmaier編集) Springer−Verlag, N.Y., 1982に開示されている(本明細書で援用する)。ウエハは、当業者に既知の標準の方法によって研磨され、洗浄されることが好ましい。例えば、W.C. O’Maraらの「Handbook of Semiconductor Silicon Technology」 Noyes Publicationsを参照のこと。必要に応じて、ウエハは、例えば標準SC1/SC2溶液で洗浄されることができる。いくつかの実施形態において、本発明の単結晶シリコンウエハは、従来のチョクラルスキ(「Cz」)結晶成長法によって成長された単結晶インゴットからスライスされた単結晶シリコンウエハであり、典型的に、少なくとも約150mm、少なくとも約200mm、少なくとも約300mm、または少なくとも約450mmの名目上の直径を有する。単結晶シリコンハンドルウエハ及び単結晶シリコンドナーウエハの両方は、例えばスクラッチ、大きなパーティクルなどの表面欠陥のない、鏡面研磨前面仕上げを有することが好ましい。ウエハの厚さは、約250μmから約1500μm、例えば約300μmから約1000μm、適切には約500μmから約1000μmの範囲内で変わることができる。いくつかの特定の実施形態において、ウエハの厚さは、約725μmから約800μm、例えば約750μmから約800μmなどであることができる。いくつかの実施形態において、ウエハの厚さは、約725μmである。いくつかの実施形態において、ウエハの厚さは約775μmである。
いくつかの実施形態において、単結晶半導体ウエハ、すなわち単結晶ハンドルウエハ及び単結晶半導体ドナーウエハは、一般にチョクラルスキ成長法で達成される濃度の格子間酸素を含む。いくつかの実施形態において、単結晶半導体ウエハは、約4PPMAから約18PPMAの濃度の酸素を含む。いくつかの実施形態において、半導体ウエハは、約10PPMAから約35PPMAの濃度の酸素を含む。いくつかの実施形態において、単結晶シリコンウエハは、約12PPMAより大きくない、例えば約10PPMA未満などの濃度の酸素を含む。格子間酸素は、SEMI MF 1188−1105によって測定することができる。
単結晶半導体ハンドルウエハ100は、チョクラルスキまたはフロートゾーン法によって得られる任意の抵抗率を有する。したがって、単結晶半導体ハンドルウエハ100の抵抗率は、本発明の構造の最終用途(use)/用途(application)の要求に基づく。抵抗率は、それゆえミリΩからメガΩ以上まで変わることができる。いくつかの実施形態において、単結晶半導体ハンドルウエハ100は、p型またはn型のドーパントを含む。適切なドーパントは、ボロン(p型)、ガリウム(p型)、リン(n型)、アンチモン(n型)、及びヒ素(n型)を含む。ドーパントの濃度は、ハンドルウエハの所定の抵抗率に基づいて選択される。いくつかの実施形態において、単結晶半導体ハンドル基板は、p型ドーパントを含む。いくつかの実施形態において、単結晶半導体ハンドル基板は、例えばボロンなどp型ドーパントを含む単結晶シリコンウエハである。
いくつかの実施形態において、単結晶半導体ハンドルウエハ100は、例えば約100Ωcm未満、約50Ωcm未満、約1Ωcm未満、約0.1Ωcm未満、またはさらに約0.01Ωcm未満など、比較的低い最小バルク抵抗率を有する。いくつかの実施形態において、単結晶半導体ハンドル基板100は、例えば約100Ωcm未満、または約1Ωcmから約100Ωcmなどの、比較的低い最小バルク抵抗率を有する。低い抵抗率のウエハは、例えばボロン(p型)、ガリウム(p型)、アルミニウム(p型)、インジウム(p型)、リン(n型)、アンチモン(n型)及びヒ素(n型)などの、電気活性ドーパントを含む。
いくつかの実施形態において、単結晶半導体ハンドルウエハ100は、比較的高い最小バルク抵抗率を有する。高い抵抗率のウエハは、一般にチョクラルスキ法またはフロートゾーン法によって成長された単結晶インゴットからスライスされる。高い抵抗率のウエハは、一般に非常に低い濃度の、例えばボロン(p型)、ガリウム(p型)、アルミニウム(p型)、インジウム(p型)、リン(n型)、アンチモン(n型)及びヒ素(n型)などの、電気活性ドーパントを含む。Cz成長シリコンウエハは、結晶成長中に取り込まれる酸素によって引き起こされるサーマルドナーを消滅させるために約600℃から約1000℃に及ぶ温度で熱アニールを受ける。いくつかの実施形態において、単結晶半導体ハンドルウエハは、少なくとも100Ωcmまたはさらに少なくとも約500Ωcm、例えば約100Ωcmから約100000Ωcm、または約500Ωcmから約100000Ωcm、または約1000Ωcmから約100000Ωcm、または約500Ωcmから約10000Ωcm、または約750Ωcmから約10000Ωcm、約1000Ωcmから約10000Ωcm、約1000Ωcmから約6000Ωcm、約2000Ωcmから約10000Ωcm、約3000Ωcmから約10000Ωcm、または、約3000Ωcmから約5000Ωcmなどの最小バルク抵抗率を有する。いくつかの好ましい実施形態において、単結晶半導体ハンドル基板は、約1000Ωcmから約6000Ωcmのバルク抵抗率を有する。高抵抗率ウエハを準備する方法が当該分野で知られており、そのような高抵抗率ウエハは、例えばSunEdison Semiconductor社(ミズーリ州セントピーターズバーグ:以前のMEMC Electronic Materials社)などの市販供給から得られる。
いくつかの好ましい実施形態において、単結晶半導体ハンドル基板は、ボロン、アルミニウム、ガリウム、インジウム、及びそれらの任意の組み合わせからなるグループから選択された電気活性ドーパントを含む。いくつかの好ましい実施形態において、単結晶半導体ハンドル基板は、ボロンを含み、ボロンは、約2×1013atoms/cm未満、約1×1013atoms/cm未満、例えば約5×1012atoms/cm未満、または約1×1012atoms/cm未満などの濃度で存在する。高抵抗率ウエハを準備する方法が当該分野で知られており、そのような高抵抗率ウエハは、例えばSunEdison Semiconductor社(ミズーリ州セントピーターズバーグ:以前のMEMC Electronic Materials社)などの市販供給から得られる。
単結晶半導体ハンドルウエハ100は、単結晶シリコンを含む。単結晶半導体ハンドルウエハ100は、例えば(100)、(110)、または(111)結晶配向のいずれかを有し、結晶配向の選択は、構造の最終用途によって決定される。
任意に、前面102、裏面104、または両方は、当該分野で知られた方法によって酸化される。酸化は、例えば(堆積された半導体材料膜の一部が消費される)熱酸化またはCVD酸化物堆積など、当該分野で知られた手段によって達成される。前面102、裏面104、または両方の酸化層は、少なくとも約1nm、例えば約10nmから約5000nm、例えば約100nmから約1000nmまたは約200nmから約400nmなどの厚さである。いくつかの実施形態において、酸化層は、例えば約5Åから約25Å、例えば約10Åから約15Åなど、比較的薄い。薄い酸化物層は、例えばSC1/SC2洗浄溶液など、標準洗浄溶液にさらすことによって得られる。いくつかの実施形態において、SC1溶液は、5部の脱イオン水、1部のNHOH水溶液(水酸化アンモニウム、29重量%のNH)、及び1部のH水溶液(過酸化水素、30%)を含む。いくつかの実施形態において、ハンドル基板は例えばSC2溶液など、酸化物質を含む水溶液にさらすことによって酸化される。いくつかの実施形態において、SC2溶液は、5部の脱イオン水、1部のHCl水溶液(塩酸、39重量%)、及び1部のH水溶液(過酸化水素、30%)を含む。
II.電荷捕獲層の堆積
本発明の方法によると、図3A及び3Bを参照しながら、電荷捕獲層200は、単結晶半導体ハンドルウエハ100の前面102に接触して堆積される。いくつかの実施形態において、電荷捕獲層200は多結晶シリコンを含む。そのような材料は、多結晶半導体材料とアモルファス半導体材料を含む。多結晶またはアモルファスである材料は、シリコン(Si)、シリコンゲルマニウム(SiGe)、炭素がドープされたシリコン(SiC)、及びゲルマニウム(Ge)を含む。例えば多結晶シリコンなどの多結晶半導体は、ランダムな結晶配向を有する小さいシリコン結晶を備える材料を意味する。多結晶材料は、ランダムな結晶配向を有する小さい結晶を備える材料を意味する。多結晶粒は、約20nmの小さい大きさであり、粒の大きさは、一般に約20nmから約1μm、例えば約0.3μmから約1μmに及ぶ。本発明の方法によると、多結晶材料の結晶粒の大きさが小さいほど、電荷捕獲層の欠陥性が高く堆積した。多結晶シリコン電荷捕獲層の抵抗率は、少なくとも100Ωcm、少なくとも約500Ωcm、少なくとも約1000Ωcm、少なくとも約3000Ωcm、またはさらに少なくとも約7000Ωcmであり、例えば、約100Ωcmから約100000Ωcmまたは約500Ωcmから約100000Ωcm、または約1000Ωcmから約100000Ωcm、または約500Ωcmから約100000Ωcm、または約750Ωcmから約100000Ωcmである。いくつかの好ましい実施形態において、多結晶シリコン層の抵抗率は、約3000Ωcmから約100000Ωcm、例えば約3000Ωcmから約10000Ωcmまたはさらに約7000Ωcmから約100000Ωcm、例えば約7000Ωcmから約10000Ωcmである。
単結晶半導体ハンドルウエハ100の前面102上への電荷捕獲層200の堆積のための材料は、気相成長法で堆積される。電荷捕獲層200の堆積のための材料は、例えば有機金属化学気相成長法(MOCVD)、物理的気相成長法(PVD)、化学気相成長法(CVD)、低圧化学気相成長法(LPCVD)、プラズマ化学気相成長法(PECVD)、などの化学または物理気相成長法によって堆積される。好ましい実施形態において、多結晶シリコンがCVDによって堆積される。CVDにおけるシリコン前駆体は、とりわけメチルシラン、四水素化ケイ素(シラン)、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン(SiHCl)、トリクロロシラン(SiHCl)、四塩化ケイ素(SiCl)を含む。いくつかの好ましい実施形態において、シリコン前駆体は、シラン、ジクロロシラン(SiHCl)、及びトリクロロシラン(SiHCl)の中から選択される。例えば、多結晶シリコンは、約850℃より高い温度、例えば約850℃から約1100℃、または約850℃から約1000℃などで、シラン、ジクロロシラン(SiHCl)、及びトリクロロシラン(SiHCl)のCVDによって表面酸化層上へ堆積される。高温は、他の利点の中で高成長率に貢献し、それによってスループットとコスト削減に貢献する。CVD堆積率は、少なくとも約0.1μm/分であり、例えば約0.1μm/分から約10μm/分、または約0.1μm/分から約2μm/分の範囲である。層が少なくとも約0.1μm、例えば約0.1μmから約50μm、例えば約0.1μmから約20μm、約0.1μmから約10μm、約0.5μmから約5μm、または約0.5μmから約3μm、例えば約1μmから約2μmまたは約2μmから約5μmの厚さを有するまで、多結晶シリコン層の堆積は、続く。堆積は、約1Torrから約760Torr、例えば約1Torrから約400Torrの圧力で起こる。
いくつかの実施形態において、化学気相成長法による多結晶シリコン層の堆積は、多結晶シリコンシード層の堆積後、中断される。多結晶シリコンシード層は、最終の多結晶シリコン電荷捕獲層の全体の所望の厚さより小さい厚さを有する。したがって、多結晶シリコンシード層は、20μm未満、10μm未満、5μm未満、3μm未満、2μm未満、または1μm未満、または0.5μm未満、例えば約50nmから約20μm、または約50nmから約10μm、または約50nmから約5μm、または約50nmから約3μm、または約50nmから約2μm、または約50nmから約1μm、または約50nmから約500nm、または約50nmから約200nmの厚さで堆積される。シード層の厚さは、多結晶シリコン核の大きさによって設定される。効果的な応力解放を達成するために、シード層は、50nmより小さい空孔を残す一方で、下層の表面を覆う必要があり、ポリシリコンシード層と下層の境界にHが接近できる。Hは界面酸化物を減らし、基板にポリシリコンシード層の粒界において、原子の拡散を促進し、それゆえ膜応力を解放する。シード層は、下層に対するHの接近を完全に防ぐのに十分な厚さであるとき、続くアニールプロセスは、膜応力を効果的に解放できない。他方で、シード層が連続でなく、2つの隣接する核の間の開いた領域が50nmより広いとき、大きな核がシードアニールプロセスの間に形成される。大きな核は、ポリシリコン堆積の端部で、大きな粒(すなわち直径>1μm)に成長し、捕獲効率を減らす。堆積は、CVDチャンバの中のシリコン前駆体の流れを中止することによって中断される。多結晶シリコンの堆積を中断した後、多結晶シード層を備えるハンドル基板はアニールされる。多結晶シード層をアニールするステップは、例えば清浄表面、高純度膜、高抵抗率膜、所望の核の大きさ及び均一性、及び残りの膜応力の減少を得ることなど、所望の電荷捕獲層特性に貢献する。いくつかの実施形態において、多結晶シリコンシード層は、約0MPaから約500MPa、例えば約0MPaから約100MPaなどの範囲に膜応力を減少するために、高温アニールを受ける。多結晶シリコンシード層は、約1000℃より高い、例えば約1000℃から約1200℃、または約1000℃から約1100℃などの温度でアニールされる。シード層は、約1秒から約300秒、例えば、約5秒から約60秒、または約10秒から約40秒の期間アニールされる。アニールのための周囲の雰囲気は、水素、塩化水素、塩素または水素、塩化水素、及び塩素の任意の組み合わせを含むことができる。アニールステップは、例えば約1Torrから約760Torr、または約10Torrから約760Torrなど、減圧下または大気圧下で実行される。粒の大きさ及び多結晶シリコン膜の応力は、アニール温度、期間、ガスフローによって制御される。適切なアニール期間の後、多結晶シリコン層の化学気相成長法による堆積は、約850℃から約1000℃の温度に単結晶半導体ハンドル基板を冷却した後に再び始まる。
いくつかの実施形態において、単結晶半導体ハンドル基板100及び多結晶シリコン電荷捕獲層200は、堆積が完成された後、アニールされる。多結晶シード層をアニールするステップは、例えば清浄表面、高純度膜、高抵抗率膜、所望の核の大きさ及び均一性、及び残りの膜応力の減少を得ることなど、所望の電荷捕獲層特性に貢献する。いくつかの実施形態において、完全に堆積された多結晶シリコン電荷捕獲層は、約0MPaから約500MPa、例えば約0MPaから約100MPaの範囲へ、膜応力を減らすために高温アニールを受ける。単結晶半導体ハンドル基板100と多結晶シリコン電荷捕獲層200は、約1000℃より高い、例えば約1000℃から約1100℃の温度でアニールされる。単結晶半導体ハンドル基板100と多結晶シリコン電荷捕獲層200は、約1秒から約300秒、例えば約5秒から約60秒、または約10秒から約40秒の期間アニールされる。アニールのための大気雰囲気は、水素、塩化水素、塩素または水素、塩化水素、及び塩素の任意の組み合わせを含むことができる。適切なアニール期間の後、CVDチャンバは、単結晶半導体ハンドル基板を除去するのに安全な温度へ冷却される。
電荷捕獲層200の堆積の後、ウエハ洗浄及び研磨は、任意である。いくつかの実施形態において、堆積された多結晶シリコン電荷捕獲層は、RMS2×2 um2によって測定される50nm程度の表面粗さを有する。必要に応じて、ウエハは、例えば標準SC1/SC2溶液で洗浄されることができる。さらに、ウエハ、特に電荷捕獲層上の任意の二酸化ケイ素層は、好ましくはRMS2×2 um2のレベルが約5Å未満、例えば約1Åから約2Åになるまで、表面粗さを減らすための化学機械研磨(CMP)を受け、ここで、二乗平均平方根は、
Figure 0006972282
であり、粗さのプロファイルは、トレースに沿って等間隔に並んだ点を含み、yiは、平均線からデータ点への垂直距離である。好ましくは2Å未満の表面粗さにおいて、表面は、接合または任意の酸化の準備ができる。
III.絶縁層の堆積
いくつかの実施形態において、図3B及び3Cを参照しながら、半導体窒化物層(例えば窒化ケイ素)または半導体酸窒化物層(例えば酸窒化ケイ素)を備える絶縁層300は、堆積された電荷捕獲層200に接触して形成される。これは、例えば熱窒化またはCVD窒化物堆積などの方法によって達成された。いくつかの実施形態において、電荷捕獲層は、熱的に窒化される(堆積された半導体材料膜の一部が消費される)または膜はCVD窒化物堆積によって堆積される。いくつかの実施形態において、電荷捕獲層は、例えばASM A400などの加熱炉で熱的に窒化されることができる。温度は、窒化雰囲気で、750℃から1400℃、例えば1100℃から1400℃に及ぶことができる。窒化雰囲気大気は、例えばAr、N等の不活性ガス及び任意にOの混合物であることができる。窒素含有量は、1から10%またはさらに高く変えることができる。典型的な実施形態において、半導体ハンドルウエハは、例えばA400などの縦型炉に積み込まれる。温度は、Ar及びN及び任意にOの混合物を備えて窒化温度へ上昇される。所望の窒化ケイ素または酸窒化ケイ素の厚さが得られた後、ガスフローは、切られ、加熱炉温度は、減少し、ウエハは、加熱炉から取り出される。代わりの窒素源は、アンモニアである。いくつかの実施形態において、電荷捕獲層は、約1.5nmから約50nm、例えば約2.5nmから約10nm、または約2.5nmから約5nm、例えば約3.5nmの厚さの窒化物層または酸窒化物層を提供するのに十分な期間処理されることができる。
いくつかの実施形態において、半導体窒化物層(例えば窒化ケイ素)または半導体酸窒化物層(例えば酸窒化ケイ素)を含む絶縁層300は、例えばプラズマ化学気相成長法などCVDによって形成される。いくつかの実施形態において、プラズマ堆積装置は、例えばEVG(登録商標)810LT Low Temp Plasma Activation Systemなど、EVグループから入手可能な装置など、市販の装置である。プラズマCVDチャンバの一般的な要求は、様々な電極設計、電力発生電子機器、ガス積み込へ電力を伝えるためのインピーダンス整合ネットワーク、入力ガスのためのマスフローコントローラ、及び圧力制御システムを備える、反応器を含む。典型的なシステムは、誘導結合RF電源によって電力を与えられる垂直管型反応器である。単結晶半導体ハンドル基板100は、チャンバに積み込まれ、加熱された支持チャンバに設置される。チャンバは真空引きされた後、大気圧未満の圧力で例えばアルゴンなどキャリアガスで運ばれる窒素ガス源で埋め戻され、それによってプラズマを作り出す。アンモニア及び/または窒素及び/または一酸化窒素(NO)及び/または亜酸化窒素(NO)ガスは、プラズマ窒化処理のための適切なソースガスである。酸窒化物膜は、酸素及び窒素ガス源を含むことによって堆積される。酸素及び/または水は、プラズマ酸化処理のための適切なソースガスである。さらに、一酸化窒素または亜酸化窒素の使用は、追加的に絶縁層に酸素を取り込み、それによって酸窒化物膜を堆積する。窒化ケイ素または酸窒化ケイ素プラズマ膜を堆積するために、適切なシリコン前駆体は、とりわけメチルシラン、四水素化ケイ素(シラン)、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン(SiHCl)、トリクロロシラン(SiHCl)、四塩化ケイ素(SiCl)である。適切にArは、キャリアガスとして加えられる。
プラズマ堆積は、半導体窒化物(例えば窒化ケイ素)または半導体酸窒化物(例えば酸窒化ケイ素)の特性を調整するために変えることができる。例えば、圧力、流量、温度、前駆体の相対比は、プラズマ堆積窒化物層のシリコンと窒化物のモル比を調整する。さらに、酸素前駆体の含有は、酸窒化物層を準備するために酸素を取り込む。いくつかの実施形態において、プラズマ堆積は、シリコンと窒素の前駆体を含む大気雰囲気で起き、それによってハンドル基板及び/またはドナー基板上に窒化ケイ素層を堆積する。窒化物を堆積するための十分な期間の後、酸素前駆体は、大気に導入され、それによって酸窒化物を堆積する。ハンドル半導体酸窒化物層の酸素濃度は、酸素濃度が、ハンドル半導体窒化物層の界面で低く、ハンドル酸窒化物層の表面に向かう垂直な方向で増加する、傾斜にしたがって変わる。酸窒化物層を堆積する十分な期間の後、窒素前駆体の流れは、停止し、堆積は、シリコン前駆体と酸素ガス源でのみ続き、それによって例えば酸化ケイ素など半導体酸化物を含む絶縁層を堆積する。いくつかの実施形態において、絶縁層300は、半導体窒化物(例えば窒化ケイ素)層及び半導体酸窒化物(例えば酸窒化ケイ素)層を備えるプラズマ技術によって堆積される。いくつかの実施形態において、絶縁層300は、半導体窒化物(例えば窒化ケイ素)層、半導体酸窒化物(例えば酸窒化ケイ素)層、及び半導体酸化物(例えば酸化ケイ素)層を含むプラズマ技術によって堆積される。有利なことに、複数の絶縁層のプラズマ堆積は、プロセスガスの比とアイデンティティを変えることによって、連続に、すなわち中断なくなされることができる。
プラズマ堆積半導体窒化物(例えば窒化ケイ素)または半導体酸窒化物(酸窒化ケイ素)は、約0.01Torrから約100Torr、例えば約0.1から1Torrの圧力で形成される。プラズマ堆積は約20℃から約400℃の温度でなされる。約500Åから約10000Å、例えば約2000Åから約10000Åの厚さを有する絶縁層は、約100Å/分から約1000Å/分の割合でPECVDによって堆積されることができる。
ガス状のシリコン前駆体とガス状の窒素前駆体の流量は、約1/200から約1/50、例えば約1/100である。これらの割合は、約0.7から約1.8のシリコン:窒素のモル比を有する窒化ケイ素層を生じる。酸素は、例えば酸素またはNOなどの種類を含む酸素を加えることによって、プラズマプロセスで取り込まれる。プラズマ堆積の間酸素を加えることで、例えば層が半導体窒化物(例えば窒化ケイ素)から酸素濃度が増加する半導体酸窒化物(例えば酸窒化ケイ素)を超えて半導体酸化物(例えば酸化ケイ素)に遷移するなど、傾斜方法が変わる組成を有する絶縁層の堆積ができる。
絶縁層の屈折率は1.5から2の間の範囲に調整される。後のプロセスアニール及び酸化ケイ素、SiOの化学気相成長法は、さらに膜の接合界面または水素含有量の調整が可能である。ハンドル基板とドナー基板の接合は、2μm×2μmの表面積に対する二乗平均平方根法、RMS2×2μm2によって、約5Å未満の粗さから利益を得る。一般に、これは、制御された誘導結合プラズマと、粗面化しきい値未満にバイアス電力を下げたプラズマ堆積で達成されることができる。プラズマ堆積膜が約5Å以下の粗さであると層転置が成功する。
プラズマから作り出された窒化ケイ素は、構造的に従来の化学または物理的気相成長法技術によって堆積された窒化ケイ素と異なる。従来のCVDまたはPVD堆積は、一般にSiの化学量論比を有する窒化ケイ素をもたらす。プラズマプロセスは、入力反応ガス、電力レベル、基板温度、及び総反応器圧力によって、例えばSiなどの組成を有する膜を堆積するために制御することができる。プラズマシステムにおける進路は、Si−N、Si=N、Si≡N結合を形成するために存在する。これは、プラズマエネルギがSi及びN種を作り出す事実による。例えば、屈折率及び光学ギャップは、Si/N比で劇的に変化する。シラン濃度が高いとき、膜は、Siリッチになり、屈折率は、(LPCVDにおける2に比較して)3.0まで到達する。影響される他の特性は、誘電定数、絶縁破壊、機械、化学(エッチレート)を含む。
IV.プラズマ活性
いくつかの実施形態において、多結晶シリコン電荷捕獲層200と絶縁層300を備える単結晶半導体ハンドル基板100は、酸素プラズマ及び/または窒素プラズマ表面活性化を受ける。いくつかの実施形態において、酸素プラズマ及び/または窒素プラズマ表面活性化装置は、例えばEVG(登録商標)810LT Low Temp Plasma Activation SystemなどのEV グループから入手可能な、市販の装置である。多結晶シリコン電荷捕獲層200と絶縁層300を備える単結晶半導体ハンドル基板100は、チャンバに積み込まれる。チャンバは、真空にされ、大気よりも低い圧力へ、例えばアルゴンなど、キャリアガスに、酸素ガス源及び/または窒素ガス源で、埋め戻され、それによってプラズマを作り出す。酸素及び/または水は、プラズマ酸化物処理のための適切なソースガスである。アンモニア及び/または窒素及び/または一酸化窒素(NO)及び/または亜酸化窒素(NO)ガスは、プラズマ窒化物処理のための適切なソースガスである。酸窒化物プラズマ活性化は、大気雰囲気に酸素と窒素ガス源を含む。単結晶半導体ハンドル基板100は、約1秒から約120秒に及ぶ所望の時間このプラズマにさらされる。酸素または窒素プラズマ表面酸化は、単結晶半導体ハンドル基板100の前面を親水性にし、単結晶半導体ドナー基板への接合を受け入れさせるために実行される。プラズマ活性化の後、活性化された表面は、脱イオン水でリンスされる。ウエハは、その後接合前にスピン乾燥される。
V.接合構造の準備
図3Dを参照すると、多結晶シリコン電荷捕獲層200及び絶縁層300を備える、本明細書に記載された方法によって準備された、例えば単結晶シリコンハンドルウエハ、単結晶半導体ハンドルウエハなど、高抵抗単結晶半導体ハンドル基板100は、次に従来の層転置方法によって準備される、例えば単結晶半導体ドナーウエハなどの半導体ドナー基板400に接合される。単結晶半導体ドナー基板400は、単結晶半導体ウエハである。好ましい実施形態において、半導体ウエハは、シリコン、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム、及びそれらの組み合わせからなるグループから選択される材料を含む。完成した集積回路装置の所望の特性により、単結晶半導体(例えばシリコン)ドナーウエハ400は、ボロン(p型)、ガリウム(p型)、アルミニウム(p型)、インジウム(p型)、リン(n型)、アンチモン(n型)、及びヒ素(n型)の中から選択されたドーパントを含む。単結晶半導体(例えばシリコン)ドナーウエハの抵抗率は、1から50Ωcm、典型的には5から25Ωcmに及ぶ。単結晶半導体ドナーウエハ400は、酸化、注入、注入後洗浄を含む標準プロセスステップを受ける。したがって、エッチングされ、研磨され、任意に酸化された、例えば単結晶シリコンドナーウエハといった多層半導体構造の準備に従来用いられる材料の単結晶半導体ウエハなど、半導体ドナー基板400は、ドナー基板に損傷層を形成するためにイオン注入を受ける。
いくつかの実施形態において、半導体ドナー基板400は、誘電体層410を備える。本発明による誘電体層410は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、及びそれらの任意の組み合わせの中から選択された絶縁材料を含む。いくつかの実施形態において、誘電体層410は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及びそれらの任意の組み合わせからなるグループから選択された材料を含む、1以上の絶縁層を備える。いくつかの実施形態において、誘電体層は、少なくとも約10nm厚さ、例えば約10nmから約10000nm、約10nmから約5000nm、50nmから約400nm、または約100nmから約400nm、例えば約50nm、100nm、または200nmなどの厚さを有する。
いくつかの実施形態において、誘電体層410は、絶縁材料の複数層を備える。誘電体層は、2つの絶縁層、3つの絶縁層、またはそれより多く備える。それぞれの絶縁層は、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、及びそれらの任意の組み合わせの中から選択された材料を含む。いくつかの実施形態において、それぞれの絶縁層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及びそれらの任意の組み合わせからなるグループから選択された材料を含む。それぞれの絶縁層は、少なくとも約10nmの厚さ、例えば約10nmから約10000nm、約10nmから約5000nm、50nmから約400nm、または約100nmから約400nm、例えば約50nm、100nm、または200nmなどの厚さを有する。
いくつかの実施形態において、単結晶半導体ドナー基板400(例えば単結晶シリコンドナー基板)の前面は、半導体酸化物膜を準備するために、熱的に酸化され(堆積された半導体材料膜の一部が消費される)、または半導体酸化物(例えば二酸化ケイ素)膜がCVD酸化物堆積によって成長される。いくつかの実施形態において、単結晶半導体ドナー基板400の前面は、上記と同じ方法で、例えばASM A400などの加熱炉で熱的に酸化される。いくつかの実施形態において、単結晶半導体ドナー基板400は、少なくとも約1nm厚さ、約10nmの厚さ、例えば約10nmから約10000nm、約10nmから約5000nm、または約100nmから約400nmの前面層に酸化物層を提供するために酸化される。いくつかの実施形態において、単結晶半導体ドナー基板400上の酸化層は、比較的薄く、例えば約5Åから約25Å、例えば約10Åから約15Åである。薄い酸化物層は、例えばSC1/SC2洗浄溶液など、標準洗浄溶液への曝露によって得られる。
イオン注入は、例えばApplied Materials Quantum II、Quantum LEAP、Quantum Xなど、市販の装置で実行される。注入されたイオンは、He、H、H、またはそれらの組み合わせを含む。イオン注入は、半導体ドナー基板の損傷層を形成するために十分な密度と期間として実行される。注入密度は、約1012ions/cmから約1017ions/cm、例えば約1014ions/cmから約1017ions/cm、例えば約1015ions/cmから約1016ions/cmに及ぶ。注入エネルギは、約1keVから約3000keV、例えば約10keVから約3000keVに及ぶ。注入エネルギは、約1keVから約3000keV、例えば約5keVから約1000keV、または約5keVから約200keV、または5keVから約100keV、または5keVから約80keVに及ぶ。注入深さは、最終SOI構造の単結晶半導体装置層の厚さを決定する。イオンは、約100Åから約30000Å、例えば約200Åから約20000Å、例えば約2000Åから約15000Å、または約15000Åから約30000Åの深さで注入される。いくつかの実施形態において、注入後に例えば単結晶シリコンドナーウエハなどの単結晶半導体ドナーウエハが洗浄を受けることが望ましい。いくつかの好ましい実施形態において、洗浄は、ピラニア洗浄に続いてDI水リンス及びSC1/SC2洗浄を含む。
本発明のいくつかの実施形態において、イオン注入でHe、H、H 及びそれらの任意の組み合わせによって形成されたそこにイオン注入領域を有する単結晶半導体ドナー基板400は、単結晶半導体ドナー基板に熱活性劈開面を形成するのに十分な温度でアニールされる。適切な装置の実施例は、例えばBlue Mモデルなど単純なBox加熱炉である。いくつかの好ましい実施形態において、イオン注入単結晶半導体ドナー基板は、約200℃から約350℃、約225℃から約350℃、好ましくは約350℃の温度でアニールされる。熱アニールは、約2時間から約10時間、例えば約2時間から約8時間の期間、行われる。これらの温度範囲内の熱アニールは、熱活性劈開面を形成するのに十分である。劈開面を活性化するための熱アニール後、単結晶半導体ドナー基板表面は、劈開されることが好ましい。
いくつかの実施形態において、イオン注入され、任意に洗浄され、任意にアニールされた単結晶半導体ドナー基板は、酸素プラズマ及び/または窒素プラズマ表面活性化を受ける。いくつかの実施形態において、酸素プラズマ表面活性化装置は、例えばEVG(登録商標)810LT Low Temp Plasma Activation SystemなどEVグループから入手できる、市販の装置である。イオン注入され、任意に洗浄された単結晶半導体ドナーウエハは、チャンバに積み込まれる。チャンバは、真空にされ、大気より低い圧力でOまたはNで埋め戻され、それによってプラズマを作り出す。単結晶半導体ドナーウエハは、約1秒から約120秒に及ぶ所定の時間、このプラズマにさらされる。酸素または窒素プラズマ表面酸化は、単結晶半導体ドナー基板の前面を親水性にし、上記方法によって準備された単結晶半導体ハンドル基板に接合することを受け入れさせるために実行される。プラズマ活性化の後、活性化された表面は、脱イオン水でリンスされる。ウエハは、接合前にスピン乾燥される。
単結晶半導体ドナー基板400の親水性前面層と多結晶シリコン電荷捕獲層200と絶縁層300を備える単結晶半導体ハンドル基板100の前面は、次に親密に接触され、それによって接合構造を形成する。接合構造は、例えばシリコン酸化物といった埋め込み酸化物などの誘電体層410を備える。
機械的な接合は比較的弱いので、接合構造は、さらに単結晶半導体ドナー基板400と多結晶シリコン電荷捕獲層200と絶縁層300を備える単結晶半導体ハンドル基板100との接合を固めるためにアニールされる。本発明のいくつかの実施形態において、接合構造は、単結晶半導体ドナー基板に熱活性劈開面を形成するために十分な温度でアニールされる。適切な装置の実施例は、例えばBlue Mモデルの単純なBox加熱炉である。いくつかの好ましい実施形態において、接合構造は、約200℃から約350℃、約225℃から約350℃、好ましくは約350℃の温度でアニールされる。熱アニールは、約0.5時間から約10時間の期間、好ましくは約2時間の期間、行われる。これらの温度範囲の熱アニールは、熱活性劈開面を形成するのに十分である。劈開面を活性化するための熱アニールの後、接合構造は劈開される。
いくつかの実施形態において、アニールは、例えば約0.5MPaから約200MPa、例えば約0.5MPaから約100MPa、例えば約0.5MPaから約50MPa、または約0.5MPaから約10MPa、または約0.5MPaから約5MPaなど比較的高圧で行われる。従来の接合方法において、温度は、「自動劈開」によって制限され得る。これは、注入面におけるプレートレットの圧力が外部平衡圧力を超えるときに起こる。したがって、従来のアニールは、自動劈開のため約350℃から約400℃の接合温度に制限される。注入と接合後、ウエハは弱く保持される。しかしウエハの間の間隔は、ガスが貫通しまたは逃げることを防ぐのに十分である。弱い接合は、加熱処理によって強化されることができるが、注入の間形成された空洞は、ガスで満たされる。加熱の間、空洞内のガスは加圧する。圧力は、投与量にもより、0.2−1GPaに到達すると見積もられる(CherkashinらのJ Appl. Phys. 118,245301(2015))。圧力が、臨界値を超えるとき、層は薄い層に裂ける。これは、自動劈開または熱劈開と言う。それは、アニールにおいて高温と長時間を防ぐ。本発明のいくつかの実施形態によると、接合は、例えば約0.5MPaから約200MPa、例えば約0.5MPaから約100MPa、例えば約0.5MPaから約50MPa、または約0.5MPaから約10MPa、または約0.5MPaから約5MPaなど高圧で起き、それによって高温での接合が可能になる。いくつかの実施形態において、接合構造は、約300℃から約700℃、約400℃から約600℃、例えば約400℃から約450℃、またはさらに約450℃から約600℃、または約350℃から約450℃の温度でアニールされる。熱量が増加すると接合強度によい効果がある。熱アニールは約0.5時間から約10時間、例えば約0.5時間から約3時間の期間、好ましくは、約2時間の期間行う。これらの温度範囲内の熱アニールは、熱活性劈開面を形成するのに十分である。従来の接合アニールにおいて、ハンドルウエハとドナーウエハの両方の端部は、ロールオフによって分離する。この領域において、層転置はない。それはテラスと呼ばれる。圧力接合は、このテラスを減らすことが期待され、さらなる端部へSOI層を伸ばす。機構は、圧縮され、外側を「ジッパで締められた」空気の閉じ込められたポケットに基づく。劈開面を活性化するための熱アニールの後、接合された構造は、劈開される。
熱アニールの後、単結晶半導体ドナー基板400と多結晶シリコン電荷捕獲層200と絶縁層300を備える単結晶半導体ハンドル基板100との接合は、劈開面で接合構造を劈開することによって、層転置を開始するのに十分強い。劈開は、当該分野で知られた技術によって起きる。いくつかの実施形態において、接合構造は、一側面において固定吸引カップに貼付され、他側面においてヒンジアームの追加の吸引カップによって貼付された従来の劈開位置に設置される。クラックは、吸引カップアタッチメントの近くで開始され、動作アームは、ウエハを劈開するヒンジの周りを旋回する。劈開は、半導体ドナーウエハの一部を取り除き、それによって、セミコンダクタオンインシュレータ複合構造上の、単結晶半導体装置層500、好ましくはシリコン装置層を残す。図3E参照のこと。
劈開後、劈開構造は、転置された装置層500と多結晶シリコン電荷捕獲層200と絶縁層300を備える単結晶半導体ハンドル基板100の接合をさらに強化するために高温アニールを受ける。適切な装置の実施例は、例えばASM A400など縦型炉である。いくつかの好ましい実施形態において、接合構造は、約1000℃から約1200℃、好ましくは約1000℃の温度でアニールされる。熱アニールは、約0.5時間から約8時間の期間、好ましくは約2から4時間の期間行われる。これらの温度範囲内の熱アニールは、転置された装置層と単結晶半導体ハンドル基板の接合を強化するのに十分である。
劈開と高温アニールをした後、接合構造は、薄い熱酸化物を取り除き、表面からパーティクルを洗浄するために設計された洗浄プロセスを受ける。いくつかの実施形態において、単結晶半導体装置層は、キャリアガスとしてHを用いて水平流枚葉式エピタキシャル反応器で気相HClエッチングプロセスを受けることによって、所定の厚さと平坦性になる。いくつかの実施形態において、半導体装置層500は、約10nmから約20μm、約20nmから約3μm、例えば約20nmから約2μm、例えば約20nmから約1.5μmまたは約1.5μmから約3μmの厚さを有する。厚膜装置層は、約1.5μmから約20μmの装置層厚さを有する。薄膜装置層は、約0.01μmから約0.2μmの厚さを有する。
いくつかの実施形態において、エピタキシャル層は、転置された単結晶半導体装置層500に堆積される。堆積されたエピタキシャル層は、実質的に下層の単結晶半導体装置層500と同じ電気特性を備える。代わりに、エピタキシャル層は、下層の単結晶半導体装置層500と異なる電気特性を備えてもよい。エピタキシャル層は、シリコン、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム、及びそれらの組み合わせからなるグループから選択された材料を含む。最終集積回路装置の所望の特性により、エピタキシャル層は、ボロン(p型)、ガリウム(p型)、アルミニウム(p型)、インジウム(p型)、リン(n型)、アンチモン(n型)、及びヒ素(n型)の中から選択されたドーパントを含む。エピタキシャル層の抵抗率は、1から50Ωcm、典型的に5から25Ωcmに及ぶ。いくつかの実施形態において、エピタキシャル層は、約10nmから約20μm、約20nmから約3μm、例えば約20nmから約2μm、例えば約20nmから約1.5μmまたは約1.5μmから約3μmの厚さを有する。
完成したSOIウエハは、単結晶半導体ハンドル基板100、多結晶シリコン電荷捕獲層200、絶縁層300、誘電体層410(例えば埋め込み酸化物層)、及び半導体装置層500を備え、その後最終ライン計測検査を受け、典型的なSC1−SC2プロセスを使って洗浄される。
実施例1
ドナーウエハがASM400縦型炉で酸化された。酸化物は、最終セミコンダクタオンインシュレータ構造で望まれるBOX層の厚さに合うように成長された。酸化後、ドナーウエハは、最終SOI構造の所望のシリコン装置層厚さを達成するための、シリコンドナーウエハの深さにイオンを置くように選択された注入エネルギで、ヘリウム及び水素注入を受けた。ウエハは、それらがピラニア洗浄に続いて標準工業方法によってSC1/SC2洗浄を受けることによって接合するために準備された。
ハンドルウエハは(3000Ωcmより大きい抵抗率)が準備された。多結晶シリコンは、RMS5Å未満の粗さを達成するために、堆積され、研磨された。ウエハは、標準工業方法によってSC1/SC2洗浄によって洗浄された。ドナーウエハ及びハンドルウエハは、EVG(登録商標)810LT Low Temp Plasma Activation Systemに積み込まれた。チャンバは、真空引きされ、0.32Torrの圧力でNで埋め戻され、ウエハ表面は、15秒間窒素プラズマにプラズマ活性曝露をされた。プラズマ活性化後、活性化された表面は、脱イオン水でリンスされた。ハンドル及びドナーウエハは、接合前にスピン乾燥された。ドナーウエハとハンドルウエハは、EVG(登録商標)810LT Low Temp Plasma Activation Systemの接合チャンバに積み込まれ、接合された。追加のウエハは、同様にハンドル及びドナーウエハが接合前に酸素プラズマを受けることを除いて準備された。
接合ペアは、350℃で90分加熱処理を受けた後、接合構造は、従来の劈開位置に設置された。接合構造は、一側面に固定カップを貼付され、他側面にヒンジアームの追加の吸引カップを添付された。クラックは、吸引カップアタッチメントの近くで開始され、動作アームは、ヒンジの周りを回転し、ウエハを劈開した。
もたらされたSOIウエハは、標準工業方法によるSC1/SC2洗浄によって洗浄された。洗浄されたウエハは、ASM400加熱炉に積み込まれ、転置装置層500とCTL層及び単結晶基板からなるハンドル基板の間の接合をさらに強化するために高温アニールを受けた。アニール後、ウエハは、アニールの間成長した薄い酸化物を取り除くために希フッ酸水溶液に浸され、その後標準工業方法によるSC1/SC2洗浄を受けた。SOIウエハの単結晶半導体装置層は、キャリアガスとしてHを用いた水平流枚葉式エピタキシャル反応器で気相HClエッチプロセスを受けることによって、所望の厚さ及び平坦性にされた。
SOI、BOX、及びCTL層を通るボロンプロファイルは、窒素及び酸素によってプラズマ活性化されたウエハにおいて、SIMSによってサンプルウエハから得られた。図4A及び4Bを参照。窒素プラズマ活性化を受けたウエハのボロン含有量は、接合界面に集中し、多結晶シリコンCTL層の中に拡散されておらず、窒素プラズマ層は、拡散バリア効果を生じたことを示した。対照的に、酸素プラズマ活性化を受けたウエハは、多結晶シリコンCTL層に高いボロン含有量を示し、はじめに接合界面に捕獲されたボロンの一部は、接合後アニールの間に、CTLに拡散することができたことがわかった。
両方のグループからの他のウエハは、ライン熱サイクルの半導体製造のフロントエンドをシミュレーションするために、様々な高温ストレスアニールを受けた。シリコン装置層は、剥がされ、コプラナ導波路(CPW)構造が作られた。第2次高調波歪みが電荷捕獲層の完全性を推察するためにこれらの構造で測定された。Nプラズマを用いて接合されたウエハは、Oプラズマグループより約5dBm良く実行されることがわかった。
詳細に発明が記載されたが、変形やバリエーションが、添付した請求項に定義された発明の範囲から逸脱せずに、可能であることは明白であろう。
本発明またはその好ましい実施形態の要素を導入するとき、「1つの(a)」、「1つの(an)」、「その(the)」及び「前記(said)」は、1以上の要素があることを意味することを意図する。用語「備える(comprising)」、「含む(including)」及び「有する(having)」は、記載された要素の他に追加の要素があるかもしれないことを含み、意味することを意図する。
上記を考慮して、本発明のいくつかの目的は、達成され、他の有利な結果は、達成されることが理解されるであろう。
様々な変更が本発明の範囲を逸脱せずに上記の生産物及び方法でなされることができるように、上記記載に含まれ、添付した図面に示された全ての事項は、説明として解釈され、限定的な意味に解釈されないことを意図する。

Claims (24)

  1. 多層構造を準備する方法であって、
    方法は、
    単結晶半導体ハンドル基板の前面に電荷捕獲層を堆積するステップであって、前記単結晶半導体ハンドル基板は、おおよそ平行な2つの主要な表面であって、前記表面の一方は、前記単結晶半導体ハンドルの前面であり、前記表面の他方は、前記単結晶半導体ハンドルの裏面である表面と、前面と裏面との間の仮想中央平面と、前記単結晶半導体ハンドル基板の前及び裏面を接合する周縁エッジと、前記単結晶半導体ハンドル基板の前及び裏面の間のバルク領域と、を備え、前記単結晶半導体ハンドル基板は、少なくとも約500Ωcmの最小バルク領域抵抗率を有し、さらに前記電荷捕獲層は、多結晶シリコンを含み、少なくとも約1000Ωcmの最小抵抗率を有する、電荷捕獲層を堆積するステップと、
    前記多結晶シリコン層を備える前記電荷捕獲層上に、窒化ケイ素または酸窒化ケイ素を含む絶縁層を堆積するステップと、
    前記絶縁層に単結晶半導体ドナー基板の前面と界面接触する誘電体層を接合し、それにより接合構造を形成するステップであって、前記単結晶半導体ドナー基板は、おおよそ平行な2つの主要な表面であって、前記表面の一方は、前記半導体ドナー基板の前面であり、前記表面の他方は、前記半導体ドナー基板の裏面である表面と、前記半導体ドナー基板の前及び裏面を接合する周縁エッジと、前記半導体ドナー基板の前及び裏面の間の中央平面と、前記半導体ドナー基板の前及び裏面の間のバルク領域と、を備え、さらに前記単結晶半導体ドナー基板は劈開面を備える、接合構造を形成するステップと、を備える方法。
  2. 前記単結晶半導体ハンドル基板は、単結晶シリコンを含む、請求項1に記載の方法。
  3. 前記単結晶半導体ハンドル基板は、チョクラルスキ法またはフロートゾーン法によって成長された単結晶シリコンインゴットからスライスされた単結晶シリコンウエハを備える、請求項1に記載の方法。
  4. 前記単結晶半導体ドナー基板は、単結晶シリコンを含む、請求項1に記載の方法。
  5. 前記単結晶半導体ドナー基板は、チョクラルスキ法またはフロートゾーン法によって成長された単結晶シリコンインゴットからスライスされた単結晶シリコンウエハを備える、請求項1に記載の方法。
  6. 前記単結晶半導体ハンドル基板は、約500Ωcmから約100000Ωcmのバルク抵抗率を有する、請求項1に記載の方法。
  7. 前記単結晶半導体ハンドル基板は、約1000Ωcmから約100000Ωcmのバルク抵抗率を有する、請求項1に記載の方法。
  8. 前記単結晶半導体ハンドル基板は、約1000Ωcmから約6000Ωcmのバルク抵抗率を有する、請求項1に記載の方法。
  9. 前記単結晶半導体ハンドル基板は、約3000Ωcmから約5000Ωcmのバルク抵抗率を有する、請求項1に記載の方法。
  10. 前記電荷捕獲層は、少なくとも約3000Ωcmの最小抵抗率を有する、請求項1に記載の方法。
  11. 前記電荷捕獲層は、少なくとも約7000Ωcmの最小抵抗率を有する、請求項1に記載の方法。
  12. 前記絶縁層は、窒化ケイ素を含む、請求項1に記載の方法。
  13. 前記窒化ケイ素は、プラズマ化学気相成長法によって堆積される、請求項12に記載の方法。
  14. 前記絶縁層は、酸窒化ケイ素を含む、請求項1に記載の方法。
  15. 前記酸窒化ケイ素は、プラズマ化学気相成長法によって堆積される、請求項14に記載の方法。
  16. 前記絶縁層は、約2000Åから約10000Åの厚さを有する、請求項1に記載の方法。
  17. 前記誘電体層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム及びそれらの組み合わせからなるグループから選択された材料を含む、請求項1に記載の方法。
  18. 前記誘電体層は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、及びそれらの組み合わせからなるグループから選択された材料を含む、請求項1に記載の方法。
  19. 前記誘電体層は、酸化ケイ素を含む、請求項1に記載の方法。
  20. 前記誘電体層は、複数の層を備え、
    前記複数の層内のそれぞれの絶縁層は、二酸化ケイ素、酸窒化ケイ素、及び窒化ケイ素からなるグループから選択された材料を含む、請求項1に記載の方法。
  21. 前記誘電体層は、少なくとも10nm、例えば、約10nmから約10000nm、約10nmから約5000nm、約50nmから約400nm、または約100nmから約400nm、例えば約50nm、100nm、または200nmの厚さを有する絶縁層を備える、請求項1に記載の方法。
  22. さらに前記単結晶半導体ドナー基板の前面上の前記誘電体層に接合する前に、前記絶縁層をプラズマ活性するステップを備える、請求項1に記載の方法。
  23. さらに前記単結晶半導体ドナー基板の前面上の前記誘電体層と前記絶縁層の間の接合を強化するのに十分な温度と期間で、接合構造をアニールするステップを備える、請求項1に記載の方法。
  24. さらに前記劈開面に沿って接合構造を劈開し、それにより前記単結晶半導体ハンドル基板、前記電荷捕獲層、前記絶縁層、及び単結晶半導体装置層を備える、劈開構造を準備するステップを備える、請求項1に記載の方法。
JP2020194948A 2016-12-05 2020-11-25 高抵抗シリコンオンインシュレータ構造及びその製造方法 Active JP6972282B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662429922P 2016-12-05 2016-12-05
US62/429,922 2016-12-05
JP2019529602A JP6801105B2 (ja) 2016-12-05 2017-12-01 高抵抗シリコンオンインシュレータ構造及びその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019529602A Division JP6801105B2 (ja) 2016-12-05 2017-12-01 高抵抗シリコンオンインシュレータ構造及びその製造方法

Publications (2)

Publication Number Publication Date
JP2021048401A JP2021048401A (ja) 2021-03-25
JP6972282B2 true JP6972282B2 (ja) 2021-11-24

Family

ID=60997530

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019529602A Active JP6801105B2 (ja) 2016-12-05 2017-12-01 高抵抗シリコンオンインシュレータ構造及びその製造方法
JP2020194948A Active JP6972282B2 (ja) 2016-12-05 2020-11-25 高抵抗シリコンオンインシュレータ構造及びその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2019529602A Active JP6801105B2 (ja) 2016-12-05 2017-12-01 高抵抗シリコンオンインシュレータ構造及びその製造方法

Country Status (8)

Country Link
US (2) US10468295B2 (ja)
EP (2) EP3549162B1 (ja)
JP (2) JP6801105B2 (ja)
KR (2) KR102587815B1 (ja)
CN (2) CN115714130A (ja)
SG (1) SG10201913059PA (ja)
TW (2) TWI758133B (ja)
WO (1) WO2018106535A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6344271B2 (ja) * 2015-03-06 2018-06-20 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
US10622247B2 (en) * 2016-02-19 2020-04-14 Globalwafers Co., Ltd. Semiconductor on insulator structure comprising a buried high resistivity layer
FR3066858B1 (fr) * 2017-05-23 2019-06-21 Soitec Procede pour minimiser une distorsion d'un signal dans un circuit radiofrequence
CN107611144B (zh) * 2017-09-19 2019-10-11 武汉华星光电技术有限公司 一种层间绝缘层的制备方法、层间绝缘层及液晶显示面板
US10943813B2 (en) * 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
FR3098642B1 (fr) * 2019-07-12 2021-06-11 Soitec Silicon On Insulator procédé de fabrication d'une structure comprenant une couche mince reportée sur un support muni d’une couche de piégeage de charges
US11171015B2 (en) * 2019-09-11 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layered polysilicon and oxygen-doped polysilicon design for RF SOI trap-rich poly layer
FR3104322B1 (fr) * 2019-12-05 2023-02-24 Soitec Silicon On Insulator Procédé de formation d'un substrat de manipulation pour une structure composite ciblant des applications rf
US20220115226A1 (en) * 2020-10-08 2022-04-14 Okmetic Oy Manufacture method of a high-resistivity silicon handle wafer for a hybrid substrate structure
FR3116151A1 (fr) * 2020-11-10 2022-05-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’une structure de piegeage d’un substrat utile
US11869869B2 (en) 2021-04-22 2024-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Heterogeneous dielectric bonding scheme
US20220395953A1 (en) * 2021-06-11 2022-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Simplified Carrier Removable by Reduced Number of CMP Processes
CN113437016A (zh) * 2021-06-25 2021-09-24 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
FR3137493B1 (fr) 2022-06-29 2024-10-04 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
WO2024115414A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes
WO2024115410A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes.
WO2024115411A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes
FR3146020A1 (fr) 2023-02-20 2024-08-23 Soitec Support comprenant une couche de piégeage de charges, substrat composite comprenant un tel support et procédé de fabrication associés

Family Cites Families (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6346459B1 (en) 1999-02-05 2002-02-12 Silicon Wafer Technologies, Inc. Process for lift off and transfer of semiconductor devices onto an alien substrate
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
US7915706B1 (en) 2007-07-09 2011-03-29 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate using passivation
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Soiウェーハ、その製造方法および半導体装置の製造方法
KR101794182B1 (ko) 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US20110174362A1 (en) 2010-01-18 2011-07-21 Applied Materials, Inc. Manufacture of thin film solar cells with high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
US9433753B2 (en) 2010-07-16 2016-09-06 Barbara R. Holliday Medical tubing stabilizer
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
EP2656388B1 (en) 2010-12-24 2020-04-15 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
JP6228462B2 (ja) 2011-03-16 2017-11-08 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッドMemc Electronic Materials,Incorporated ハンドルウエハ内に高抵抗率領域を有するシリコン・オン・インシュレータ構造体およびそのような構造体の製法
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
KR102159845B1 (ko) * 2012-07-01 2020-09-25 롱지튜드 플래쉬 메모리 솔루션즈 리미티드 Sonos ono 스택 스케일링
US8921209B2 (en) * 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
CA2905040C (en) * 2013-03-15 2021-10-19 Butterfly Network, Inc. Complementary metal oxide semiconductor (cmos) ultrasonic transducers and methods for forming the same
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) * 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
US10079170B2 (en) * 2014-01-23 2018-09-18 Globalwafers Co., Ltd. High resistivity SOI wafers and a method of manufacturing thereof
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
JP2015228432A (ja) * 2014-06-02 2015-12-17 信越半導体株式会社 Soiウェーハの製造方法及び貼り合わせsoiウェーハ
FR3024587B1 (fr) * 2014-08-01 2018-01-26 Soitec Procede de fabrication d'une structure hautement resistive
US9853133B2 (en) 2014-09-04 2017-12-26 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity silicon-on-insulator substrate
EP3573094B1 (en) 2014-11-18 2023-01-04 GlobalWafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
US10381260B2 (en) 2014-11-18 2019-08-13 GlobalWafers Co., Inc. Method of manufacturing high resistivity semiconductor-on-insulator wafers with charge trapping layers
WO2016081363A1 (en) * 2014-11-18 2016-05-26 Sunedison Semiconductor Limited A system-on-chip on a semiconductor-on-insulator wafer and a method of manufacturing
JP2016143820A (ja) * 2015-02-04 2016-08-08 信越半導体株式会社 貼り合わせ半導体ウェーハ及びその製造方法
CN107533953B (zh) * 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせsoiウェーハの製造方法

Also Published As

Publication number Publication date
TW201834222A (zh) 2018-09-16
EP3549162B1 (en) 2022-02-02
KR102587815B1 (ko) 2023-10-10
CN115714130A (zh) 2023-02-24
US20180158721A1 (en) 2018-06-07
SG10201913059PA (en) 2020-02-27
KR20210115049A (ko) 2021-09-24
JP2020513693A (ja) 2020-05-14
TW202131500A (zh) 2021-08-16
TWI758133B (zh) 2022-03-11
KR20190095322A (ko) 2019-08-14
US10468295B2 (en) 2019-11-05
EP4009361A1 (en) 2022-06-08
CN110352484B (zh) 2022-12-06
US11145538B2 (en) 2021-10-12
US20200027778A1 (en) 2020-01-23
EP3549162A1 (en) 2019-10-09
JP6801105B2 (ja) 2020-12-16
CN110352484A (zh) 2019-10-18
WO2018106535A1 (en) 2018-06-14
JP2021048401A (ja) 2021-03-25
KR102301594B1 (ko) 2021-09-14
TWI727123B (zh) 2021-05-11

Similar Documents

Publication Publication Date Title
JP6972282B2 (ja) 高抵抗シリコンオンインシュレータ構造及びその製造方法
JP6980071B2 (ja) 向上した電荷捕獲効率を有する高抵抗率シリコンオンインシュレータ基板
JP6650463B2 (ja) 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
JP6454411B2 (ja) 高抵抗率シリコンオンインシュレータ基板の製造方法
TWI847877B (zh) 絕緣層上半導體之結構之製備方法
JP2019153797A (ja) 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201204

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211005

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211102

R150 Certificate of patent or registration of utility model

Ref document number: 6972282

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150