JP6517360B2 - 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法 - Google Patents

膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法 Download PDF

Info

Publication number
JP6517360B2
JP6517360B2 JP2017546134A JP2017546134A JP6517360B2 JP 6517360 B2 JP6517360 B2 JP 6517360B2 JP 2017546134 A JP2017546134 A JP 2017546134A JP 2017546134 A JP2017546134 A JP 2017546134A JP 6517360 B2 JP6517360 B2 JP 6517360B2
Authority
JP
Japan
Prior art keywords
single crystal
crystal semiconductor
layer
polycrystalline silicon
less
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017546134A
Other languages
English (en)
Other versions
JP2018507562A5 (ja
JP2018507562A (ja
Inventor
ジェフリー・ルイス・リバート
ワン・ガン
ショーン・ジー・トーマス
イゴール・ペイドウス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SunEdison Semiconductor Ltd
Original Assignee
SunEdison Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SunEdison Semiconductor Ltd filed Critical SunEdison Semiconductor Ltd
Publication of JP2018507562A publication Critical patent/JP2018507562A/ja
Publication of JP2018507562A5 publication Critical patent/JP2018507562A5/ja
Application granted granted Critical
Publication of JP6517360B2 publication Critical patent/JP6517360B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Description

（関連出願の相互参照）
この出願は、２０１５年３月３日に出願された米国仮出願（仮出願番号６２／１２７，４１８）に基づく優先権を主張する。同開示は参照により全体として本明細書に組み込まれる。
本発明は、概して、半導体ウエハの製造の分野に関する。より具体的に言うと、本発明は、電荷トラップ層を備えたセミコンダクタ・オン・インシュレータ（例えばシリコン・オン・インシュレータ）構造を製造する方法に関する。
一般的に、半導体ウエハは、単結晶インゴット（例えば、シリコンインゴット）から作られるものであり、トリミングおよびグラインドされ、後で実施される手順でウエハの方位がわかるようにフラットやノッチが１つ以上設けられる。次に、インゴットはスライスされてウエハに個片化される。シリコンで作られた半導体ウエハに言及しているが、他の材料、例えばゲルマニウム、炭化ケイ素、シリコンゲルマニウムまたはガリウムヒ素を用いて半導体ウエハを準備してもよい。
半導体ウエハ（例えば、シリコンウエハ）は、複合材層構造の準備に利用されることはある。複合材層構造（例えば、セミコンダクタ・オン・インシュレータ、具体例ではシリコン・オン・インシュレータ（ＳＯＩ）構造）は、一般的に、支持ウエハ（または、支持層）、デバイス層、および、支持層とデバイス層との間に設けられた絶縁膜（つまり、誘電膜（典型的には酸化物層））とを備えている。一般的に、デバイス層の厚みは０．０１マイクロメートル以上２０マイクロメートル以下（例えば０．０５マイクロメートル以上２０マイクロメートル以下）である。一般的に、複合材層構造（例えば、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）およびシリコン・オン・クウォーツ）は、２つのウエハを接触させ、熱処理を施して接合を強化することにより製造される。
アニールの後、接合構造に更なる処理が施され、ドナーウエハの大部分が除去され、これにより層転写が行われる。例えば、バックエッチＳＯＩ（つまり、ＢＥＳＯＩ）と称されることが多いウエハシンニング技術（例えば、エッチング、グラインディング）を用いてもよい。ここで、シリコンウエハは支持ウエハに接合され、支持ウエハの上に設けられた薄いシリコン層のみが残るまでゆっくりエッチング除去される（特許文献１を参照）。同文献の開示は、参照により、その内容のすべてが本明細書に記載されているかのように本明細書に組み込まれる。この方法では、時間とコストがかかる上、基板の一方が無駄になり、さらに、一般的に厚みが数ミクロン未満の層では均一な厚みが得られない。
層転写を行う他の一般的な方法では、水素注入の後、熱誘起された層の分割が行われる。粒子（例えば、水素原子、または、水素原子とヘリウム原子との組み合わせ）は、ドナーウエハのおもて面の下、所定の深さの位置に注入される。注入された粒子は、埋め込んだ深さにおいて、ドナーウエハに割断面を形成する。ドナーウエハの表面は洗浄され、注入プロセス中にウエハの上に堆積した有機化合物が除去される。
次に、ドナーウエハのおもて面が支持ウエハに接合され、親水性ボンディングプロセスにより接合ウエハが形成される。接合の前に、ドナーウエハおよび／または支持ウエハの表面を、例えば酸素と窒素を含むプラズマに曝露することにより、ウエハを活性化させる。プラズマへの暴露により、しばしば表面活性化と称されるプロセスにおいて表面構造が変化する。この表面活性化プロセスにより、ドナーウエハと支持ウエハの一方または両方が親水性となる。次に、２つのウエハは一緒にプレスされ、これらの間に接合が形成される。この接合は比較的弱いので、更なる処理を行う前に強化する必要がある。
幾つかのプロセスでは、ドナーウエハと支持ウエハ（つまり、接合されたウエハ）との親水性接合は、接合された一対のウエハを加熱し、またはアニールすることにより強化される。幾つかのプロセスでは、ウエハボンディングは、低温（例えば約３００℃以上約５００℃以下）で行われることがある。ウエハボンディングを高温（例えば約８００℃以上約１１００℃以下）で行うプロセスもある。温度が高いと、ドナーウエハと支持ウエハの隣接する表面間で共有結合が形成され、これにより、ドナーウエハと支持ウエハとが強固に接合される。接合されたウエハの加熱またはアニールと同時に、事前にドナーウエハに注入された粒子により、割断面が弱化する。
次に、ドナーウエハの一部が、接合したウエハから割断面に沿って分離（つまり、割断）され、ＳＯＩウエハが形成される。割断は、フィクスチャ内に接合ウエハを配置し、接合ウエハの両面に対して垂直な方向に機械的な力を加え、接合ウエハからドナーウエハの一部を引っ張って分離することにより行われることがある。ある方法では、吸引カップを用いて機械的な力が加えられる。ドナーウエハの一部の分離は、接合ウエハの割断面のエッジ部分に機械的なくさびを打ち込み、割断面に沿ってクラックを伝播させることにより開始する。吸引カップにより加えられる機械的な力により、接合したウエハからドナーウエハの一部が引っ張られ、これによりＳＯＩウエハが形成される。
他の方法では、接合ペアが所定時間、高温に曝露され、これによりドナーウエハの一部が接合ウエハから分離される。高温に曝露することにより、割断面に沿ってクラックが生じ、伝播し、これによりドナーウエハの一部が分離される。この方法によれば、転写された層の均一性が向上し、ドナーウエハの再利用が可能になる。しかし、通常、埋め込まれて接合したペアを約５００℃まで加熱することが必要になる。
ＲＦ系デバイス（例えば、アンテナとスイッチ）用の高抵抗率セミコンダクタ・オン・インシュレータ（例えば、シリコン・オン・インシュレータ）ウエハを利用することにより、コストと集積性の点で、従来の基板に対して有利な効果が得られる。高周波用途で導電性基板を用いたときに本質的に生じる寄生電力損失を低減し、かつ高調波歪を最小化するために、これで十分ではないが、抵抗率の高い基板ウエハを用いることが必要である。したがって、ＲＦデバイス用支持ウエハの抵抗率は、約５００Ｏｈｍ−ｃｍより高いのが一般的である。図１を参照して、シリコン・オン・インシュレータ構造２は、抵抗率の非常に高いシリコンウエハ４、埋め込み酸化物（ＢＯＸ）層６およびシリコンデバイス層１０を備えている。こうした基板は、自由キャリア（電子またはホール）を生成するＢＯＸ／支持基板界面の位置に導電性の高い反転層または蓄積層１２を形成しやすい。これにより、デバイスがＲＦ周波数で動作するときには、基板の実効抵抗が低下すると共に、寄生電力損失とデバイスの非線形性が生じる。これらの反転層／蓄積層は、ＢＯＸに固定された電荷、酸化物にトラップされた電荷、界面にトラップされた電荷、さらに、デバイス自身に印加されたＤＣバイアスに起因して生じるものである可能性がある。
それゆえ、非常に近い表面領域であっても基板の高い抵抗率が維持されるように、誘起された反転層または蓄積層において電荷をトラップする方法が必要とされている。高抵抗率支持基板と埋め込み酸化物（ＢＯＸ）との間に電荷トラップ層（ＣＴＬ）を設けることにより、ＳＯＩウエハを用いたＲＦデバイスの性能が向上することが知られている。界面トラップ性の高いこれらの層を形成する方法が幾つか提案されている。例えば、図２を参照して、ＲＦデバイス用のＣＴＬを有するセミコンダクタ・オン・インシュレータ２０（例えば、シリコン・オン・インシュレータまたはＳＯＩ）を製造する１つ方法では、高抵抗率シリコン基板２２の上にドープされていない多結晶シリコン膜２８を堆積させるステップと、その上に、酸化物スタック２４と上部シリコン層２６とを形成するステップとを実施する。多結晶シリコン層２８は、シリコン基板２２と埋め込み酸化物層２４との間に設けられた高欠陥層として機能する。図２には、シリコン・オン・インシュレータ構造２０において高抵抗率基板２２と埋め込み酸化物層２４との間に設けられ、電荷トラップ層２８として利用される多結晶シリコン膜が示されている。他の方法では、重イオンを注入して、表面付近にダメージ層を形成する。デバイス（例えば、高周波デバイス）は、上部シリコン層２６内に形成される。
アカデミックな研究によれば、酸化物と基板との間に多結晶シリコン層を設けることにより、デバイスの絶縁性が向上し、伝送線路の損失が低減し、さらに高調波歪みが低減する（例えば、非特許文献１−５を参照）。
米国特許第５１８９５００号明細書
Ｈ． Ｓ． Ｇａｍｂｌｅ， ｅｔ ａｌ． "Ｌｏｗ−ｌｏｓｓ ＣＰＷ ｌｉｎｅｓ ｏｎ ｓｕｒｆａｃｅ ｓｔａｂｉｌｉｚｅｄ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ｓｉｌｉｃｏｎ，" Ｍｉｃｒｏｗａｖｅ Ｇｕｉｄｅｄ Ｗａｖｅ Ｌｅｔｔ．， ９（１０）， ｐｐ． ３９５−３９７， １９９９ Ｄ． Ｌｅｄｅｒｅｒ， Ｒ． Ｌｏｂｅｔ ａｎｄ Ｊ．−Ｐ． Ｒａｓｋｉｎ， "Ｅｎｈａｎｃｅｄ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ＳＯＩ ｗａｆｅｒｓ ｆｏｒ ＲＦ ａｐｐｌｉｃａｔｉｏｎｓ，" ＩＥＥＥ Ｉｎｔｌ． ＳＯＩ Ｃｏｎｆ．， ｐｐ． ４６−４７， ２００４ Ｄ． Ｌｅｄｅｒｅｒ ａｎｄ Ｊ．−Ｐ． Ｒａｓｋｉｎ， "Ｎｅｗ ｓｕｂｓｔｒａｔｅ ｐａｓｓｉｖａｔｉｏｎ ｍｅｔｈｏｄ ｄｅｄｉｃａｔｅｄ ｔｏ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ＳＯＩ ｗａｆｅｒ ｆａｂｒｉｃａｔｉｏｎ ｗｉｔｈ ｉｎｃｒｅａｓｅｄ ｓｕｂｓｔｒａｔｅ ｒｅｓｉｓｔｉｖｉｔｙ，" ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ２６， ｎｏ． １１， ｐｐ．８０５−８０７， ２００５ Ｄ． Ｌｅｄｅｒｅｒ， Ｂ． Ａｓｐａｒ， Ｃ． Ｌａｇｈａe ａｎｄ Ｊ．−Ｐ． Ｒａｓｋｉｎ， "Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＲＦ ｐａｓｓｉｖｅ ｓｔｒｕｃｔｕｒｅｓ ａｎｄ ＳＯＩ ＭＯＳＦＥＴｓ ｔｒａｎｓｆｅｒｒｅｄ ｏｎ ａ ｐａｓｓｉｖａｔｅｄ ＨＲ ＳＯＩ ｓｕｂｓｔｒａｔｅ，" ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ， ｐｐ． ２９−３０， ２００６ Ｄａｎｉｅｌ Ｃ． Ｋｅｒｒｅｔ ａｌ． "Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｏｆ ＲＦ ｈａｒｍｏｎｉｃ ｄｉｓｔｏｒｔｉｏｎ ｏｎ Ｓｉ ｓｕｂｓｔｒａｔｅｓ ａｎｄ ｉｔｓ ｒｅｄｕｃｔｉｏｎ ｕｓｉｎｇ ａ ｔｒａｐ−ｒｉｃｈ ｌａｙｅｒ"， Ｓｉｌｉｃｏｎ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ｉｎ ＲＦ Ｓｙｓｔｅｍｓ， ２００８． ＳｉＲＦ ２００８ （ＩＥＥＥ Ｔｏｐｉｃａｌ Ｍｅｅｔｉｎｇ）， ｐｐ． １５１−１５４， ２００８．
簡潔に言って、本発明は、多層構造を準備する方法に関する。
前記方法は、
単結晶半導体支持基板（または単結晶半導体ハンドル基板）のおもて面に界面接触する半導体酸化物層、半導体窒化物層、または半導体酸窒化物層を形成するステップを含み、
前記単結晶半導体支持基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体支持基板のおもて面（前面）であり、他方は前記単結晶半導体支持基板の裏面（後面）であり、前記単結晶半導体支持基板は、さらに、前記単結晶半導体支持基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体支持基板のおもて面と裏面との間に位置する中央平面と、前記単結晶半導体支持基板のおもて面と裏面との間に位置するバルク領域とを有し、前記単結晶半導体支持基板の最小バルク領域抵抗率は、５００ｏｈｍ−ｃｍ以上であり、
前記方法は、
前記半導体酸化物層、前記半導体窒化物層、または前記半導体酸窒化物層がおもて面に界面接触している前記単結晶半導体支持基板を、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気内でアニールするステップと、
前記単結晶半導体支持基板のおもて面に界面接触している半導体酸化物層、半導体窒化物層、または半導体酸窒化物層の上に、多結晶シリコン層を化学気相成長法により堆積させるステップと、
単結晶半導体ドナー基板のおもて面の上に位置する誘電体層を、前記単結晶半導体支持基板の多結晶シリコン層に接合させ、これにより接合構造を形成するステップとを含み、
前記単結晶半導体ドナー基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体ドナー基板のおもて面（前面）であり、他方は前記単結晶半導体ドナー基板の裏面（後面）であり、前記単結晶半導体ドナー基板は、さらに、前記単結晶半導体ドナー基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体ドナー基板のおもて面と裏面との間に位置する中央平面とを有する。
本発明は、更なる多層構造を準備する方法に関する。
前記方法は、
単結晶半導体支持基板のおもて面に界面接触する半導体酸化物層、半導体窒化物層、または半導体酸窒化物層を形成するステップを含み、
前記単結晶半導体支持基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体支持基板のおもて面であり、他方は前記単結晶半導体支持基板の裏面であり、前記単結晶半導体支持基板は、さらに、前記単結晶半導体支持基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体支持基板のおもて面と裏面との間に位置する中央平面と、前記単結晶半導体支持基板のおもて面と裏面との間に位置するバルク領域とを有し、前記単結晶半導体支持基板の最小バルク領域抵抗率は、５００ｏｈｍ−ｃｍ以上であり、
前記方法は、
前記半導体酸化物層、前記半導体窒化物層、または前記半導体酸窒化物層がおもて面に界面接触している前記単結晶半導体支持基板を、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気内でアニールするステップと、
前記半導体酸化物層、前記半導体窒化物層、または前記半導体酸窒化物層がおもて面に界面接触している前記単結晶半導体支持基板を、シリコン前駆体を含む約８５０℃以上の周囲雰囲気に曝露し、前記半導体酸化物層、前記半導体窒化物層、または前記半導体酸窒化物層の上に多結晶シリコン層を堆積させるステップと、
単結晶半導体ドナー基板のおもて面の上に位置する誘電体層を、前記単結晶半導体支持基板の多結晶シリコン層に接合させ、これにより接合構造を形成するステップとを含み、
前記単結晶半導体ドナー基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体ドナー基板のおもて面であり、他方は前記単結晶半導体ドナー基板の裏面であり、前記単結晶半導体ドナー基板は、さらに、前記単結晶半導体ドナー基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体ドナー基板のおもて面と裏面との間に位置する中央平面とを有する。
本発明は、さらに、多層構造に関する。
前記多層構造は、単結晶半導体支持基板を備え、
前記単結晶半導体支持基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体支持基板のおもて面であり、他方は前記単結晶半導体支持基板の裏面であり、前記単結晶半導体支持基板は、さらに、前記単結晶半導体支持基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体支持基板のおもて面と裏面との間に位置する中央平面と、前記単結晶半導体支持基板のおもて面と裏面との間に位置するバルク領域とを有し、前記単結晶半導体支持基板の最小バルク領域抵抗率は、５００ｏｈｍ−ｃｍ以上であり、
前記多層構造は、
前記単結晶半導体支持基板のおもて面に界面接触し、約５ナノメートル以上約１０００ナノメートル以下の大きさの穴を有する、凹凸のある半導体酸化物層、凹凸のある半導体酸化物層または凹凸のある半導体酸窒化物層と、
前記凹凸のある半導体酸化物層、前記凹凸のある半導体酸化物層または前記凹凸のある半導体酸窒化物層に界面接触している多結晶シリコン層と、
前記多結晶シリコン層に界面接触している誘電体層と、
前記誘電体層と界面接触している単結晶半導体デバイス層と、をさらに備え、
前記多層構造のウエハバウは、前記半導体デバイス層のおもて面、および／または、前記単結晶半導体支持基板の裏面の少なくとも３点で測定して、約８０マイクロメートルより小さい。
本発明の他の課題と特徴の一部は、以下の説明により明らかになり、また、以下の説明で指摘している。
高抵抗率基板と埋め込み酸化物層を備えたシリコン・オン・インシュレータウエハを示す図である。 高抵抗率基板と埋め込み酸化物層との間に多結晶シリコン電荷トラップ層が設けられたシリコン・オン・インシュレータウエハを示す図である。 高抵抗率基板と埋め込み酸化物層との間に多結晶シリコン電荷トラップ層とシリコン酸化物層が設けられたシリコン・オン・インシュレータウエハを示す図である。 単結晶シリコン支持基板の上に形成された多結晶シリコン電荷トラップ層の断面写真である。 多結晶シリコンの堆積およびアニールの条件に対するウエハワープの依存性を示すグラフである。
本発明によれば、単結晶半導体支持基板（例えば、単結晶半導体支持ウエハ）の上に電荷トラップ層を製造するための方法が提供される。電荷トラップ層を備えた単結晶半導体支持ウエハ（または単結晶半導体ハンドルウエハ）は、セミコンダクタ・オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造の製造において有用である。本発明によれば、単結晶半導体支持ウエハにおける電荷トラップ層は、セミコンダクタ・オン・インシュレータ構造における酸化物界面付近（つまり、埋め込み酸化物層またはＢＯＸ付近）の領域に形成される。好都合には、本発明の方法によれば、熱処理（例えば、後で説明するセミコンダクタ・オン・インシュレータ基板とデバイスの製造における熱処理ステップ）に対して安定性の高い高欠陥の電荷トラップ層が得られる。好都合には、本発明の方法によれば、電荷トラップ層を準備する従来の手法を用いた場合と比較して汚染物質が少ない清浄な多結晶シリコン電荷トラップ層が得られる。好都合には、本発明の方法によれば、ワープとバウが低減した支持基板を備えたセミコンダクタ・オン・インシュレータ構造が得られる。
本発明の方法に従って準備した支持基板は、セミコンダクタ・オン・インシュレータ （例えばシリコン・オン・インシュレータ）構造の製造での利用に適している。ここで、図３を参照する。公知技術により層を転写し、少なくとも、以下の層または領域、つまり、支持基板４２、半導体酸化物層４４、電荷トラップ層４６、誘電体層４８（例えば、埋め込み酸化物）および単結晶半導体デバイス層５０（例えば、単結晶シリコンドナー基板から得られるシリコン層）、を備えた本発明のセミコンダクタ・オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造４０を作る。幾つかの実施形態では、本発明のセミコンダクタ・オン・インシュレータ （例えば、シリコン・オン・インシュレータ）構造４０は、少なくとも、以下の層または領域、つまり、支持基板４２、半導体窒化物または半導体酸窒化物層４４、電荷トラップ層４６、誘電体層４８（例えば、埋め込み酸化物）および単結晶半導体デバイス層５０（例えば、単結晶シリコンドナー基板から得られるシリコン層）を備えている。
本発明の方法と構造で用いられる基板は、半導体支持基板４２（例えば、単結晶半導体支持ウエハ）および半導体ドナー基板（例えば、単結晶半導体ドナーウエハ）であってもよい。セミコンダクタ・オン・インシュレータ複合材構造４０における半導体デバイス層５０は、単結晶半導体ドナーウエハから得られる。半導体デバイス層５０は、例えば半導体ドナー基板をエッチングするウエハシンニング技術、または損傷した平面を有する半導体ドナー基板の割断により、半導体支持基板４２の上に転写してよい。概して、単結晶半導体支持ウエハおよび単結晶半導体ドナーウエハは、略平行な２つの主面を有している。一方の平行な面は基板のおもて面であり、他方の平行な面は基板の裏面である。基板は、おもて面と裏面とを接続する周縁部、おもて面と裏面の間に位置するバルク領域、および、おもて面と裏面との間に位置する中央平面とを有している。基板は、さらに、中央平面に対して垂直な仮想中心軸と、仮想中心軸から周縁部までの径方向長さを有する。さらに、半導体基板（例えば、シリコンウエハ）は、典型的には、所定の大きさの全体厚みムラ（ＴＴＶ：total thickness variation）、ワープ(warp)およびバウ(bow)を有しているので、おもて面上の点と裏面上の点との中点が常に正確に平面内にあるとは限らない。ただし、実際上、ＴＴＶ、ワープおよびバウの大きさは、典型的には非常に小さいとみなすことができ、中点群は、おもて面と裏面から略等距離の位置にある仮想中央面内に入るということができる。
本明細書で説明しているいずれかの操作の前に、基板のおもて面と裏面は実質的に同一であってよい。表面を「おもて面」、「裏面」と称しているのは、便宜上、単に本発明の方法による操作を行う表面を区別するためである。本発明では、単結晶半導体支持基板（例えば、単結晶シリコン支持ウエハ）の「おもて面」は、基板の主面であって接合構造の内面となる面を指す。図３を参照して、本発明の電荷トラップ層４６は、半導体酸化物層４４との界面接触部に形成されている。半導体酸化物層４４は、単結晶半導体支持基板４２のおもて面に形成されている。単結晶半導体支持基板４２（例えば、支持ウエハ）の「裏面(rear surface)」は、主面であってセミコンダクタ・オン・インシュレータ複合材（コンポジット）構造４０の外表面となる面を指す。同様に、単結晶半導体ドナー基板（例えば、単結晶シリコンドナーウエハ）の「おもて面(front surface)」は、単結晶半導体ドナー基板の主面であって、セミコンダクタ・オン・インシュレータ複合材構造４０の内表面を構成するものを指す。単結晶半導体ドナー基板のおもて面には、しばしば誘電体層（例えば、二酸化ケイ素層）が設けられる。この誘電体層は、最終構造において埋め込み酸化物（ＢＯＸ）層を構成する。単結晶半導体ドナー基板（例えば、単結晶シリコンドナーウエハ）の「裏面」は、単結晶半導体ドナー基板の主面であって、セミコンダクタ・オン・インシュレータ複合材構造４０の外表面を構成するものを指す。従来の接合ステップおよびウエハシンニングステップを完了すると、単結晶半導体ドナー基板により、複合材構造４０を含むセミコンダクタ・オン・インシュレータ（例えば、シリコン・オン・インシュレータ）の半導体デバイス層５０が形成される。
半導体支持基板４２とデバイス層５０は、単結晶半導体材料を含んでいてよい。好ましい実施形態では、半導体材料は、シリコン、炭化ケイ素、サファイア、窒化アルミニウム、シリコンゲルマニウム、ガリウムヒ素、窒化ガリウム、リン化インジウム、インジウムガリウムヒ素、ゲルマニウム、およびこれらの組み合わせから成る群から選択されてよい。半導体支持基板４２およびデバイス層４６は、互いに同じ半導体材料を含んでいてもよいし、互いに異なる半導体材料を含んでいてもよい。したがって、セミコンダクタ・オン・インシュレータ複合材構造４０は、例えば、シリコン・オン・インシュレータ、サファイア・オン・インシュレータ、窒化アルミニウム・オン・インシュレータおよびその他の組み合わせであってもよい。本発明の単結晶半導体ウエハ（例えば、単結晶シリコン支持ウエハと単結晶シリコンドナーウエハ）の公称径は、典型的には、約１５０ｍｍ以上、約２００ｍｍ以上、約３００ｍｍ以上、または約４５０ｍｍ以上である。ウエハの厚みは、約２５０マイクロメートル以上約１５００マイクロメートル以下、例えば、約３００マイクロメートル以上約１０００マイクロメートル以下、好適には約５００マイクロメートル以上約１０００マイクロメートル以下であってよい。幾つかの具体的な実施形態では、ウエハの厚みは約７２５マイクロメートルであってもよい。
特に好ましい実施形態では、単結晶半導体ウエハの例は、従来のチョクラルスキー結晶成長法またはフロートゾーン成長法に従って成長した単結晶インゴットから切り出された単結晶シリコンウエハである。当該方法、および、標準のシリコンスライス、ラップ、エッチングおよび研磨は、例えば、F. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989, and Silicon Chemical Etching, (J. Grabmaier ed.) Springer-Verlag, N.Y., 1982に開示されている（この文献は、参照により本明細書に組み込まれる）。好ましくは、ウエハは、当業者に知られた標準的な方法により研磨および洗浄される（例えば、W.C. O’Mara et al., Handbook of Semiconductor Silicon Technology, Noyes Publicationsを参照）。必要であれば、ウエハは、例えば、標準的なＳＣ１／ＳＣ２溶液を用いて洗浄してもよい。幾つかの実施形態では、本発明の単結晶シリコンウエハは、従来のチョクラルスキー（Ｃｚ）結晶成長法に従って成長した単結晶インゴットから切り出されたものであり、典型的な公称径は、約１５０ｎｍ以上、約２００ｎｍ以上、約３００ｎｍ以上、または約４５０ｎｍ以上である。好ましくは、単結晶シリコン支持ウエハと単結晶シリコンドナーウエハの両方が、鏡面研磨されたおもて面の仕上がりを有しており、表面欠陥（スクラッチ、大径のパーティクルなど）がない。ウエハの厚みは、約２５０マイクロメートル以上約１５００マイクロメートル以下（例えば、約３００マイクロメートル以上約１０００マイクロメートル以下）、好適には、約５００マイクロメートル以上約１０００マイクロメートル以下であってよい。ある具体的な実施形態では、ウエハの厚みは約７２５マイクロメートルであってもよい。
幾つかの実施形態では、単結晶半導体支持基板および単結晶半導体ドナー基板（つまり、単結晶半導体支持ウエハおよび単結晶半導体ドナーウエハ）は、一般的にチョクラルスキー成長法で達成される濃度で格子間酸素を含んでいる。幾つかの実施形態では、約４ｐｐｍａ以上約１８ｐｐｍａ以下の濃度で酸素を含んでいる。幾つかの実施形態では、約１０ｐｐｍａ以上約３５ｐｐｍａ下の濃度で酸素を含んでいる。好ましくは、単結晶シリコン支持ウエハは、約１０ｐｐｍａ以下の濃度で酸素を含んでいる。格子間酸素は、ＳＥＭＩ ＭＦ １１８８−１１０５を用いて測定してよい。
図３を参照して、幾つかの実施形態では、単結晶半導体支持基板４２（例えば、単結晶シリコン支持ウエハ）の最小バルク抵抗率は、比較的高い。高抵抗率ウエハは、一般的に、チョクラルスキー法またはフロートゾーン法により成長した単結晶インゴットから切り出す。高抵抗率ウエハは、電気的に活性なドーパント、例えばホウ素（ｐ型）、ガリウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）およびヒ素（ｎ型）を、概して非常に低い濃度で含んでいてよい。Ｃｚ法により成長したシリコンウエハには、約６００℃以上約１０００℃以下の温度でアニールを実施し、結晶成長中に取り込まれた酸素により生じる熱ドナーをなくす。幾つかの実施形態では、単結晶半導体支持ウエハの最小バルク抵抗率は、１００Ｏｈｍ−ｃｍ以上、または、５００Ｏｈｍ−ｃｍ以上であり、例えば約１００Ｏｈｍ−ｃｍ以上約１００，０００Ｏｈｍ−ｃｍ以下、または約５００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下、または、約１０００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下、または、約５００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約７５０Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、約１０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、約２００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、約３００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約３００Ｏｈｍ−ｃｍ以上約５０００Ｏｈｍ−ｃｍ以下である。高抵抗率ウエハを準備する方法は、この技術分野では知られており、ＳｕｎＥｄｉｓｏｎ，Ｉｎｃ．（ミズーリ州セントピーターズ、以前はＭＥＭＣ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．）などのサプライヤーから入手できる。
幾つかの実施形態では、高抵抗単結晶半導体支持基板４２は、ｐ型ドーパントまたはｎ型ドーパントを含んでいる。好適なドーパントの例は、ホウ素（ｐ型）、ガリウム（ｐ型）、リン（ｎ型）、ヒ素（ｎ型）である。幾つかの実施形態では、単結晶半導体支持基板は、ｐ型ドーパントを含んでいる。幾つかの実施形態では、単結晶半導体支持基板は、ｐ型ドーパント（例えばホウ素）を含む単結晶シリコンウエハである。ホウ素ドーパントの濃度は、高抵抗率支持基板を得ることができるように、比較的低く、例えば１×１０１４ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１３ａｔｏｍｓ／ｃｍ３未満である。
幾つかの実施形態では、単結晶半導体支持基板４２（例えば、単結晶シリコン支持ウエハ）の最小バルク抵抗率は比較的低く、例えば、約１００ｏｈｍ−ｃｍ未満、約５０ｏｈｍ−ｃｍ未満、約１ｏｈｍ−ｃｍ未満、約０．１ｏｈｍ−ｃｍ未満または約０．０１ｏｈｍ−ｃｍ未満である。幾つかの好ましい実施形態では、単結晶半導体支持基板４２の最小バルク抵抗率は比較的低く、例えば、約１００ｏｈｍ−ｃｍ未満、または、約１ｏｈｍ−ｃｍ以上約１００ｏｈｍ−ｃｍ以下である。低抵抗率ウエハは、電気的に活性なドーパント、例えばホウ素（ｐ型）、ガリウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）およびヒ素（ｎ型）を含んでいてもよい。
幾つかの実施形態では、サウンドブラスティング(sound blasting)プロセスまたはコースティックエッチング(caustic etch)により、単結晶半導体支持基板４２の表面に意図的にダメージを与えてもよい。
本発明の方法に従って、単結晶半導体支持基板４２のおもて面は、例えば酸化性媒質に曝露することにより、酸化してよい。単結晶半導体支持基板４２を酸化することにより、支持基板４２のおもて面に半導体酸化物層４４が形成される。幾つかの実施形態では、単結晶半導体支持基板４２のおもて面は、半導体窒化物層または半導体酸窒化物層を含んでいてよい。幾つかの実施形態では、単結晶半導体支持基板４２は、空気またはオゾンに曝露してもよい。幾つかの実施形態では、単結晶半導体支持基板４２は、酸化剤を含む水溶液に浸漬してもよい。当該水溶液の例は、ＳＣ１溶液である。幾つかの実施形態では、単結晶半導体支持基板４２は、電荷トラップ層を堆積させる前に、熱酸化（これにより、単結晶半導体材料が幾らか消費されることになる）、および／または、ＣＶＤ酸化物成長、および／または、原子層堆積により酸化してもよい。
幾つかの実施形態では、単結晶半導体支持基板４２のおもて面に、所定のプロセス（例えば酸化プロセス）を施し、これにより誘電体層（例えば、半導体酸化物層、半導体窒化物層または半導体酸窒化物層）を成長させてもよい。幾つかの実施形態では、誘電体層は二酸化ケイ素を含んでいる。二酸化ケイ素は、シリコン支持基板のおもて面を酸化することにより形成できる。おもて面の酸化は、熱酸化（これにより、堆積した半導体材料膜が幾らか消費されることになる）、および／または、ＣＶＤ酸化物成長、および／または、原子層堆積により行ってよい。幾つかの実施形態では、半導体支持基板は、加熱炉（例えば、ＡＳＭ Ａ４００）内で熱酸化してもよい。このときの温度は、酸化環境において７５０℃以上１１００℃以下であってよい。酸化環境雰囲気は、不活性ガス（例えばＡｒまたはＮ２）とＯ２との混合物であってよい。酸素含有量は、１％以上１０％以下、またはそれ以上であってよい。幾つかの実施形態では、酸化環境雰囲気は、最大酸素１００％（ドライ酸化）であってもよい。幾つかの実施形態では、酸化環境雰囲気は、酸素とアンモニアを含んでいてもよい。幾つかの実施形態では、環境雰囲気は、不活性ガス（例えば、ＡｒまたはＮ２）と酸化性ガス（例えば、Ｏ２と水蒸気（ウェット酸化））の混合物を含んでいてもよい。幾つかの実施形態では、環境雰囲気は、不活性ガス（例えば、ＡｒまたはＮ２）と酸化性ガス（例えば、Ｏ２と水蒸気（ウェット酸化））と窒化性ガス（例えば、アンモニア）を含んでいてもよい。幾つかの実施形態では、環境雰囲気は、不活性ガス（例えば、ＡｒまたはＮ２）と窒化性ガス（例えば、アンモニア）を含んでいてもよい。例示的な実施形態では、半導体支持ウエハは、垂直炉（例えば、Ａ４００）内でロードしてもよい。温度は、Ｎ２とＯ２の混合物を用いた酸化温度まで上昇させる。所望の温度で、水蒸気をガス流内へ導入する。所望の酸化物の厚みを得た後、水蒸気とＯ２の供給を止め、加熱炉の温度を低下させ、ウエハを加熱炉からアンロードする。
幾つかの実施形態では、支持基板４２は、酸化剤を含む水溶液（例えば、ＳＣ１溶液またはＳＣ２溶液）に浸漬することにより酸化してよい。幾つかの実施形態では、ＳＣ１溶液は、脱イオン水を５部、水性のＮＨ４ＯＨ（水酸化アンモニウム、ＮＨ３は重量パーセント濃度で２９％）を１部、水性のＨ２Ｏ２を１部（過酸化水素、３０％）含んでいる。幾つかの実施形態では、支持基板は、酸化剤を含む水溶液（例えば、ＳＣ２溶液）に浸漬することにより酸化してよい。幾つかの実施形態では、ＳＣ２溶液は、脱イオン水を５部、水性のＨＣｌ（塩化水素、３９％）を１部、水性のＨ２Ｏ２（過酸化水素、３０％）を１部含んでいる。
幾つかの実施形態では、支持基板４２は酸化され、基板４２のおもて面層との界面接触部に、厚みが約０．１ナノメートル以上約２５ナノメートル以下（例えば約０．５ナノメートル以上約５ナノメートル以下、または、約１ナノメートル以上約５ナノメートル以下）の半導体酸化物層４４が設けられる。
単結晶半導体支持基板４２のおもて面を酸化して当該おもて面に半導体酸化物層４４を形成した後、おもて面に半導体酸化物層４４が設けられた単結晶半導体支持基板４２を、還元剤および／またはエッチング剤を含む周囲雰囲気に曝露する。還元剤および／またはエッチング剤を含む周囲雰囲気に曝露することにより、好都合には基板の上にある酸化物層が清浄化され、後で実施する多結晶シリコンの堆積のために半導体酸化物層に凹凸が形成される。クリーンルーム内でのウエハハンドリングにより、有機汚染物質、ホウ素、アルミニウム、リンなどの汚染物質が、支持基板の表面の上に堆積することがある。汚染物質は、多結晶シリコン膜の核形成プロセスを妨害したり、シリコン内で望まないドーパントになったりする。後者の場合、基板や多結晶シリコン膜の抵抗率が変化し、これにより高周波信号の歪みや電力損失が大きくなる。還元剤および／またはエッチング剤を含む周囲雰囲気により、これらの汚染物質を清浄化できる。本発明では、水素などの還元剤が、酸化ホウ素や酸化アルミニウムなど、クリーンルームに一般的に存在する汚染物質と反応する。一方、塩素や塩化水素などのエッチングガスは、アルミニウム、ホウ素およびリンと反応して揮発性の塩素系物質を生成する。この塩素系物質は、水素ガスにより、シリコン表面から取り除かれる。シリコン酸化物が存在すると、有機物である汚染物質中の炭素原子がシリコン原子に置き換わり、一酸化炭素が生成する。この一酸化炭素は、水素キャリアガスにより、シリコン表面から取り除かれる。それゆえ、高純度・高効率の電荷トラップ層を得るためには、多結晶シリコンを堆積させる前にベーキング／エッチングステップを実施することが好都合である。さらに、ベーキング／エッチングプロセスにより、酸化物層内にホールが形成されて凹凸のある酸化物構造が形成され、これにより、多結晶シリコン電荷トラップ層の堆積中に、シリコン表面がシリコン前駆体に対して露出する。凹凸のある酸化物に形成されたホールの密度と大きさは、ベーキング／エッチングステップにおける温度、時間およびガス流量により十分に制御できる。典型的には、ホールの大きさは、約５ナノメートル以上約１０００ナノメートル以下、例えば、約５ナノメートル以上約５００ナノメートル以下または約５ナノメートル以上約２００ナノメートル以下の範囲で制御でき、これにより、多結晶シリコンの粒径および膜応力の設計が可能になる。ここで、図４を参照する。図４は、酸化物内に形成され、多結晶シリコンの電荷トラップ層のための核形成サイトを与える約４０ｎｍの開口部を示している。凹凸のある酸化物構造を十分に制御して、酸化物層全体をなくすことなく、ウエハ表面にわたって均一な密度の穴を形成する必要がある。残留酸化物は、多結晶シリコン電荷トラップ層の熱安定性にとって重要である。この後に行う、ＳＯＩ基板の熱処理およびデバイスの製造において、多結晶シリコン層は、再結晶化を経て多結晶粒と単結晶基板との直接接触により製造されうる。多結晶シリコンと基板との界面に残留している酸化物により、再結晶化プロセスが有効にブロックされ、多結晶シリコン層の、電荷トラップ機能を有しない単結晶シリコンへの変化が妨げられる。
洗浄／アニールステップは、多結晶シリコン電荷トラップ層を堆積させたのと同じチャンバ（例えば、ＣＶＤ反応チャンバ）内で実施するのが好都合である。還元雰囲気は、追加的に、ウエハをさらに清浄にするためのエッチャントを含んでいてよい。したがって、ウエハ洗浄用の周囲雰囲気は、水素、塩化水素、塩素、または、水素、塩化水素および塩素の任意の組み合わせを含んでいてよい。幾つかの実施形態では、ウエハ洗浄用の周囲雰囲気は、水素と塩化水素を含んでいてよい。幾つかの実施形態では、ウエハ洗浄用の周囲雰囲気は、水素と塩素を含んでいてよい。さらに、ウエハ洗浄は、高温（例えば、８５０℃より高い温度、例えば、８５０℃以上約１１００℃以下、または、約８５０℃以上約１０００℃以下、好ましくは９００℃以上約１０００℃以下）で実施してもよい。チャンバ内の圧力は、大気圧または大気圧よりも低い圧力（例えば、１Ｔｏｒｒ以上７６０Ｔｏｒｒ以下、１Ｔｏｒｒ以上４００Ｔｏｒｒ以下）であってもよい。洗浄のための所望の温度で、ウエハは、水素、塩化水素、塩素、または、水素、塩化水素および塩素の任意の組み合わせを含む周囲雰囲気に、約１秒以上約３００秒以下（例えば、約５秒以上約６０秒以下、または、約１０秒以上約４０秒以下）曝露してよい。
単結晶半導体支持基板４２のおもて面の上に半導体酸化物層４４を形成し、さらにウエハにアニールおよび凹凸形成を行った後、半導体酸化物層４４との界面接触部に多結晶シリコン電荷トラップ層４６を堆積させる。幾つかの実施形態では、単結晶半導体支持基板４２のおもて面の上に設けられた半導体酸化物層４４の上に、半導体材料を堆積させる。セミコンダクタ・オン・インシュレータデバイス４０の電荷トラップ層４６の形成に適した半導体材料は、製造したデバイスにおいて大きな欠陥のある層を形成できる。幾つかの実施形態では、電荷トラップ層は多結晶シリコンを含む。ここでいう多結晶材料は、結晶方位が不規則な小さい結晶を複数含んでいる材料を指す。多結晶粒の粒径は、約２０ナノメートルであってもよい。多結晶粒の大きさ（粒径）は、約２０ナノメートルであってもよい。粒の大きさは、約２０ナノメートル以上約１マイクロメートル以下であってもよく、例えば、約０．３マイクロメートル以上約１マイクロメートル以下であってもよい。本発明の方法によれば、堆積した多結晶材料の結晶粒径が小さいほど、電荷トラップ層における欠陥が大きくなる。多結晶シリコン電荷トラップ層の抵抗率は、１００Ｏｈｍ−ｃｍ以上、約５００Ｏｈｍ−ｃｍ以上、約１０００Ｏｈｍ−ｃｍ以上、または、約３０００Ｏｈｍ−ｃｍ以上、例えば、約１００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下、または、約５００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下、または、約１０００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下、約５００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下、または、約７５０Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、約１０００Ｏｈｍ−ｃｍ以上約１０，０００Ｏｈｍ−ｃｍ以下、約２０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、約３０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約３０００Ｏｈｍ−ｃｍ以上約８０００Ｏｈｍ−ｃｍ以下であってよい。多結晶シリコンは、有機金属化学気相成長法（ＭＯＣＶＤ）、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ増強化学気相成長法（ＰＥＣＶＤ）または分子線エピタキシー（ＭＢＥ）を用いて堆積させてよい。幾つかの実施形態では、多結晶シリコンは、化学気相成長法により堆積させる。幾つかの実施形態では、多結晶シリコンは、高温で堆積させる。幾つかの実施形態では、多結晶シリコンを堆積させた後、支持基板を高温でアニールする。幾つかの実施形態では、多結晶シリコンの一部を堆積させることにより、電荷トラップ層の最終の厚みと比べて小さい厚みの多結晶シリコンシード層を堆積させる。多結晶シード層を備えた支持基板を高温でアニールし、その後、残りの電荷トラップ層を堆積させる。幾つかの実施形態では、十分に堆積した多結晶シリコン電荷トラップ層を高温でアニールして、膜応力を約０ＭＰａ以上約５００ＭＰａ以下（例えば、約０ＭＰａ以上約１００ＭＰａ以下）まで低下させることができる。半導体酸化物層４４により、電荷トラップ層４６の高い多結晶性(polycrystallinity)を得やすくなる。したがって、電荷トラップ層４６の堆積前に半導体酸化物層４４が形成されていない場合、堆積した半導体材料の結晶性は下位の基板４２の結晶性に従いやすくなるが、これは電荷トラップ層にとっては好ましくない。
幾つかの実施形態では、半導体酸化物層は、電荷トラップ層の堆積ステップにおいてエピタキシャルシリコン層の代わりに多結晶シリコン層を形成するために、支持基板の上に存在している。半導体酸化物層の上での多結晶シリコン層の核形成は、Ｈ２とＨＣｌの一方または両方と、選択的にシリコン前駆体とを含む周囲雰囲気における半導体酸化物層の選択的エッチングにより実現する。エッチングと多結晶シリコン層の堆積はこの順序で実施してよく、このときエッチングステップを最初に、または同時に実施してよい。エッチング周囲雰囲気、または、多結晶シリコンを堆積させるための雰囲気に含まれる例示的なシリコン前駆体は、メチルシラン、四水素化ケイ素（シラン）、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）から選択されてよい。多結晶シリコンの成長は、半導体酸化物層における開口部の形成により開始し、隣接する核どうしが１つになり、成長に伴って硬い膜が形成される。半導体酸化物層の厚みと特性（例えば、ポロシティ、密度、および化学組成）を制御することにより、さまざまな用途に適合するように多結晶シリコン層を設計できる。
電荷トラップ層を形成するための単結晶半導体支持ウエハのおもて面への材料の堆積は、有機金属化学気相成長法（ＭＯＣＶＤ）、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ増強化学気相成長法（ＰＥＣＶＤ）または分子線エピタキシー（ＭＢＥ）により行ってよい。好ましい実施形態では、多結晶シリコンは、化学気相成長法により堆積させる。ＣＶＤ用のシリコン前駆体の例は、特に、メチルシラン、四水素化ケイ素（シラン）、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、四塩化ケイ素（ＳｉＣｌ４）である。幾つかの好ましい実施形態では、シリコン前駆体は、シラン、ジクロロシラン （ＳｉＨ２Ｃｌ２）およびトリクロロシラン（ＳｉＨＣｌ３）から選択される。例えば、多結晶シリコンは、シラン、ジクロロシラン （ＳｉＨ２Ｃｌ２）およびトリクロロシラン（ＳｉＨＣｌ３）を用いたＣＶＤにより、表面酸化層の上に、約８５０℃より高い温度（例えば、約８５０℃以上１１００℃以下、または、約８５０℃以上１０００℃以下）で堆積させてよい。高温とすることにより、高い成長速度が得られ、これはスループットとコスト低減に寄与する。ＣＶＤの成長速度は、約０．１マイクロメートル／分以上（例えば約０．１マイクロメートル／分以上約１０マイクロメートル／分以下、または、約０．１マイクロメートル／分以上約２マイクロメートル／分以下）であってもよい。多結晶シリコン層の堆積は、層の厚みが、約０．１マイクロメートル以上（例えば約０．１マイクロメートル以上約５０マイクロメートル以下、約０．１マイクロメートル以上約２０マイクロメートル以下、約０．１マイクロメートル以上約１０マイクロメートル以下、約０．５マイクロメートル以上約５マイクロメートル以下、約０．５マイクロメートル以上約３マイクロメートル以下、約１マイクロメートル以上約２マイクロメートル以下、または、約２マイクロメートル以上約５マイクロメートル以下）になるまで続けてよい。堆積は、約１Ｔｏｒｒ以上約７６０Ｔｏｒｒ以下（例えば、約１Ｔｏｒｒ以上約４００Ｔｏｒｒ以下）の圧力で行ってよい。
幾つかの実施形態では、化学気相成長法による多結晶シリコン層の堆積は、多結晶シリコンシード層を堆積させた後に、中断する。多結晶シリコンシード層の厚みは、最終の多結晶シリコン電荷トラップ層についての所望の全厚よりも小さい値であってよい。したがって、多結晶シリコンシード層は、２０マイクロメートル未満、１０マイクロメートル未満、５マイクロメートル未満、３マイクロメートル未満、２マイクロメートル未満、１マイクロメートル未満または０．５マイクロメートル未満、例えば、約５０ナノメートル以上約２０マイクロメートル以下、約５０ナノメートル以上約１０マイクロメートル以下、約５０ナノメートル以上約５マイクロメートル以下、約５０ナノメートル以上約３マイクロメートル以下、約５０ナノメートル以上約２マイクロメートル以下、約５０ナノメートル以上約１マイクロメートル以下、約５０ナノメートル以上約５００ナノメートル以下、または約５０ナノメートル以上約２００ナノメートル以下の厚みまで堆積させてよい。シード層の厚みは、多結晶シリコンの核の大きさにより設定される。応力を効果的に解放するために、シード層は、５０ｎｍより小さいボイドを残しつつ、基板表面をカバーする必要がある。これにより、多結晶シリコンシード層と酸化物との界面に対するＨ２のアクセスが実現する。Ｈ２は界面酸化物を減らし、多結晶シリコンシード層の粒界にある原子が基板へ拡散するのを促進し、これにより膜応力を解放する。シード層が、Ｈ２の界面酸化物へのアクセスを完全に妨げるのに十分な厚みを有している場合、後段のアニールプロセスでは膜応力を有効に解放できない。一方、シード層が連続的でなく、隣接する２つの核間の開口部が５０ｎｍよりも大きい場合、シードアニールプロセス中に酸化物層が除去され、その後に大きい核が形成される。大きい核は成長して、多結晶シリコン堆積の最後には大きい粒（すなわち、直径が１μｍより大きい）となり、これによりトラップ効率が低下する。ＣＶＤチャンバ内でのシリコン前駆体の供給を中断すれば、堆積は中断する。多結晶シリコンの堆積を中断した後、多結晶シード層を含む支持基板をアニールしてよい。多結晶シード層をアニールすることにより、電荷トラップ層について所望の特性を得やすくなる。例えば、清浄な表面、高純度の膜、高抵抗率膜、所望の核の大きさおよび均一性が得られ、さらに、残留膜応力が低下する。幾つかの実施形態では、多結晶シリコンシード層を高温でアニールし、膜応力を約０ＭＰａ以上約５００ＭＰａ以下（例えば、約０ＭＰａ以上約１００ＭＰａ以下）まで低下させる。多結晶シード層は、約１０００℃以上（例えば、約１０００℃以上約１２００℃以下、または、約１０００℃以上約１１００℃以下）の温度でアニールする。シード層は、約１秒以上約３００秒以下（例えば、約５秒以上約６０秒以下、または、約１０秒以上約４０秒以下）の時間、アニールしてよい。アニール用の周囲雰囲気は、水素、塩化水素、塩素、または、水素、塩化水素および塩素の任意の組み合わせを含んでいてよい。アニールステップは、減圧下または大気圧下（例えば、約１Ｔｏｒｒ以上約７６０Ｔｏｒｒ以下、または、約１０Ｔｏｒｒ以上約７６０Ｔｏｒｒ以下）で実施してもよい。粒径と多結晶シリコン膜の応力は、アニール温度、アニール時間およびガス流量により制御する。適切なアニール時間の経過後、単結晶半導体支持基板を８５０℃以上１０００℃以下まで冷却し、その後、化学気相成長法による多結晶シリコン層の堆積を再開する。
幾つかの実施形態では、多結晶シリコン層を備えた支持基板は、堆積が完了した後にアニールする。多結晶シード層をアニールすることにより、電荷トラップ層について所望の特性を得やすくなる。例えば、清浄な表面、高純度の膜、高抵抗率膜、所望の核の大きさおよび均一性が得られ、さらに、残留膜応力が低下する。幾つかの実施形態では、十分に堆積した多結晶シリコンの電荷トラップ層を高温でアニールし、約０ＭＰａ以上約５００ＭＰａ以下（例えば、約０ＭＰａ以上約１００ＭＰａ以下）まで膜応力を低下させる。堆積した多結晶シリコン層を含む支持基板は、約１０００℃より高い温度（例えば、約１０００℃以上約１１００℃以下）でアニールしてもよい。多結晶シリコン電荷トラップ層を含む支持基板は、約１秒以上約３００秒以下（例えば、約５秒以上約６０秒以下、または、約１０秒以上約４０秒以下）アニールしてもよい。アニール用の周囲雰囲気は、水素、塩化水素、塩素、または、水素、塩化水素および塩素の任意の組み合わせを含んでいてよい。適切なアニール時間の経過後、単結晶半導体支持基板を取り外す上で安全な温度までＣＶＤチャンバを冷却してよい。
幾つかの実施形態では、堆積した電荷トラップ層の上に酸化膜を形成してよい。これは、当業者に知られた方法、例えば熱酸化（この方法では、堆積した半導体材料膜が幾らか消費されることになる）および／またはＣＶＤ酸化物成長法により実施してよい。幾つかの実施形態では、電荷トラップ層は、熱酸化（この方法では、堆積した半導体材料膜が幾らか消費されることになる）してよく、または、二酸化ケイ素膜は、ＣＶＤ酸化物成長法により堆積させてよい。幾つかの実施形態では、単結晶半導体支持基板のおもて面の上に堆積した電荷トラップ層を加熱炉（例えば、ＡＳＭ Ａ４００）内で加熱してもよい。このときの温度は、酸化環境において７５０℃以上１２００℃以下であってもよい。酸化環境雰囲気は、不活性ガス（例えばＡｒまたはＮ２）とＯ２との混合物であってよい。酸素含有量は、１％以上１０％以下、またはそれ以上であってよい。幾つかの実施形態では、酸化環境雰囲気は、最大酸素１００％（ドライ酸化）であってもよい。例示的な実施形態では、半導体支持ウエハは、垂直炉（例えば、Ａ４００）内へロードしてよい。温度は、Ｎ２とＯ２の混合物を用いた酸化温度まで上昇させる。酸化物について所望の厚みを達成した後、Ｏ２の供給を止め、加熱炉の温度を低下させ、ウエハを加熱炉からアンロードする。界面層内に窒素を取り込んでシリコン窒化物またはシリコン酸窒化物を得るために、雰囲気は、窒素のみを含んでいてもよいし、酸素と窒素の混合物を含んでいてもよい。温度は、約１１００℃以上約１４００℃以下の温度まで上昇させてもよい。他の窒素源はアンモニアである。幾つかの実施形態では、電荷トラップ層は、厚みが約０．０１マイクロメートル以上、または、約０．０５マイクロメートル以上（例えば、約０．０５マイクロメートル以上約４マイクロメートル以下、約０．１マイクロメートル以上約２マイクロメートル以下、または、約０．２マイクロメートル以上約０．４マイクロメートル以下）の酸化物を得るのに十分な時間、酸化させてよい。
電荷トラップ層を堆積させ、選択的に酸化を行った後、ウエハの洗浄と研磨を選択的に行う。幾つかの実施形態では、堆積した多結晶シリコン電荷トラップ層の表面粗さは、ＲＭＳ２ｘ２ ｕｍ２で測定して５０ナノメートルのオーダーである。必要であれば、ウエハは、例えば標準のＳＣ１／ＳＣ２溶液を用いて洗浄してよい。さらに、ウエハ（具体的には、電荷トラップ層の上に選択的に設けられた二酸化ケイ素層）に対して化学機械研磨（ＣＭＰ）を行い、表面粗さを低下させ（好ましくは、ＲＭＳ２ｘ２ ｕｍ２のレベルが約５オングストローム未満、例えば約１オングストローム以上約２オングストローム以下となるまで）低下させてもよい。粗さの分析結果である二乗平均平方根（以下の式で表される）は、線に沿って均等な間隔を隔てて並べられた複数の点を含み、ｙｉは中心線（ｍｅａｎ ｌｉｎｅ）からデータ点までの垂直距離である。表面粗さが好ましくは２オングストローム未満であれば、表面は、接合または選択的な酸化に対応可能である。
Figure 0006517360
本明細書で説明している方法に従って準備した単結晶半導体支持ウエハは、電荷トラップ層を備え、さらに、選択的に、酸化膜が、従来の層転写方法に従って準備した単結晶半導体ドナー基板（例えば、単結晶半導体ドナーウエハ）に接合されている。つまり、単結晶半導体ドナーウエハには、酸化、注入および注入後洗浄を含む標準の加工ステップを実施してよい。したがって、多層半導体構造（例えば、単結晶シリコンドナーウエハ）の準備に従来用いられている材料の単結晶半導体ドナー基板（例えば、単結晶半導体ウエハ）は、エッチングされ、研磨され、さらに選択的に酸化され、そしてイオン注入されて内部にダメージ層が形成される。
幾つかの実施形態では、単結晶半導体ドナー基板のおもて面は、熱酸化してよく（これにより、単結晶半導体材料が幾らか消費されることになる）、二酸化ケイ素は、ＣＶＤ酸化物成長により成長させてよい。幾つかの実施形態では、半導体支持基板は、加熱炉（例えば、ＡＳＭ Ａ４００）内で熱酸化してよい。温度は、酸化環境において７５０℃以上１２００℃以下であってよい。酸化環境雰囲気は、不活性ガス（例えばＡｒまたはＮ２）とＯ２との混合物であってよい。酸素含有量は、１％以上１０％以下、またはそれ以上であってよい。幾つかの実施形態では、酸化環境雰囲気は、最大酸素１００％（ドライ酸化）であってもよい。例示的な実施形態では、半導体ドナーウエハを垂直炉（Ａ４００）内にロードしてよい。Ｎ２とＯ２の混合物を用いた酸化温度まで、温度を上昇させる。所望の厚みを達成した後、Ｏ２の供給を止め、加熱炉の温度を低下させ、ウエハを加熱炉からアンロードする。幾つかの実施形態では、ドナー基板は、おもて面層の上で、厚みが約１ナノメートル以上、例えば、約０．０１マイクロメートル以上約１０マイクロメートル以下、例えば約０．０１マイクロメートル以上約２マイクロメートル以下、または、約０．１マイクロメートル以上約１マイクロメートル以下の酸化物層が得られるように酸化する。酸化プロセスでは、さらに、ドナー基板の裏面を酸化する。これにより、好都合には、シリコンと二酸化ケイ素との熱膨張率の違いにより生じうるワープとバウが低下する。
イオン注入は、市販の装置（例えば、Applied Materials社のQuantum H）を用いて行ってよい。注入されるイオンの例は、Ｈｅ、Ｈ、Ｈ２またはその任意の組み合わせである。イオン注入は、半導体ドナー基板内にダメージ層を形成するのに十分な密度と時間、実施する。注入密度は、約１０１２ｉｏｎｓ／ｃｍ２以上約１０１７ｉｏｎｓ／ｃｍ２以下（例えば、約１０１４ｉｏｎｓ／ｃｍ２以上約１０１７ｉｏｎｓ／ｃｍ２以下）であってよい。注入エネルギーは、約１ｋｅＶ以上約３０００ｋｅＶ以下（例えば、約１０ｋｅＶ以上約３０００ｋｅＶ以下）であってよい。幾つかの実施形態では、単結晶半導体ドナーウエハ（例えば、単結晶シリコンドナーウエハ）に対して注入を行った後、洗浄を行うのが好ましいことがある。幾つかの好ましい実施形態では、洗浄は、ピラニア溶液を用いた洗浄およびその後に行う脱イオン水を用いたリンスと、ＳＣ１／ＳＣ２洗浄とを含んでいてよい。
本発明の幾つかの実施形態では、ヘリウムイオンおよび／または水素イオンの注入によりイオン注入領域が形成された単結晶半導体ドナー基板を、熱的に活性化された割断面を単結晶半導体ドナー基板に形成するのに十分な温度でアニールする。好適なツールの一例は、箱型炉（例えばBlue Mモデル）であってよい。ある好ましい実施形態では、イオンを注入した単結晶半導体ドナー基板は、約２００℃以上約３５０℃以下、約２２５℃以上約３２５℃以下、好ましくは約３００℃でアニールする。アニールは、約２時間以上約１０時間以下行ってもよく、例えば約２時間以上約８時間以下行う。これらの温度範囲内で行うアニールは、熱活性化割断面を形成するのに十分である。割断面を活性化させるアニールを行った後、単結晶半導体ドナー基板の表面を洗浄することが好ましい。
幾つかの実施形態では、イオン注入し、選択的に洗浄とアニールを行った単結晶半導体ドナー基板に対して、酸素プラズマおよび／または窒素プラズマを用いた表面活性化を行う。幾つかの実施形態では、酸素プラズマ表面活性化のツールは市販品であり、例えばＥＶ Ｇｒｏｕｐから入手可能なＥＶＧ（登録商標）８１０ＬＴ Ｌｏｗ Ｔｅｍｐ Ｐｌａｓｍａ Ａｃｔｉｖａｔｉｏｎ Ｓｙｓｔｅｍであってもよい。イオン注入し、選択的に洗浄した単結晶半導体ドナーウエハをチャンバ内にロードする。チャンバ内を排気し、大気圧よりも低い圧力までＯ２で再充填し、これによりプラズマを形成する。単結晶半導体ドナーウエハをこのプラズマに所定時間（約１秒以上約１２０秒以下であってもよい）曝露する。酸素プラズマ表面酸化を実施して単結晶半導体ドナー基板のおもて面を親水性とし、本発明に従って準備した上述の単結晶半導体支持基板に接合しやすくする。
次に、単結晶半導体ドナー基板の親水性おもて面層と単結晶半導体支持基板のおもて面（選択的に酸化してもよい）とを接触させて接合構造を形成する。機械的な接合は比較的弱いので、接合構造をさらにアニールしてドナーウエハと支持ウエハとの接合を強化する。本発明の幾つかの実施形態では、単結晶半導体ドナー基板内に熱活性化された割断面を形成するのに十分な温度でアニールする。好適なツールの一例は、箱型炉（例えばBlue Mモデル）であってよい。ある好ましい実施形態では、接合構造は、約２００℃以上約３５０℃以下の温度、約２２５℃以上約３２５℃以下の温度、好ましくは約３００℃でアニールする。アニールは、約０．５時間以上約１０時間以下行ってもよく、例えば約２時間行う。これらの温度範囲内で行うアニールは、熱活性化割断面を形成するのに十分である。割断面を活性化させるアニールを行った後、単結晶半導体ドナー基板の表面を洗浄してもよい。
アニールの後、単結晶半導体ドナー基板と単結晶半導体支持基板との接合は、割断面で接合構造を割断することにより層転写を開始するのに十分に強い。割断は、当業者に知られた技術に従って実施してよい。幾つかの実施形態では、接合構造は、慣習的な割断ステーション(cleave station)に配置されてよい。この割断ステーションは、静止した吸引カップに一面が固定され、追加の吸引カップによりヒンジアーム上に他面が固定されている。クラックは、吸引カップの取り付け部の近くで開始し、可動式アームがヒンジ周りに旋回し、ウエハが割断される。この割断により、半導体ドナーウエハの一部が除去され、セミコンダクタ・オン・インシュレータ複合材構造の上に半導体デバイス層（好ましくは、シリコンデバイス層）が残る。
割断した後、割断構造を高温でアニールし、転写したデバイス層と単結晶半導体支持基板との接合をさらに強化してよい。好適なツールの一例は、垂直炉（例えば、ＡＳＭ Ａ４００）である。幾つかの好ましい実施形態では、接合構造を約１０００℃以上１２００℃以下の温度、好ましくは約１０００℃でアニールする。アニールは、約０．５時間以上約８時間以下、好ましくは約４時間、行ってよい。これらの温度範囲内でのアニールは、転写したデバイス層と単結晶半導体支持基板との接合を強化するのに十分である。
割断と高温アニールを行った後、薄い熱酸化物を除去し、表面から微粒子を除去するための洗浄プロセスを接合構造に対して実施してよい。幾つかの実施形態では、単結晶半導体ドナーウエハに対して、シングルウエハ用水平フローエピタキシャルリアクタ(horizontal flow single wafer epitaxial reactor)内でキャリアガスとしてＨ２を用いた気相ＨＣｌエッチングプロセスを実施することにより、所望の厚みと滑らかさを得ることができる。幾つかの実施形態では、デバイス層の厚みは約１ナノメートル以上約１００マイクロメートル以下（例えば、約１０ナノメートル以上約５０マイクロメートル以下）であってよい。幾つかの実施形態では、転写したデバイス層の上にエピタキシャル層を堆積させてもよい。最終のＳＯＩウエハは、半導体支持基板、電荷トラップ層、誘電体層（例えば、埋め込み酸化物層）を備えていてよい。次に、半導体デバイス層にエンドオブラインの測定・検査を実施し、典型的なＳＣ１−ＳＣ２プロセスを用いた最終時間、洗浄してよい。
本発明によれば、ＢＯＸの下に埋め込まれた、堆積した半導体材料の電荷トラップ層を有するＳＯＩウエハが得られる。図３を参照して、従来の技術により層転写を行い、少なくとも、以下の層または領域、つまり支持基板４２、半導体酸化物層４４、電荷トラップ層４６、誘電体層４８（例えば、埋め込み酸化物）および単結晶半導体デバイス層５０（例えば、単結晶シリコンドナー基板から得られるシリコン層）を備えたセミコンダクタ・オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造４０を形成する。幾つかの実施形態では、少なくとも以下の層または領域、つまり支持基板４２、半導体窒化物または半導体酸窒化物層４４、電荷トラップ層４６、誘電体層４８（例えば、埋め込み酸化物）および単結晶半導体デバイス層５０（例えば、単結晶シリコンドナー基板から得られるシリコン層）を備えたセミコンダクタ・オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造４０を準備する。図４の写真と図５のグラフに示すように、本発明の堆積方法によれば、有利には、汚染物質が減少した多結晶シリコン電荷トラップ層と、ウエハバウ(wafer bow)が低減したセミコンダクタ・オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造とを備えたウエハが製造される。ウエハバウは、半導体デバイス層のおもて面および／または単結晶半導体支持基板の裏面に設けられた少なくとも３点でのばらつきに基づいて測定してよい。本発明によれば、ＳＯＩ構造のウエハバウは、約８０マイクロメートル未満、約６０マイクロメートル未満または約２０マイクロメートル未満であってよい。
本発明を詳細に説明したが、特許請求の範囲で規定される本発明の範囲から逸脱しない範囲で、改良や変形が行われてよいことは明らかである。
［実施例］
本発明をさらに説明するために、以下の非制限的な実施例を挙げる。
（実施例１）
一例では、チョクラルスキー法により成長したインゴットから切り出したシリコンウエハを、ＳＣ１溶液を用いて洗浄する。洗浄は、シリコンウエハのおもて面で厚みが０．８ｎｍ以上２．０ｎｍ以下のシリコン酸化物層が得られるように実施する。次に、化学気相成長チャンバ内にウエハをロードする。８５０℃以上１０００℃以下の温度までウエハを加熱する。設定温度に達した時点で、５秒以上６０秒以下（好ましくは、１０秒以上４０秒以下）の時間、同じ温度でウエハをベーキングする。ＣＶＤチャンバ内の周囲雰囲気は、Ｈ２、または、Ｈ２とエッチングガス（例えば、ＨＣｌまたはＣｌ２）との組み合わせのいずれかである。還元雰囲気（選択的にエッチングガスを含む）をチャンバに導入し、ウエハの表面の汚染物質を取り除く。ベーキングが完了すると、ウエハに対して、還元雰囲気のベーキングと同じ温度で、多結晶シリコンの化学気相成長法を実施する。多結晶シリコンの化学気相成長用のシリコン前駆体の例は、トリクロロシラン、ジクロロシラン、シランおよびこれらの誘導体である。多結晶シリコンの化学気相成長は、大気圧下または減圧下で行う。成長速度は、０．１μｍ／分以上２μｍ／分以下である。多結晶層について所望の厚み（０．５マイクロメートル以上３マイクロメートル以下であってよい）を達成した後、アンロードする上で安全な温度（７００℃以上９００℃以下）までウエハを冷却する。
（実施例２）
一例では、チョクラルスキー法により成長したインゴットから切り出したシリコンウエハを、ＳＣ１溶液を用いて洗浄する。洗浄は、シリコンウエハのおもて面で厚みが０．８ｎｍ以上２．０ｎｍ以下のシリコン酸化物層が得られるように実施する。次に、化学気相成長チャンバ内にウエハをロードする。８５０℃以上１０００℃以下の温度までウエハを加熱する。設定温度に達した時点で、５秒以上６０秒以下（好ましくは、１０秒以上４０秒以下）の時間、同じ温度でウエハをベーキングする。ＣＶＤチャンバ内の周囲雰囲気は、Ｈ２、または、Ｈ２とエッチングガス（例えば、ＨＣｌまたはＣｌ２）との組み合わせのいずれかである。還元雰囲気（選択的にエッチングガスを含む）をチャンバに導入し、ウエハの表面の汚染物質を取り除く。ベーキングが完了すると、ウエハに対して、還元雰囲気のベーキングと同じ温度で、多結晶シリコンの化学気相成長法を実施する。多結晶シリコンの化学気相成長用のシリコン前駆体の例は、トリクロロシラン、ジクロロシラン、シランおよびこれらの誘導体である。多結晶シリコンの化学気相成長は、大気圧下または減圧下で行う。成長速度は、０．１μｍ／分以上２μｍ／分以下である。多結晶シリコンを所望の厚みまで堆積させた後、堆積温度よりも高い温度までウエハ温度を上昇させ、アニールにより残留膜応力を除く。有効に膜応力を解放するための温度は、１０００℃またはそれ以上（例えば、１０５０℃または１１００℃）である。アニールの均熱時間(soak time)は、１０秒またはそれ以上である。アニールが完了すると、アンロードを行う上で安全な温度までウエハを冷却する。ここで、図５を参照する。図５は、多結晶シリコンの堆積とアニールの条件に対するウエハのワープの依存性を示すグラフである。多結晶シリコン膜における残留膜応力は、ウエハバウとウエハワープの仕様（典型的には、２００ｍｍウエハと３００ｍｍウエハの両方で、６０μｍ未満である）に適合するように酸化物のベーキング、成長温度、成長速度および堆積後アニールの条件を調節することにより、０から１００ＭＰａの範囲で制御できる。所定の膜応力について、ウエハバウとウエハワープは膜厚に比例して増加する。それゆえ、開示している多結晶シリコンの処理により、厚みが最大数十マイクロメートルの多結晶シリコン膜を成長させることができる。多結晶層について所望の厚み（０．５マイクロメートル以上３マイクロメートル以下であってよい）を達成した後、アニールを行い、アンロードする上で安全な温度（７００℃以上９００℃以下）までウエハを冷却する。
（実施例３）
一例では、チョクラルスキー法により成長したインゴットから切り出したシリコンウエハを、ＳＣ１溶液を用いて洗浄する。洗浄は、シリコンウエハのおもて面で厚みが０．８ｎｍ以上２．０ｎｍ以下のシリコン酸化物層が得られるように実施する。次に、化学気相成長チャンバ内にウエハをロードする。８５０℃以上１０００℃以下の温度までウエハを加熱する。設定温度に達した時点で、５秒以上６０秒以下（好ましくは、１０秒以上４０秒以下）の時間、同じ温度でウエハをベーキングする。ＣＶＤチャンバ内の周囲雰囲気は、Ｈ２、または、Ｈ２とエッチングガス（例えば、ＨＣｌまたはＣｌ２）との組み合わせのいずれかである。還元雰囲気（選択的にエッチングガスを含む）をチャンバに導入し、ウエハの表面の汚染物質を取り除く。ベーキングが完了すると、ウエハに対して、還元雰囲気のベーキングと同じ温度で、多結晶シリコンシードの化学気相成長法を実施する。シード層の厚みは、１０ｎｍ以上２００ｎｍである。シード層を所望の厚みまで堆積させた後、温度を上昇させ、アニールにより残留膜応力を取り除く。シード層の厚みは、多結晶シリコンの核の大きさにより設定する。応力を効果的に解放するために、シード層は、５０ｎｍより小さいボイドを残しつつ、基板表面をカバーする必要がある。これにより、多結晶シリコンシード層と酸化物との界面へのＨ２のアクセスが可能となる。Ｈ２は界面酸化物を減らし、多結晶シリコンシード層の粒界にある原子が基板へ拡散するのを促進し、これにより膜応力を解放する。シード層が、Ｈ２の界面酸化物へのアクセスを完全に妨げるのに十分な厚みを有している場合、後段のアニールプロセスでは膜応力を有効に解放できない。一方、シード層が連続的でなく、隣接する２つの核の間の開口部が５０ｎｍよりも大きい場合、シードアニールプロセス中に酸化物層が除去された後に大きい核が形成される。大きい核は成長して、多結晶シリコン堆積の最後には大きい粒（すなわち、直径が１μｍより大きい）となり、トラップ効率が低下する。実施例２と比較して、この実施例３では、膜応力を設計するための追加のインサイチュ制御機構が得られる。有効に膜応力を解放するための温度は、１０００℃またはそれ以上（例えば、１０５０℃または１１００℃）である。アニールの均熱時間は、１０秒またはそれ以上（例えば３０秒）である。次に、温度を低下させ、８５０℃以上１０００℃以下とする。低下したこの温度で、多結晶シリコン層の残りを堆積させる。所望の厚みを有する多結晶シリコンを堆積させた後、アンロードを行う上で安全な温度までウエハを冷却する。多結晶層について所望の厚み（０．５マイクロメートル以上３マイクロメートル以下であってよい）を達成した後、アンロードする上で安全な温度（７００℃以上９００℃以下）までウエハを冷却する。
上述の組成とプロセスでは、本発明の範囲から逸脱しない範囲で、さまざまな変更が行われてよく、上述の説明に含まれるすべての事項は、例示的であって限定的な意味でないと解釈される。
本発明またはその好ましい実施形態の要素を導入する際に記載する冠詞である、１つの(a, an)、その（または前記）(the)および前記(said)は、当該要素が１つ以上存在することを示している。「備える、含む、有する」(comprising, including, having)は、記載した要素以外の追加の要素を含みうることを示している。

Claims (60)

  1. 多層構造を準備する方法であって、
    前記方法は、
    単結晶半導体支持基板のおもて面に界面接触する半導体酸化物層を形成するステップを含み、
    前記単結晶半導体支持基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体支持基板のおもて面であり、他方は前記単結晶半導体支持基板の裏面であり、前記単結晶半導体支持基板は、さらに、前記単結晶半導体支持基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体支持基板のおもて面と裏面との間に位置する中央平面と、前記単結晶半導体支持基板のおもて面と裏面との間に位置するバルク領域とを有し、前記単結晶半導体支持基板の最小バルク領域抵抗率は、５００ｏｈｍ−ｃｍ以上であり、
    前記方法は、
    前記半導体酸化物層がおもて面に界面接触している前記単結晶半導体支持基板を、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気内でアニールするステップであって、前記半導体酸化物層を含む前記単結晶半導体支持基板のアニールは、大きさが約５ナノメートル以上約１０００ナノメートル以下の穴を含む凹凸のある半導体酸化物層を形成するステップと、
    前記単結晶半導体支持基板のおもて面に界面接触している凹凸のある半導体酸化物層の上に、多結晶シリコン層を化学気相成長法により堆積させるステップと、
    単結晶半導体ドナー基板のおもて面の上に位置する誘電体層を、前記単結晶半導体支持基板の多結晶シリコン層に接合させ、これにより接合構造を形成するステップとを含み、
    前記単結晶半導体ドナー基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体ドナー基板のおもて面であり、他方は前記単結晶半導体ドナー基板の裏面であり、前記単結晶半導体ドナー基板は、さらに、前記単結晶半導体ドナー基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体ドナー基板のおもて面と裏面との間に位置する中央平面とを有する、
    方法。
  2. 前記単結晶半導体支持基板は、シリコンを含み、
    前記半導体酸化物層は、二酸化ケイ素を含む、
    請求項１に記載の方法。
  3. 前記単結晶半導体支持基板は、チョクラルスキー法またはフロートゾーン法により成長した単結晶シリコンインゴットから切り出されたシリコンウエハを含み、
    前記半導体酸化物は、二酸化ケイ素を含む、
    請求項１に記載の方法。
  4. 前記半導体酸化物層は、前記単結晶半導体支持基板のおもて面の上に堆積させ、
    前記半導体酸化物層は、空気、オゾン、および、酸化剤を含む水性組成物から成る群から選択される酸化性媒質に前記単結晶半導体支持基板を曝露することにより形成する、
    請求項１に記載の方法。
  5. 前記半導体酸化物層の厚みは、約０．１ナノメートル以上約２５ナノメートル以下である、
    請求項４に記載の方法。
  6. 前記半導体酸化物層の厚みは、約０．５ナノメートル以上約５ナノメートル以下である、
    請求項４に記載の方法。
  7. 前記単結晶半導体支持基板のバルク抵抗率は、約５００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下であり、または、約１０００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下である、
    請求項１に記載の方法。
  8. 前記単結晶半導体支持基板のバルク抵抗率は、約１０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約２０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下である、
    請求項１に記載の方法。
  9. 前記単結晶半導体支持基板のバルク抵抗率は、約３０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約３０００Ｏｈｍ−ｃｍ以上約５０００Ｏｈｍ−ｃｍ以下である、
    請求項１に記載の方法。
  10. 前記単結晶半導体支持基板のおもて面には、前記半導体酸化物層が設けられ、
    前記半導体酸化物層は、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気において、約８５０℃より高い温度でアニールする、
    請求項１に記載の方法。
  11. 前記単結晶半導体支持基板のおもて面には、前記半導体酸化物層が設けられ、
    前記半導体酸化物層は、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気において、約８５０℃以上約１０００℃以下の温度でアニールする、
    請求項１に記載の方法。
  12. 前記多結晶シリコン層は、シラン、トリクロロシラン、ジクロロシランおよびこれらの任意の組み合わせから成る群から選択されるシリコン前駆体を含む成長周囲雰囲気から、約０．１マイクロメートル／分以上の成長速度で堆積させる、
    請求項１に記載の方法。
  13. 前記多結晶シリコン層は、シラン、トリクロロシラン、ジクロロシランおよびこれらの任意の組み合わせから成る群から選択されるシリコン前駆体を含む成長周囲雰囲気から、約０．１マイクロメートル／分以上約２マイクロメートル／分以下の成長速度で堆積させる、
    請求項１に記載の方法。
  14. 化学気相成長法による前記多結晶シリコン層の堆積は、多結晶シリコンシード層を堆積させた後に中断し、
    前記多結晶シリコンシード層は、約１０００℃より高い温度でアニールする、
    請求項１に記載の方法。
  15. 前記多結晶シリコンシード層の厚みは、３マイクロメートルより小さい、
    請求項１４に記載の方法。
  16. 化学気相成長法による前記多結晶シリコン層の堆積は、前記単結晶半導体支持基板を約８５０℃以上約１０００℃以下まで冷却した後に再開する、
    請求項１４に記載の方法。
  17. 化学気相成長法による前記多結晶シリコン層の堆積は、多結晶シリコンシード層を堆積させた後に中断し、
    前記多結晶シリコンシード層は、約１０００℃以上約１１００℃以下の温度でアニールする、
    請求項１に記載の方法。
  18. 前記多結晶シリコンシード層の厚みは、３マイクロメートルより小さい、
    請求項１７に記載の方法。
  19. 化学気相成長法による前記多結晶シリコン層の堆積は、前記単結晶半導体支持基板を約８５０℃以上約１０００℃以下まで冷却した後に再開する、
    請求項１７に記載の方法。
  20. 前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約５０マイクロメートル以下である、
    請求項１に記載の方法。
  21. 前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約２０マイクロメートル以下である、
    請求項１に記載の方法。
  22. 前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約１０マイクロメートル以下である、
    請求項１に記載の方法。
  23. 前記多結晶シリコン層の厚みは、約０．５マイクロメートル以上約５マイクロメートル以下である、
    請求項１に記載の方法。
  24. 前記多結晶シリコン層は、約８５０℃より高い温度で堆積させる、
    請求項１に記載の方法。
  25. 前記多結晶シリコン層は、約８５０℃以上約１０００℃以下で堆積させる、
    請求項１に記載の方法。
  26. 前記堆積した多結晶シリコン層を約１０００℃より高い温度でアニールするステップをさらに含む、
    請求項１に記載の方法。
  27. 前記堆積した多結晶シリコン層を約１０００℃以上約１１００℃以下の温度でアニールするステップをさらに含む、
    請求項１に記載の方法。
  28. 前記堆積した多結晶シリコン層を、ＲＭＳ２ｘ２ ｕｍ２で測定した表面粗さが約５オングストロームより小さくなるまで研磨するステップをさらに含む、
    請求項１に記載の方法。
  29. 前記単結晶半導体ドナー基板のおもて面の上に位置する誘電体層に接合させる前に、前記多結晶シリコン層を酸化させるステップをさらに含む、
    請求項１に記載の方法。
  30. 前記半導体ドナー基板の誘電体層と、前記単結晶半導体支持基板のおもて面に界面接触する凹凸のある半導体酸化物層の上の前記多結晶シリコン層との接合を強化するのに十分な温度と時間、前記接合構造を加熱するステップをさらに含む、
    請求項１に記載の方法。
  31. 前記単結晶半導体ドナー基板は、イオン注入されたダメージ層を含む、
    請求項１に記載の方法。
  32. 前記単結晶半導体ドナー基板のイオン注入ダメージ層の位置で、前記接合構造を機械的に割断し、前記単結晶半導体支持基板、前記凹凸のある半導体酸化物層、前記多結晶シリコン層、前記多結晶シリコン層に接触している前記誘電体層、および前記誘電体層に接触している単結晶半導体デバイス層を含む割断構造を準備するステップをさらに含む、
    請求項３１に記載の方法。
  33. 前記単結晶半導体デバイス層と前記単結晶半導体支持基板との接合を強化するのに十分な温度と時間、前記割断構造を加熱するステップをさらに含む、
    請求項３２に記載の方法。
  34. 多層構造を準備する方法であって、
    前記方法は、
    単結晶半導体支持基板のおもて面に界面接触する半導体酸化物層を形成するステップを含み、
    前記単結晶半導体支持基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体支持基板のおもて面であり、他方は前記単結晶半導体支持基板の裏面であり、前記単結晶半導体支持基板は、さらに、前記単結晶半導体支持基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体支持基板のおもて面と裏面との間に位置する中央平面と、前記単結晶半導体支持基板のおもて面と裏面との間に位置するバルク領域とを有し、前記単結晶半導体支持基板の最小バルク領域抵抗率は、５００ｏｈｍ−ｃｍ以上であり、
    前記方法は、
    前記半導体酸化物層がおもて面に界面接触している前記単結晶半導体支持基板を、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気内でアニールするステップであって、前記半導体酸化物層を含む前記単結晶半導体支持基板のアニールは、大きさが約５ナノメートル以上約１０００ナノメートル以下の穴を含む凹凸のある半導体酸化物層を形成するステップと、
    前記凹凸のある半導体酸化物層がおもて面に界面接触している前記単結晶半導体支持基板を、シリコン前駆体を含む約８５０℃以上の周囲雰囲気に曝露し、前記凹凸のある半導体酸化物層の上に多結晶シリコン層を堆積させるステップと、
    単結晶半導体ドナー基板のおもて面の上に位置する誘電体層を、前記単結晶半導体支持基板の多結晶シリコン層に接合させ、これにより接合構造を形成するステップとを含み、
    前記単結晶半導体ドナー基板は、互いに略平行な表面である２つの主面を有し、該２つの主面のうち一方は前記単結晶半導体ドナー基板のおもて面であり、他方は前記単結晶半導体ドナー基板の裏面であり、前記単結晶半導体ドナー基板は、さらに、前記単結晶半導体ドナー基板のおもて面と裏面とを接続する周縁部と、前記単結晶半導体ドナー基板のおもて面と裏面との間に位置する中央平面とを有する、
    方法。
  35. 前記単結晶半導体支持基板は、シリコンを含み、
    前記半導体酸化物層は、二酸化ケイ素を含む、
    請求項３４に記載の方法。
  36. 前記単結晶半導体支持基板は、チョクラルスキー法またはフロートゾーン法により成長した単結晶シリコンインゴットから切り出されたシリコンウエハを含み、
    前記半導体酸化物は、二酸化ケイ素を含む、
    請求項３４に記載の方法。
  37. 前記半導体酸化物層は、前記単結晶半導体支持基板のおもて面の上に堆積させ、
    前記半導体酸化物層は、空気、オゾン、および、酸化剤を含む水性組成物から成る群から選択される酸化性媒質に前記単結晶半導体支持基板を曝露することにより形成する、
    請求項３４に記載の方法。
  38. 前記半導体酸化物層の厚みは、約０．１ナノメートル以上約２５ナノメートル以下である、
    請求項３４に記載の方法。
  39. 前記半導体酸化物層の厚みは、約０．５ナノメートル以上約５ナノメートル以下である、
    請求項３４に記載の方法。
  40. 前記単結晶半導体支持基板のバルク抵抗率は、約５００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下であり、または、約１０００Ｏｈｍ−ｃｍ以上約１０００００Ｏｈｍ−ｃｍ以下である、
    請求項３４に記載の方法。
  41. 前記単結晶半導体支持基板のバルク抵抗率は、約１０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約２０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下である、
    請求項３４に記載の方法。
  42. 前記単結晶半導体支持基板のバルク抵抗率は、約３０００Ｏｈｍ−ｃｍ以上約１００００Ｏｈｍ−ｃｍ以下、または、約３０００Ｏｈｍ−ｃｍ以上約５０００Ｏｈｍ−ｃｍ以下である、
    請求項３４に記載の方法。
  43. 前記単結晶半導体支持基板のおもて面には、前記半導体酸化物層が設けられ、
    前記半導体酸化物層は、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気において、約８５０℃より高い温度でアニールする、
    請求項３４に記載の方法。
  44. 前記単結晶半導体支持基板のおもて面には、前記半導体酸化物層が設けられ、
    前記半導体酸化物層は、水素、塩化水素、塩素およびこれらの任意の組み合わせから成る群から選択されるガスを含む周囲雰囲気において、約８５０℃以上約１０００℃以下の温度でアニールする、
    請求項３４に記載の方法。
  45. 前記シリコン前駆体は、シラン、トリクロロシラン、ジクロロシランおよびこれらの任意の組み合わせから成る群から選択され、
    前記多結晶シリコン層は、約０．１マイクロメートル／分以上の成長速度で堆積させる、
    請求項３４に記載の方法。
  46. 前記シリコン前駆体は、シラン、トリクロロシラン、ジクロロシランおよびこれらの任意の組み合わせから成る群から選択され、
    前記多結晶シリコン層は、約０．１マイクロメートル／分以上約２マイクロメートル／分以下の成長速度で堆積させる、
    請求項３４に記載の方法。
  47. 前記多結晶シリコン層の堆積は、多結晶シリコンシード層を約３マイクロメートル堆積させた後に中断し、
    前記多結晶シリコンシード層は、約１０００℃より高い温度でアニールする、
    請求項３４に記載の方法。
  48. 前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約５０マイクロメートル以下である、
    請求項３４に記載の方法。
  49. 前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約２０マイクロメートル以下である、
    請求項３４に記載の方法。
  50. 前記多結晶シリコン層の厚みは、約０．１マイクロメートル以上約１０マイクロメートル以下である、
    請求項３４に記載の方法。
  51. 前記多結晶シリコン層の厚みは、約０．５マイクロメートル以上約５マイクロメートル以下である、
    請求項３４に記載の方法。
  52. 前記多結晶シリコン層は、約８５０℃以上約１０００℃以下で堆積させる、
    請求項３４に記載の方法。
  53. 前記堆積した多結晶シリコン層を約１０００℃より高い温度でアニールするステップをさらに含む、
    請求項３４に記載の方法。
  54. 前記堆積した多結晶シリコン層を約１０００℃以上約１１００℃以下の温度でアニールするステップをさらに含む、
    請求項３４に記載の方法。
  55. 前記堆積した多結晶シリコン層を、ＲＭＳ２ｘ２ ｕｍ２で測定した表面粗さが約５オングストロームより小さくなるまで研磨するステップをさらに含む、
    請求項３４に記載の方法。
  56. 前記単結晶半導体ドナー基板のおもて面の上に設けられた誘電体層に接合させる前に、前記多結晶シリコン層を酸化させるステップをさらに含む、
    請求項３４に記載の方法。
  57. 前記半導体ドナー基板の誘電体層と、前記単結晶半導体支持基板のおもて面に界面接触する凹凸のある半導体酸化物層の上の前記多結晶シリコン層との接合を強化するのに十分な温度と時間、前記接合構造を加熱するステップをさらに含む、
    請求項３４に記載の方法。
  58. 前記単結晶半導体ドナー基板は、イオン注入されたダメージ層を含む、
    請求項３４に記載の方法。
  59. 前記単結晶半導体ドナー基板のイオン注入ダメージ層の位置で、前記接合構造を機械的に割断し、前記単結晶半導体支持基板、前記凹凸のある半導体酸化物層、前記多結晶シリコン層、前記多結晶シリコン層に接触している前記誘電体層、および前記誘電体層に接触している単結晶半導体デバイス層を含む割断構造を準備するステップをさらに含む、
    請求項５８に記載の方法。
  60. 前記単結晶半導体デバイス層と前記多結晶シリコン層との接合を強化するのに十分な温度と時間、前記割断構造を加熱するステップをさらに含む、
    請求項５９に記載の方法。
JP2017546134A 2015-03-03 2016-02-25 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法 Active JP6517360B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201562127418P 2015-03-03 2015-03-03
US62/127,418 2015-03-03
PCT/US2016/019464 WO2016140850A1 (en) 2015-03-03 2016-02-25 Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019078624A Division JP6796162B2 (ja) 2015-03-03 2019-04-17 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法

Publications (3)

Publication Number Publication Date
JP2018507562A JP2018507562A (ja) 2018-03-15
JP2018507562A5 JP2018507562A5 (ja) 2019-04-11
JP6517360B2 true JP6517360B2 (ja) 2019-05-22

Family

ID=55755658

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017546134A Active JP6517360B2 (ja) 2015-03-03 2016-02-25 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法
JP2019078624A Active JP6796162B2 (ja) 2015-03-03 2019-04-17 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2019078624A Active JP6796162B2 (ja) 2015-03-03 2019-04-17 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法

Country Status (6)

Country Link
US (3) US10283402B2 (ja)
EP (3) EP3266038B1 (ja)
JP (2) JP6517360B2 (ja)
CN (1) CN107533953B (ja)
TW (1) TWI711067B (ja)
WO (1) WO2016140850A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI828929B (zh) * 2019-07-15 2024-01-11 法商索泰克公司 用於基材之親水性接合的方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107533953B (zh) * 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP6592534B2 (ja) * 2015-06-01 2019-10-16 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 多層構造体及びその製造方法
FR3037443B1 (fr) * 2015-06-12 2018-07-13 Soitec Heterostructure et methode de fabrication
JP6447439B2 (ja) * 2015-09-28 2019-01-09 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
WO2017142849A1 (en) * 2016-02-19 2017-08-24 Sunedison Semiconductor Limited Semiconductor on insulator structure comprising a buried high resistivity layer
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation
SG10201913059PA (en) * 2016-12-05 2020-02-27 Globalwafers Co Ltd High resistivity silicon-on-insulator structure and method of manufacture thereof
FR3062238A1 (fr) * 2017-01-26 2018-07-27 Soitec Support pour une structure semi-conductrice
US10468486B2 (en) 2017-10-30 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. SOI substrate, semiconductor device and method for manufacturing the same
KR102562239B1 (ko) * 2018-04-27 2023-07-31 글로벌웨이퍼스 씨오., 엘티디. 반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성
CN112262467A (zh) * 2018-06-08 2021-01-22 环球晶圆股份有限公司 将硅薄层移转的方法
JP6827442B2 (ja) * 2018-06-14 2021-02-10 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP7230297B2 (ja) * 2018-07-05 2023-03-01 ソイテック 集積された高周波デバイスのための基板及びそれを製造するための方法
US10943813B2 (en) * 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
CN110875171A (zh) * 2018-08-31 2020-03-10 北京北方华创微电子装备有限公司 多晶硅功能层的制备方法
KR102357328B1 (ko) * 2018-12-20 2022-02-08 어플라이드 머티어리얼스, 인코포레이티드 도핑된 ⅳ족 재료들을 성장시키는 방법
FR3098642B1 (fr) * 2019-07-12 2021-06-11 Soitec Silicon On Insulator procédé de fabrication d'une structure comprenant une couche mince reportée sur un support muni d’une couche de piégeage de charges
CN110400743A (zh) * 2019-08-15 2019-11-01 上海新傲科技股份有限公司 多晶硅薄膜半导体衬底的制备方法
CN113711335A (zh) * 2019-11-14 2021-11-26 华为数字能源技术有限公司 半导体衬底及其制造方法、半导体器件
EP3840033A1 (fr) * 2019-12-17 2021-06-23 Commissariat à l'énergie atomique et aux énergies alternatives Procédé de fabrication d'un substrat rf-soi à couche de piégeage issue d'une transformation cristalline d'une couche enterrée
JP7192757B2 (ja) * 2019-12-19 2022-12-20 株式会社Sumco エピタキシャルシリコンウェーハ及びその製造方法並びにｘ線検出センサ
JP7380179B2 (ja) * 2019-12-19 2023-11-15 株式会社Sumco 多層ｓｏｉウェーハ及びその製造方法並びにｘ線検出センサ
JP2021190660A (ja) * 2020-06-04 2021-12-13 株式会社Sumco 貼り合わせウェーハ用の支持基板
US20220115226A1 (en) * 2020-10-08 2022-04-14 Okmetic Oy Manufacture method of a high-resistivity silicon handle wafer for a hybrid substrate structure
FR3117668B1 (fr) * 2020-12-16 2022-12-23 Commissariat Energie Atomique Structure amelioree de substrat rf et procede de realisation
TWI792295B (zh) * 2021-05-04 2023-02-11 合晶科技股份有限公司 半導體基板及其製造方法
EP4287239A1 (en) * 2022-06-02 2023-12-06 Imec VZW A low loss semiconductor substrate

Family Cites Families (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
FR2580673B1 (fr) * 1985-04-19 1987-09-25 Haond Michel Procede de fabrication sur un support isolant d'un film de silicium monocristallin oriente et a defauts localises
JPS6265317A (ja) * 1985-09-17 1987-03-24 Mitsubishi Electric Corp 半導体単結晶膜形成のためのウエハ構造
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
US4760036A (en) * 1987-06-15 1988-07-26 Delco Electronics Corporation Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
JPH0648686B2 (ja) * 1988-03-30 1994-06-22 新日本製鐵株式会社 ゲッタリング能力の優れたシリコンウェーハおよびその製造方法
US5189508A (en) * 1988-03-30 1993-02-23 Nippon Steel Corporation Silicon wafer excelling in gettering ability and method for production thereof
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
JP3171322B2 (ja) * 1997-03-11 2001-05-28 日本電気株式会社 Ｓｏｉ基板およびその製造方法
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
US6479166B1 (en) * 1998-10-06 2002-11-12 Case Western Reserve University Large area polysilicon films with predetermined stress characteristics and method for producing same
US6268068B1 (en) 1998-10-06 2001-07-31 Case Western Reserve University Low stress polysilicon film and method for producing same
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6204205B1 (en) * 1999-07-06 2001-03-20 Taiwan Semiconductor Manufacturing Company Using H2anneal to improve the electrical characteristics of gate oxide
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
US20050026432A1 (en) 2001-04-17 2005-02-03 Atwater Harry A. Wafer bonded epitaxial templates for silicon heterostructures
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6743662B2 (en) 2002-07-01 2004-06-01 Honeywell International, Inc. Silicon-on-insulator wafer for RF integrated circuit
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
WO2004061944A1 (en) 2003-01-07 2004-07-22 S.O.I.Tec Silicon On Insulator Technologies Recycling of a wafer comprising a multi-layer structure after taking-off a thin layer
US7005160B2 (en) * 2003-04-24 2006-02-28 Asm America, Inc. Methods for depositing polycrystalline films with engineered grain structures
CN1856873A (zh) 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法
FR2860341B1 (fr) * 2003-09-26 2005-12-30 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
DE102004041378B4 (de) * 2004-08-26 2010-07-08 Siltronic Ag Halbleiterscheibe mit Schichtstruktur mit geringem Warp und Bow sowie Verfahren zu ihrer Herstellung
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
US7964514B2 (en) * 2006-03-02 2011-06-21 Applied Materials, Inc. Multiple nitrogen plasma treatments for thin SiON dielectrics
FR2902233B1 (fr) 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
FR2911430B1 (fr) 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
WO2008149699A1 (en) 2007-06-01 2008-12-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor substrate and semiconductor device
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US7915716B2 (en) 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
JP2009135453A (ja) 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
US7883990B2 (en) * 2007-10-31 2011-02-08 International Business Machines Corporation High resistivity SOI base wafer using thermally annealed substrate
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
KR101094554B1 (ko) * 2009-06-08 2011-12-19 주식회사 하이닉스반도체 불휘발성 메모리 소자의 제조방법
CN105552115B (zh) 2009-11-02 2019-10-29 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US8252624B2 (en) 2010-01-18 2012-08-28 Applied Materials, Inc. Method of manufacturing thin film solar cells having a high conversion efficiency
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
WO2011118643A1 (ja) 2010-03-26 2011-09-29 テルモ株式会社 留置針組立体
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
EP2656388B1 (en) 2010-12-24 2020-04-15 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
KR101870476B1 (ko) 2011-03-16 2018-06-22 썬에디슨, 인크. 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
FR2973159B1 (fr) * 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
FR2973158B1 (fr) * 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
FR2980916B1 (fr) 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
FR2999801B1 (fr) * 2012-12-14 2014-12-26 Soitec Silicon On Insulator Procede de fabrication d'une structure
CN103077949B (zh) * 2013-01-28 2016-09-14 上海华虹宏力半导体制造有限公司 绝缘体上硅射频器件及其制作方法
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US8951896B2 (en) * 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
KR102189611B1 (ko) 2014-01-23 2020-12-14 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
WO2015119742A1 (en) 2014-02-07 2015-08-13 Sunedison Semiconductor Limited Methods for preparing layered semiconductor structures
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6179530B2 (ja) * 2015-01-23 2017-08-16 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN107533953B (zh) * 2015-03-03 2021-05-11 环球晶圆股份有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
JP6344271B2 (ja) * 2015-03-06 2018-06-20 信越半導体株式会社 貼り合わせ半導体ウェーハ及び貼り合わせ半導体ウェーハの製造方法
US9716136B1 (en) * 2016-03-16 2017-07-25 Globalfoundries Inc. Embedded polysilicon resistors with crystallization barriers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI828929B (zh) * 2019-07-15 2024-01-11 法商索泰克公司 用於基材之親水性接合的方法

Also Published As

Publication number Publication date
EP3266038B1 (en) 2019-09-25
EP4120320A1 (en) 2023-01-18
US20180233400A1 (en) 2018-08-16
CN107533953B (zh) 2021-05-11
EP3266038A1 (en) 2018-01-10
US10283402B2 (en) 2019-05-07
US20200126848A1 (en) 2020-04-23
JP2018507562A (ja) 2018-03-15
TW201707051A (zh) 2017-02-16
US20190096745A1 (en) 2019-03-28
EP3367424A1 (en) 2018-08-29
WO2016140850A1 (en) 2016-09-09
EP3367424B1 (en) 2022-10-19
CN107533953A (zh) 2018-01-02
US10784146B2 (en) 2020-09-22
JP6796162B2 (ja) 2020-12-02
TWI711067B (zh) 2020-11-21
JP2019153797A (ja) 2019-09-12
US10658227B2 (en) 2020-05-19

Similar Documents

Publication Publication Date Title
JP6517360B2 (ja) 膜応力を制御可能なシリコン基板の上に電荷トラップ用多結晶シリコン膜を成長させる方法
TWI721223B (zh) 具有較佳電荷捕獲效率之高電阻率絕緣體上矽基板
JP6650463B2 (ja) 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
TWI727123B (zh) 高電阻率絕緣體上矽結構及其製造方法
JP7206366B2 (ja) 高抵抗率半導体・オン・インシュレータウエハおよび製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190225

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190225

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20190301

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190311

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190417

R150 Certificate of patent or registration of utility model

Ref document number: 6517360

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250