CN103946970A - 限制缺陷形成的制备异质结构的工艺 - Google Patents

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Abstract

本发明涉及制备异质结构的工艺，该异质结构包括，至少一层薄层以及由半导体组成的承载衬底，该工艺包括下列步骤：-将由单晶第一材料组成的第一衬底键合到第二衬底，所述第一衬底包括由多晶第二材料组成的表面层，使得多晶层和第二衬底之间生成键合界面；-从一个称为供体衬底的衬底的自由表面移除一定厚度，使得只有薄层保留下来；-通过多晶材料层的非晶化，在第一衬底和键合界面之间产生非晶半导体材料层；以及-非晶半导体材料层的结晶，新结晶的层具有与相邻的第一衬底相同的取向。

Description

限制缺陷形成的制备异质结构的工艺
技术领域
本发明大体涉及异质结构的制备，所述异质结构即，尤其是用于微电子、光电子、光伏或微机械应用的、通过结合基本结构得到的结构。本发明尤其涉及“绝缘体上半导体”结构，其也称为“SOI”结构。
文中的术语“绝缘”应理解为电气绝缘。
本发明尤其可用于减少在制备此种结构时出现的缺陷数量，该缺陷降低了此种结构的电子性能。
背景技术
SOI结构通常包括至少一层在薄上层和承载衬底(典型地由硅组成)之间的中间绝缘层。所表述的“薄层”应理解为典型厚度在和几微米之间的层，其厚度为例如大约
绝缘层可以是氧化层，例如SiO2层，其从而被称作掩埋氧化物BOX，即掩埋在薄硅层下的氧化物。承载衬底有时由另一种材料组成，例如蓝宝石——这种情况下其称为SOS(蓝宝石上硅)结构。
确实，某些异质结构不包括中间绝缘层，比如DSB(直接硅键合)衬底，其中具有第一晶体取向的薄硅层结合到具有不同于第一取向的第二晶体取向的第二硅衬底。
SOI结构的制备一般包括下述步骤：
-形成第一衬底和/或第二衬底的绝缘层；
-将第一衬底键合，优选是分子键合(也称直接键合)到第二衬底；以及
-移除两个衬底中的一个的背面部分而只在绝缘层上留下一薄层，其也称为有用层。
制备工艺还包括键合强化和加工步骤，以改进如此得到的薄层的表面光洁度。加工步骤可以是例如抛光或退火步骤。
微电子领域里，该薄层和该键合界面的质量很重要。特别地，为了允许在这些结构上或这些结构中制造电子元件，希望尽可能减小缺陷的数量。
然而，制备异质结构的现有工艺可以导致几种不同类型的缺陷。这些缺陷中，气泡和空隙尤其成问题。
这些缺陷尤其是由粒子的排气(outgassing)产生的，该粒子通常是来自结构中的层的氢气(H2)或者甚至是来自结构中的层的氦气(He)；这些缺陷还由这些排气粒子的尤其是在键合界面的积累产生。
此排气可以源自注入粒子(诸如氢或氦离子)的步骤，例如在实施Smart CutTM工艺情况下的注入粒子的步骤。
其也可以产生于键合步骤期间或强化两衬底之间的键合的步骤期间。特别地，强化退火期间，水分子与第一和第二衬底的材料(可能是通过扩散穿过可选的表面氧化层)发生氧化反应，在硅衬底的情况下其可以写作：
2H2O+Si→SiO2+2H2。
此反应从而产生被俘获于掩埋氧化层的氢气分子(在掩埋氧化层存在的情况下)，该掩埋氧化层从而充当氢气的储气室。
但是，在超薄氧化层的情况下，或者该层根本不存在时，不可能让全部产生的氢气分子被存储，而过量部分就会积累在键合界面并产生缺陷。
特别地，一旦键合结构所处的温度超过300℃，氢气开始在存在于键合界面的缺陷上施加压力，导致气泡的形成。
该效应在下述文献中做了描述：“A model of interface defectformation in silicon wafer bonding”,S.Vincent et al.,Applied PhysicsLetters94,101914(2009)以及“Study of the formation,evolution,anddissolution of interfacial defects in silicon wafer bonding”,S.Vincent et al.,Journal of Applied Physics107,093513(2010)。
所以，尽可能限制该排气效应产生的缺陷的数量是有益的。
BOX的厚度越小，直至BOX不存在(例如在DSB异质结构中)，该效应越成问题。特别是，最新一代SOI结构显示出了高缺陷密度，因为其绝缘氧化层不够厚，不能容纳全部在工艺过程中释放的气体，该最新一代SOI结构也称为UTBOX(超薄掩埋氧化物)结构，其中的绝缘层厚度小于大约50nm。
为解决此问题，文件US7485551提出，在SOI结构的氧化层中注入原子，该原子可以俘获易于在该结构中产生缺陷的气态粒子。然而该方案具有缺点，即注入的原子破坏了SOI结构。
同样已知的是，文件US7387947试图使用非晶硅层来俘获气体。
最后，JP2007318097使用了位于绝缘层附近的多晶硅层来俘获易于污染氧化层的金属粒子。该技术方案没有直接解决如何俘获制备工艺期间产生的粒子的问题。另外，该技术方案中，多晶硅可以在热处理时再结晶为大晶粒(grain)，从而影响衬底的均匀和功能。
发明内容
本发明旨在提供一种制备异质结构的工艺，该工艺(尤其是在UTBOX结构中)限制排气粒子导致的缺陷的形成。
本发明还旨在与各种形成异质结构的工艺相容，尤其是与SmartCutTM工艺和Smart StackingTM工艺(Smart StackingTM工艺中，在直接键合衬底之后，薄层通过两衬底中的一个的机械和/或化学薄化形成)相容。
为实现这些目的，本发明提供了制备异质结构的工艺，该异质结构包括至少一层薄层和由半导体组成的承载衬底，该工艺包括下列步骤：
-将由单晶第一材料组成的第一衬底键合到第二衬底，所述第一衬底包括由多晶第二材料组成的表面层，使得多晶层和第二衬底之间生成键合界面；
-从两个衬底中一个称为供体衬底的衬底的自由表面移除一定厚度，使得只有薄层保留下来；
-通过多晶材料层的非晶化，在第一衬底和键合界面之间产生非晶半导体材料层；以及
-非晶半导体材料层的结晶，新结晶的层具有与相邻的第一衬底相同的取向。
有益而可选地，根据本发明的工艺还可以包括下述特征中的至少一项：
-键合步骤包括，使用稳定化退火强化键合，该稳定化退火易于导致排气，而排出的气体被由多晶第二材料组成的层吸收；
-工艺中，通过等离子体增强化学气相淀积(PECVD)或者低压化
学气相淀积(LPCVD)多晶第二层形成于第一衬底上；
-生成非晶层的步骤包括第一衬底的一部分的非晶化；
-非晶化通过以50keV的能量和2×1015原子/cm2的剂量注入硅原子
达成；
-非晶层结晶的步骤由从第一衬底的固相外延完成；
-固相外延由在至少550℃的温度下退火至少一小时完成；
-第一和第二衬底以及多晶材料层的组成材料是硅；
-该工艺还包括，在供体衬底中注入粒子的初步步骤，以在其中形成弱化区域，移除一定厚度的供体衬底的步骤由沿着弱化区域分离所述厚度的供体衬底组成；
-移除一定厚度的供体衬底的步骤由机械和/或化学薄化完成；
-该工艺还包括，移除一定厚度的供体衬底的步骤之后的加工薄层的步骤，该步骤由通过平整化热处理(smoothing heat treatment)、化学机械抛光(CMP)或牺牲氧化(sacrificial oxidation)的方法来处理薄层表面组成；
-该工艺中，供体衬底为第二衬底，而且加工薄层的步骤发生在移除步骤和多晶材料层的非晶化步骤之间，或者，供体衬底为第一衬底，而且加工薄层的步骤发生在结晶步骤之后；
-该工艺包括键合步骤之前的步骤，该步骤在第二衬底的表面形成厚度小于50nm的绝缘层，而在键合后，绝缘层位于键合界面与第二衬底之间。
绝缘层从而可以由二氧化硅组成。
本发明还涉及一种异质结构，其包括至少一层在承载衬底上的薄层，其通过根据本发明的制备工艺得到，该结构不含气泡。
有益而可选地，根据本发明的异质结构还可以包括下述特征中的至少一项：
-其包括在薄层和承载衬底之间的键合界面，该衬底包含位于距离键合界面100和500nm之间远处的范围末端(end-of-range)缺陷；
-其还包括位于承载衬底和薄层之间的绝缘层；
-异质结构的绝缘层的厚度小于50nm；
-绝缘层由二氧化硅组成；以及
-承载衬底和薄层由硅组成。
附图说明
本发明的其他特征、目的和益处在阅读下面的具体实施方式并参考附图之后会变得明显，附图作为非限制性例子给出，其中：
-图1a至1e为根据本发明的、使用“标准”或“直接”键合的制备异质结构的工艺的一种实施方式的各步骤的示意图；
-图2a至2f为根据本发明的、使用“间接”键合的制备异质结构的工艺的另一种实施方式的各步骤的示意图。
具体实施方式
图1和图2图示了根据本发明的异质结构制备工艺的两种实施方式。
图1显示了实施“直接键合”(“direct bonding”)的实施方式，而图2显示了实施“间接键合”(“indirect bonding”)的实施方式。
这两种实施方式允许减少处于键合界面的气泡(blister)的数量，或者处于转移薄层的非转移区的数量。
衬底的准备
图1a和图2a中，使用了第一衬底10。该衬底优选由单晶半导体组成，例如单晶硅。但是也可以设想其他材料，例如锗、SiGe、GaAs或蓝宝石。
说明书的其余部分将使用的非限制性例子为单晶硅第一衬底10。
另外，还使用了第二晶体衬底20(例如由硅组成)。但是也可以设想其他材料，例如锗、SiGe或GaAs，该半导体材料可能是一种体材料(bulk material)或是一种多层。
衬底20和/或10还可以包括已加工的或未加工的元件或者另外的层。
说明书的其余部分将使用的非限制性例子为硅第二衬底20。
作为一种选择，绝缘层30被制备于第一衬底10和/或第二衬底20上(图中，绝缘层30被制备于第二衬底20上)。该绝缘体优选为二氧化硅SiO2，但其也可以是其他绝缘体，例如Si3N4。
该绝缘层30可以为大约几十到几百纳米厚。在UTBOX结构中，其厚度小于50nm，而且其典型厚度等于10nm。
可以采用本身已知的方法，通过第一衬底10和/或第二衬底20的热氧化(当第一衬底10和/或第二衬底20由硅组成时)或者淀积(例如化学气相淀积(CVD))来制备该绝缘层。
另外，在可选的绝缘层30形成前，多晶硅材料40的层被淀积在了第一衬底10上。该层优选由与该层在其上淀积的衬底同样的材料组成，但是也可以设想用不同特性的材料组成该层。说明书的其余部分将使用的例子为多晶硅层40。
该层可以通过等离子体增强化学气相淀积(PECVD)或者低压化学气相淀积(LPCVD)来淀积。
该步骤结束时得到的多晶硅层40的典型厚度在100和400nm之间。该层的作用是在晶界(grain boundary)和悬挂键(dangling bond)上俘获在某些工艺步骤中(尤其是在键合步骤中)产生的粒子。
另外，为了最终得到包括承载衬底(carrier substrate)上的薄层的异质结构，衬底10、20中的一个被用作供体衬底(donor substrate)，薄层取自该供体衬底，而另一个作为受体衬底(receiver substrate)，该薄层转移至该受体衬底。
薄层12、22可以通过抛光、刻蚀或研磨供体衬底得到，如同下文所述，或者通过Smart CutTM转移工艺得到。Smart CutTM转移工艺中，在图1a和图2a所示的衬底的准备步骤期间，弱化区域11、21生成于供体衬底10、20上。
这使得定义待转移薄层12、22的厚度，以及之后劈开衬底10、20以使薄层12、22从衬底10、20的其余部分分开成为可能。
弱化区域11、21是例如通过在供体衬底10、20中引入粒子产生的。
该引入可以通过注入氢或氦离子粒子进行，该离子粒子的总剂量在2×1016和7×1016at/cm2之间。注入步骤使得沿着弱化区域劈开供体衬底并且从该衬底的其余部分分离薄层12成为可能。
典型的注入剂量在2×1016和7×1016原子每平方厘米之间。
图1a所示的情况中，供体衬底为第二衬底20，从而弱化区域21生成于第二衬底20中。这定义了薄层22。
与之相对，图2a中，弱化区域11产生于第一衬底10中，第一衬底从而为供体衬底，而弱化区域定义了薄层12。这种情况下，薄层12尽管仍然附着在供体衬底10上，其埋在多晶硅层40之下并与多晶硅层40相邻。
衬底的键合
接下来，如图1b和2b所示，第一衬底10和第二衬底20被键合，以得到异质结构1，其中氧化层30和多晶硅层40在键合界面50附近相邻(即它们可以特定地位于界面的任一侧，如图所示)，并且介于两个衬底10和20之间。
特别地，在绝缘层(例如二氧化硅)只形成于第二衬底20上的情况下，多晶硅层40被置于键合界面50和第一衬底10之间，而排气粒子很容易产生于该键合界面50。特别地，多晶硅层40优选邻近键合界面50，从而能吸收从键合界面50排气的粒子。
键合通过本领域技术人员所知的方法完成，例如通过两个衬底10和20的直接键合。
另外，键合步骤可以继之以部分用来强化该键合的步骤，例如在500和800℃之间的温度下进行稳定化退火，其例如在大约800℃进行，例如进行大约两小时。在使用Smart CutTM来转移层的情况下，典型的稳定化和弱化退火在200℃和500℃之间进行几小时。该退火可以导致氢通过氧化反应排气，例如，在硅的情况下通过反应2H2O+Si→SiO2+4H排气。
邻近键合界面50的多晶硅材料的层40吸收该排出的气体并防止在此阶段出现上述的缺陷(例如气泡)。
在此阶段，如图1b和2b所示，得到了异质结构，其相继地包括：
-第一衬底10；
-多晶硅层40，其厚度在100和400nm之间，其厚度为例如240nm；
-键合界面50；
-可选的氧化层30，其厚度可以小于50nm，其厚度为例如以及
-第二衬底20。
键合步骤之后，参考图1c和2c，薄层从供体衬底转移到受体衬底。
为做到这一点，供体衬底的一定厚度从该衬底背面部分的自由侧(即受体衬底键合侧的对面)移除，使得只有薄层的厚度存留。该薄层的典型厚度在50和几千埃之间。
存在着数种可能的实施方式。
如果供体衬底10或20包括在准备衬底阶段产生的弱化区域11或21，根据Smart CutTM方法要进行弱化退火，其在弱化区域11、21劈开被注入的衬底。
或者，可以用化学和/或机械薄化(研磨、抛光)来移除供体衬底的背面部分。
在图1c中的直接键合的例子中，第二衬底20已被薄化以得到薄层22。第一衬底10从而形成异质结构的承载衬底。
与之相对，对应间接键合的图2c中，第一衬底10被薄化以得到薄层12，而衬底20从而形成异质结构的承载衬底。
这些初步的步骤之后得到了异质结构，在图1c所示直接键合的情况中其相继地包括：
-受体第一衬底10；
-多晶硅层40，其厚度在100和400nm之间，例如其厚度为240nm；
-键合界面50；
-可选的氧化或掩埋绝缘层30，其厚度可以小于50nm，例如其厚度为以及
-转移层22，其厚度可以在和几微米之间，例如其厚度为
在图2c所示间接键合的情况中，得到的结构连续地包括：
-受体第二衬底20；
-可选的氧化或掩埋绝缘层30，其厚度可以小于50nm，例如其厚度为
-键合界面50；
-多晶硅层40，其厚度在100和400nm之间，例如其厚度为240nm；以及
-转移层12，其厚度可以在和几微米之间，例如其厚度为
所得到的结构，特别是键合界面，之后必须在500和800℃之间的温度下稳定化。
不论键合是直接的或是间接的，薄化和加工步骤中进行的巩固退火和/或任意可选退火也会导致气体粒子从多晶硅层扩散出去(例如键合步骤中形成并被俘获在该多晶硅层的氢)。
为了不降低多晶硅层的性能，例如为了不改变多晶硅层的微观结构，这些步骤中所用的温度优选限制在800℃以内。
根据实例，将温度升到800℃之上可以改变晶粒尺寸，其可以对薄掩埋氧化物的完整性产生不利影响。
产生非晶层
在制备了异质结构之后(如果需要的话该制备可能包括诸如使用热处理来强化衬底间的键合的额外步骤)，要进行将多晶硅层40转化为非晶材料层41的步骤。
产生非晶层41的步骤图示于图1d和2d。
为做到这一点，全部厚度的多晶硅层40非晶化。第一衬底10的表面部分或邻近多晶硅层40的薄层12的表面部分也可以非晶化，该表面部分为例如100nm厚。从而非晶区域的厚度可以在100和500nm之间。
非晶化可以通过注入高能原子或离子粒子穿过表面层到达多晶硅层40来实现。
原子粒子的注入深度(从而非晶层41的深度)取决于注入粒子的特性、加到该粒子上的能量以及注入剂量。
优选地，如果非晶化的层是硅，为了保护该层的同质性，选作注入的粒子也是硅。但是其也可以是重粒子，例如氙或锗。
选择只注入掺杂粒子(例如注入硼、砷或磷)或掺杂粒子与重粒子的组合(例如BF2)也是可能的。
掺杂可以允许接地面或背栅的形成。
另外，粒子注入的深度由加到粒子上的能量决定：加到注入粒子上的能量越大，粒子注入得越深。最后，粒子注入剂量根据待非晶化的层的特性选择。
另外，在图1所示的直接键合的情况中，在转移薄层步骤与非晶化步骤之间优选进行一个加工并且薄化薄层的中间步骤，例如平整化热处理、或化学机械抛光(CMP)、或甚至牺牲氧化、退火。
这使得最小化非晶化注入所需的能量成为可能：既然注入粒子必须穿越的厚度变小，所需的能量也变小。
总而言之，直接键合的情况下，工艺步骤优选按下述顺序进行：
-键合，巩固退火，并形成薄层(Smart Cut，Smart Stacking)；
-薄层的薄化和加工(牺牲氧化、抛光、刻蚀、退火等等)；以及
-非晶化。
另外，直接键合情况中使用初步的薄化允许了在非晶化时使用与间接键合情况大致一样的参数。
特别地，第一种情况中，进行的注入穿透了薄化的薄层以及氧化层，而在第二种情况中，进行的注入只穿透了薄层。
根据实例，对于上述的层的厚度，硅原子以大约50keV的能量和2×1015原子/cm2的剂量注入。
非晶层的结晶
非晶层41一旦生成，其会结晶以得到单晶硅层42，如图1e和2e所示。
该步骤中，所生长的是具有与第一衬底10的组成材料相同的特性的单晶半导体。
例如，硅晶体42从与非晶层41邻近的第一衬底10的表面通过固相外延(SPE)生长，晶体42具有与第一衬底10相同的晶体取向。下文中，硅层42和第一衬底10合并考虑，仅指代为第一衬底10。
外延的热预算(即温度/退火时间组合)这样设定：其确保全部非晶层41(从晶体/非晶界面开始)结晶。
例如，对于240nm厚的非晶层41，固相外延通过在550℃下退火一到两个小时达到。更高温度下退火的时长缩短。
一般地，时间和温度参数取决于结晶的激活能，其由Arrhenius定律描述。该激活能是实验确定的而且可以被各种参数影响，例如被该层的任何掺杂或者其包含的氢的数量影响。
非晶层结晶的步骤之后，本身为本领域技术人员所知的位错环(dislocation loop)，也被称作范围末端或EOR缺陷43可以出现在非晶层41与第一衬底10之间的初始界面，或者在第一衬底是供体衬底的情况下、在转移薄层(即薄层12本身)的步骤之后出现在非晶层41与该供体衬底的剩余部分之间。
然而，根据本发明的工艺使得消解这些缺陷或其缺点变得容易了。
特别地，在衬底10形成异质结构的承载衬底的直接键合配置中(图1)，非晶化和结晶的参数可以这样选择：使得非晶层41与第一衬底10之间的初始界面的位置距离绝缘层30和键合界面50相当远，该距离在例如100nm和500nm之间。这使得，有可能将EOR缺陷43置于距离绝缘层30有一定距离的位置上，这样就阻止了这些缺陷影响该层，尤其是阻止了这些缺陷电气地影响形成在薄层12中或薄层12上的器件的运行。
在衬底10被薄化以提供薄层12的间接键合配置中(图2)，为了移除缺陷，该薄层部分可以在如图2f所示的步骤中薄化。
这样，不同于直接键合工艺，优选在外延结晶步骤之后进行薄化薄层的步骤。另外，这使得在结晶步骤前保留薄单晶层成为可能，该薄单晶层的厚度足以使其充当固相外延的模板。
最后，可以在最终结构上进行传统加工步骤(例如高温退火、抛光等等)。
得到了一种异质结构，其中可选的绝缘层30(典型地为诸如SiO2的氧化物)被夹在薄层12、22和由单晶硅组成的承载衬底10、20之间。
该结构的优点在于，其完全没有气泡类型的缺陷。

Claims (15)

1.一种制备异质结构的工艺，所述异质结构包括至少一层薄层(12、22)以及由半导体组成的承载衬底(10、20)，所述工艺包括下列步骤：
-将由单晶第一材料组成的第一衬底(10)键合到第二衬底(20)，所述第一衬底包括由多晶第二材料组成的表面层(40)，使得所述多晶层(40)和所述第二衬底(20)之间生成键合界面(50)；
-从所述衬底(10、20)中的一个称为供体衬底的衬底的自由表面移除一定厚度，使得只有薄层(12、22)保留下来；
-通过所述多晶材料层的非晶化，在所述第一衬底(10)和所述键合界面(50)之间产生非晶半导体材料层(41)；以及
-非晶半导体材料层(41)的结晶，新结晶的层具有与相邻的所述第一衬底(10)相同的取向。
2.根据权利要求1所述的制备异质结构的工艺，其中所述键合步骤包括，使用稳定化退火强化键合，所述稳定化退火易于导致排气，而所排出的气体被由所述多晶第二材料组成的层(40)吸收。
3.根据前述权利要求中任意一项所述的制备异质结构的工艺，其中，所述多晶第二层(40)通过等离子体增强化学气相淀积(PECVD)或者低压化学气相淀积(LPCVD)形成于所述第一衬底(10)上。
4.根据前述权利要求中的一项所述的制备异质结构的工艺，其中，生成所述非晶层(41)的步骤还包括所述第一衬底(10)的一部分的非晶化。
5.根据前述权利要求中的一项所述的制备异质结构的工艺，其中，所述非晶化通过以50keV的能量和2×1015原子/cm的剂量注入硅原子达成。
6.根据前述权利要求中的一项所述的制备异质结构的工艺，其中，所述非晶层(41)结晶的步骤由从所述第一衬底(10)的固相外延完成。
7.根据前一权利要求所述的制备异质结构的工艺，其中，所述固相外延由在至少550℃的温度下退火至少一小时完成。
8.根据前述权利要求中的一项所述的制备异质结构的工艺，其中，所述第一和第二衬底(10、20)以及所述多晶材料层(40)的组成材料是硅。
9.根据前述权利要求中的一项所述的制备异质结构的工艺，所述工艺还包括，在所述供体衬底(10、20)中注入粒子的初步步骤，以在所述供体衬底中形成弱化区域(11、21)，移除一定厚度的供体衬底(10、20)的步骤由沿着所述弱化区域(11、21)分离所述厚度的供体衬底(10、20)组成。
10.根据权利要求1至9中的一项所述的制备异质结构的工艺，其中，移除一定厚度的供体衬底的步骤由机械和/或化学薄化完成。
11.根据前述权利要求中的一项所述的制备异质结构的工艺，所述工艺还包括，移除一定厚度的供体衬底(10、20)的步骤之后的加工所述薄层的步骤，所述加工所述薄层的步骤由通过平整化热处理、化学机械抛光(CMP)或牺牲氧化的方法来处理所述薄层(12、22)表面组成。
12.根据前一权利要求所述的制备异质结构的工艺，其中，所述供体衬底为所述第二衬底(20)，而且所述加工所述薄层(22)的步骤发生在所述移除步骤和所述多晶材料层(40)的非晶化步骤之间。
13.根据权利要求11所述的制备异质结构的工艺，其中，所述供体衬底为所述第一衬底(10)，而且所述加工所述薄层(12)的步骤发生在所述结晶步骤之后。
14.根据前述权利要求中的一项所述的制备异质结构的工艺，所述工艺包括，所述键合步骤之前的、在所述第二衬底(20)的表面形成厚度小于50nm的绝缘层(30)的步骤，而在键合后，所述绝缘层(30)位于所述键合界面(50)与所述第二衬底(20)之间。
15.根据前一权利要求所述的制备异质结构的工艺，其中，所述绝缘层(30)由二氧化硅组成。
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