JP2011522432A - 基板上にゲルマニウム層を含む構造の製造プロセス - Google Patents

基板上にゲルマニウム層を含む構造の製造プロセス Download PDF

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Abstract

本発明は、支持基板(1)上にゲルマニウム層(3)を含む構造の製造プロセスであって、(a)上記支持基板(1)と、ゲルマニウム層(3)と直接接触した状態にある酸化シリコン層(20)と、ゲルマニウム層(3)と、を含む中間構造(10)を形成するステップと、(b)酸化シリコン層(20)からゲルマニウム層(3)を通して酸素の少なくとも一部を拡散するために、所定の温度および所定の時間、中性または還元雰囲気中、上記中間構造(10)に熱処理を適用するステップとを含むことを特徴とするプロセスに関する。
【選択図】 図1

Description

本発明は、基板上にゲルマニウム層を含む構造を製造するプロセスに関する。
マイクロ電子工学、光電子工学、および光起電力学の分野において、基板上にゲルマニウム層と、任意に、ゲルマニウム層と基板との間に挿入された絶縁層とを含む半導体層の製造が特に期待されている。
実際、ゲルマニウムの電気特性は、特にゲルマニウム材料の電荷(電子および正孔)が高移動度であるという理由から、シリコンの電気特性より優れている。
このように、GeOIとしても知られるゲルマニウム・オン・インシュレータ構造は、MOSトランジスタを形成するために有益に使用され得る。
これらの構造はまた、例えば、AsGa、InPなどの追加の活性層の形成と適合性のあるゲルマニウムの禁止帯の狭さや格子パラメータを用いて、ゲルマニウム層に、またはゲルマニウム層上に光検出器や太陽電池を製造するために有益である。
絶縁層が酸化シリコン層であってもよいシリコン・オン・インシュレータ(SOI)構造とは異なり、酸化ゲルマニウムが十分に安定したものではないため、GeOI構造の絶縁層として酸化ゲルマニウムを使用できない。したがって、GeOI構造の絶縁層は、一般に、堆積によって、または支持基板の酸化によって形成された酸化シリコン(SiO)を含む。
さらに、光起電力分野での応用では、シリコンなどの安価な基板上にゲルマニウム層を含む導電性インタフェースを有するヘテロ構造が、特に高価であるゲルマニウム基板上に形成された多層構造に代わるものとして経済的に有益である。
いずれにせよ、ゲルマニウム層は、ゲルマニウム層とともに形成されるコンポーネントの適切な動作に適した結晶性、電気的、および形態学的品質を有する必要がある。
GeOI構造は、Smart Cut(商標)として知られる層転写技術を使用して製造されてもよい。
上記プロセスの1つの実施形態によれば、エピタキシーによって第1の基板上にゲルマニウム層が形成されるか、またはバルクゲルマニウム基板が供給され、上記ゲルマニウム層上に酸化シリコン絶縁層が堆積され、次に、ゲルマニウム層の下方の基板に、脆化ゾーンを形成するためにイオン注入が実行される。次に、この構造は、第2の基板に接合され、SiO層は、接合界面に位置し、脆化ゾーンに沿って第1の基板を破断することで、ゲルマニウム層は、第2の基板に転写される。
しかしながら、既知の技術を用いて得られたゲルマニウム/酸化シリコンの界面を有するGeOI構造の電気特性は、特に、典型的に、1012〜1013eV−1.cm−2のオーダーの界面捕獲密度(DIT)については、あまり満足できるものではない。
実際、ゲルマニウムは、酸素と必ず反応するため、特に、ゲルマニウム層と酸化シリコン絶縁層との間の界面で酸化ゲルマニウム層が形成され、ゲルマニウム層の電気特性を低下させてしまう。
SOIの場合、1011eV−1.cm−2のオーダーの許容可能なDIT値が得られるが、GeOIの応用目的がCMOSコンポーネントなどのマイクロ電子工学の分野であれば、この値は、上記GeOIに対して得るのに望ましいものであり得る。
ゲルマニウム層の電気的品質および/またはゲルマニウム層と絶縁層との間の界面を改善させるために、さまざまな製造プロセスがこれまで開発されてきた。
このように、米国特許第7,229,898号明細書は、ゲルマニウム層と絶縁層との間に、例えば、酸窒化ゲルマニウム(一般式、GeO)で作られたパッシベーション層の作成が考えられる。実際、ゲルマニウム層と酸窒化ゲルマニウム層との間の界面の電気特性は非常に良好であることが観察された。
国際公開第2007/045759号パンフレットにおいて、中性雰囲気中、500〜600℃の温度での熱アニールの適用が考慮されている。このアニール処理により、ゲルマニウム層と絶縁層との間の界面の品質が著しく向上している。この向上は、DIT値の低下により特に与えられる。
さらに、Smart Cut(商標)プロセスが使用される場合、注入は、シリコンの場合と比べて非常に大きな厚さにわたって、ゲルマニウムにダメージを与える。
ゲルマニウム層の形態学的および結晶性の品質を低下させるこれらの残留する注入欠陥は、ゲルマニウム層上またはゲルマニウム層にコンポーネントを製造する前に、熱処理による修復が必要である。
ゲルマニウム層と基板との間に絶縁層を挿入することなく、基板上にゲルマニウム層を含み、導電性界面を有する構造に関しては、このような構造の形成プロセスを記載した国際公開第02/08425号パンフレットが参照されてもよい。
しかしながら、接着特性により良質の接合が得られる酸化シリコン絶縁層がない場合、基板上にゲルマニウムを直接接合することは問題がある。実際、接合界面にブリスタが形成されてしまい、ゲルマニウム層を基板へうまく転写できなくなる。
したがって、本発明の目的の1つは、構造の電気的品質を高めることができるように、任意に、ゲルマニウム層と基板との間に絶縁層を有する、基板上にゲルマニウム層を含むこのような構造の製造プロセスを規定することである。
また、このプロセスにより、上記構造の製造が容易になり、特に、満足できるレベルでゲルマニウム層を基板上に接着できるようになる。
本発明によれば、支持基板上にゲルマニウム層を含む構造の製造プロセスであって、
(a)上記支持基板と、上記ゲルマニウム層(3)と直接接触した状態にある酸化シリコン層(20)と、上記ゲルマニウム層(3)と、を含む中間構造を形成するステップと、
(b)酸化シリコン層からゲルマニウム層を通して酸素の少なくとも一部を拡散させるために、所定の温度および所定の時間、中性または還元雰囲気中、上記中間層に熱処理を行うステップと、
を備えるプロセスが提案される。
本明細書において、「上(on)」という用語は、所与の構造において基部から表面へ層が重ねて配置されていることを表すものとし、1つ以上の層が上記層の間に任意に挿入されてもよいことを理解されたい。一方で、2つの層が共通の表面を有する場合、「直接接触」した状態にあると言える。
優先的に、ステップ(b)における熱処理は、800〜900℃の温度で実行され、ステップ(b)における処理の雰囲気中の酸素含有量は、1ppm未満である。
ゲルマニウム層の厚さは、500nm未満であり、優先的に、100nm未満である。
中間構造の酸化シリコン層の厚さは、6ナノメートル未満であり、優先的に、2nm未満であり、ステップ(b)において、上記層からの酸素はすべて、ゲルマニウム層を通って拡散する。
本発明の第1の実施形態によれば、ステップ(a)は、
i)支持基板上またはゲルマニウムドナー基板上に酸化シリコン層を形成する工程と、
ii)転写されるゲルマニウム層を規定する脆化ゾーンを、ゲルマニウムドナー基板に形成する工程と、
iii)支持基板上にゲルマニウムドナー基板を接合し、接合界面に酸化シリコン層が配置される工程と、
iv)上記中間構造を形成するように、脆化ゾーンに沿ってゲルマニウムドナー基板を破断し、支持基板上にゲルマニウム層を転写する工程と、
を含む。
本発明の第2の実施形態によれば、ステップ(a)は、
i)支持基板上またはゲルマニウムドナー基板上に酸化シリコン層を形成する工程と、
ii)支持基板上にゲルマニウムドナー基板を接合し、接合界面に酸化シリコン層が配置される工程と、
iii)ゲルマニウム層の厚さのみを保持するようにゲルマニウムドナー基板を薄化して、上記中間構造を形成する工程と、
を含む。
本発明の第3の実施形態によれば、ステップ(a)は、
i)支持基板と、酸化シリコン層と、シリコン層とを含むシリコン・オン・インシュレータタイプの構造を形成する工程と、
ii)シリコン層上に、SiGe層を堆積する工程と、
iii)上記SiGe層に酸化熱処理を適用することで、濃縮により酸化シリコン層上にゲルマニウム層を形成し、上記ゲルマニウム層上に上側酸化シリコン層を形成する工程と、
iv)上記中間構造を形成するように、上側酸化シリコン層を除去する工程と、
を含む。
本発明のさらなる目的は、支持基板上にゲルマニウム層を含む構造であって、支持基板とゲルマニウム層との間に、ゲルマニウム層と接触した状態にあるシリコン層を含み、シリコン層の厚さが1〜3ナノメートルである構造に関する。
本発明の特定の実施形態によれば、上記構造は、支持基板とシリコン層との間に酸化シリコン層を含む。
ゲルマニウム・オン・インシュレータタイプの中間構造を示す。 本発明によるゲルマニウム・オン・インシュレータタイプの構造を示す。 導電性界面を有する、支持基板上にゲルマニウム層を含む本発明による別の構造を示す。 Smart Cut(商標)プロセスを使用した中間構造の製造ステップを示す。 Smart Cut(商標)プロセスを使用した中間構造の製造ステップを示す。 接合プロセス後の薄化による中間構造の製造ステップを示す。 濃縮プロセスによる中間構造の製造ステップを示す。 濃縮プロセスによる中間構造の製造ステップを示す。 濃縮プロセスによる中間構造の製造ステップを示す。
本発明の他の特徴および利点は、添付の図面を参照しながら、以下の詳細な記載から明らかになるであろう。
図面を理解しやすいように、異なる層の厚さのそれぞれの縮尺は観察したものではないことを理解されたい。
以下、ゲルマニウム層の電気特性およびゲルマニウム層と下地層との間の界面が最適化された、支持基板1上にゲルマニウム層3を含む構造を形成するための複数の異なる可能な実施形態について記載する。
概して、本発明のプロセスは、本質的に、以下の2つの連続したステップを含む。
(a)支持基板1と、SiO層20と、SiO層20と直接接触した状態にあるゲルマニウム層3とを含む中間構造10を形成するステップ。図1に、中間構造10を示す。以下、この構造の複数の異なる製造モードについて詳細に記載する。
(b)SiO層20の酸素の少なくとも一部を拡散するために、上記中間構造に熱処理を適用することで、SiO層20をすべてまたは部分的に溶解させるステップ。
SiO 層の酸素拡散処理
本出願人が定義する熱処理とは、所定の温度、時間、および雰囲気条件下で熱処理を適用することで、基板とゲルマニウム層との間に埋め込まれたSiO層から酸素原子のすべてまたは一部を拡散可能になる処理をさす。
熱処理は、中性または還元雰囲気、例えば、アルゴン、水素、または上記元素の混合物が適用される炉に、GeOI中間構造を配置することによって実行される。
この雰囲気中の酸素残留量を制御することで、1ppmしきい値を下回る状態を維持することが重要である。
このため、炉の開口に特殊な手段、例えば、周囲環境からの絶縁手段を装備する必要がある。
この制御下の雰囲気において、800〜900℃の温度まで中間構造を加熱する場合、ゲルマニウム層を通して酸素原子の拡散が起こる。
酸素の拡散は800℃から観察され、温度の上昇に伴い、ゲルマニウム層を通る酸素の拡散速度が増す。
しかしながら、ゲルマニウムの融点は938℃であるため、熱処理温度は、この限界温度を下回る温度、優先的には、900℃未満に維持する必要がある。
酸化シリコン層からのSOIの薄いシリコン層を通る酸素拡散が、およそ1150℃の温度からしか生じないとすると、この拡散現象が800℃程度の低い温度で観察されるということは予測されなかった。
ゲルマニウムの融点がこの酸素拡散温度を十分に下回るため、SOIに使用される拡散処理をGeOI基板に適用することは、これまで考えられていなかった。
この現象の発生は、ゲルマニウムにおける酸素の拡散率がシリコンにおける酸素の拡散率より著しく高いことで説明がつく。Vanhellemontらの文献「Brother Silicon,Sister Germanium」、Journal of the Electrochemical Society、154(7)H572−H583(2007)によれば、ゲルマニウムにおける酸素の拡散率は0.4cm−1であるのに対して、シリコンにおける酸素の拡散率は0.14cm−1であることが記載されている。
支持基板は厚みがあるため、酸素原子は、支持基板を通らず、支持基板の上にあるゲルマニウム層を通ってのみ拡散する傾向にある。
熱処理時間は数時間である。
しかしながら、酸素を拡散できるように、特に、処理時間を最短にするために十分に高速かつ観察可能な拡散速度を得るために、ゲルマニウム層の厚さを限界の厚さ未満にしなければならないことを理解されたい。
このことから、中間構造10のゲルマニウム層3の厚さは、数百ナノメートル未満、例えば、500ナノメートル、優先的には、100nm未満でなければならない。
SiO層からゲルマニウム層を通って酸素が拡散することで、処理の進行に伴い厚さが増すシリコン層4が形成され、処理の進行に伴い逆に厚さが減る残留SiO層2が形成される。
2〜6nmのSiO層の酸素拡散により、1〜3nmのシリコン層が形成される。
シリコン層4は、SiO層2とゲルマニウム層3との間に位置し、両方の層と接触した状態にある。
実際、自由表面に最も近い位置にある(すなわち、ゲルマニウム層3に最も近い位置にある)酸素原子が、最初にSiO層20を離れる原子である。
シリコン層4が、数ナノメートル(典型的に、2〜3nm)の厚さに達すると、処理温度でも、酸素原子がこのようなシリコンの厚さを通過できないため、拡散現象は中断される。
SiO層20の初期厚さが、およそ6nmの限界厚さより大きければ、構造の基部から表面に向かって、支持基板1と、残留SiO層2と、シリコン層4と、ゲルマニウム層3の順に含む図2に示す構造が得られる。したがって、これは、ゲルマニウム・オン・インシュレータタイプの構造からなるものである。
しかしながら、ゲルマニウム層3とSiO層2との間にシリコン層4があることで、Ge/SiO界面を不動態化でき、ひいては、GeOI構造の電気品質を高め、すなわち、DIT値が下がることで、SOIに対して得られるであろう値、すなわち、典型的には、およそ1011eV−1.cm−2と同程度の大きさの値を得ることが特に有益である。
SiO層20の初期厚さが上記限界厚さ未満であれば、上記層20に含まれる酸素はすべて、ゲルマニウム層を通って拡散し得る。したがって、処理後、支持基板1とゲルマニウム層3との間に位置するシリコン層4のみが残る。
図3に、この構造を示す。この場合、ゲルマニウム層3とシリコン層4との間の界面は導電性である。
中間構造において、ゲルマニウム層と支持基板との間にSiO層があるため、ゲルマニウムと支持基板との間の接合は、非常に高品質なものとなる。
次に、この構造上に、例えば、FET(電界効果)またはバイポーラトランジスタなどのゲルマニウム層に、またはゲルマニウム層上にコンポーネントを形成することが可能である。
ゲルマニウム層3の下方に形成されたシリコン層4は、非常に薄いため、GeとSiの格子パラメータが一致しないことから生じやすい結晶欠陥の発生を制限できる。
このシリコン層4の結晶品質は、支持基板上に接合する前に、ゲルマニウムドナー基板上に堆積により形成された層の結晶品質より高い。
実際、GeOI構造の形成後に得られるため、この層におけるゲルマニウムの拡散は制限される。ゲルマニウムとシリコンのこのような相互拡散現象は、一般に、Si−Ge二層構造が、あるサーマルバジェットにさらされる場合に観察される。本発明において、一方で、適用されるサーマルバジェットは、非常に低い。この相互拡散現象を制限するために、提案された温度範囲、すなわち、およそ800℃の下限値に近い温度で、酸素拡散処理を実行可能である。
GeOI中間構造の形成
上記から分かるように、ステップ(b)の処理により、ゲルマニウム層3の下方に最初に存在するSiO層20がすべてまたは部分的に溶解する。
得られる最終構造、すなわち、GeOI構造や、導電性界面を有する支持基板上のゲルマニウム層を含む構造によれば、中間構造は、SiO層とともに形成されて、酸素を部分的にまたはすべて拡散できるように厚さが決定される。
このように、ゲルマニウムと支持基板との間に導電性界面を有する最終構造を形成することが望ましい場合、SiO層の厚さが6ナノメートル未満、優先的に、2nm未満である中間構造が形成される。酸素を拡散熱処理することで、SiO層を完全に溶解して、3nm未満の厚さを有するSi層を形成することができる。
一方で、GeOIタイプの最終構造を得ることが望ましい場合、SiO層の厚さが数ナノメートルより大きい、優先的には、6nmより大きい中間構造が形成される。次に、酸素を拡散熱処理することで、残留SiO絶縁層を保持することが可能である。中間構造のSiO層の初期厚さおよび処理条件は、絶縁層の所望の最終厚さを得るように決定される。
以下に、GeOIタイプの中間構造10を形成するための3つの可能な非制限的なモードについて記載する。
層転写(Smart Cut(商標))によるGeOI構造の形成
図4Aおよび図4Bを参照しながら、このプロセスのさまざまなステップについて記載する。
図4Aは、原子種注入により、ドナー基板30に脆化ゾーン31を形成するステップを示す。このようにして、脆化ゾーンは、支持基板に転写されるゲルマニウム層3を規定する。
ドナー基板30は、バルクゲルマニムからなるものであってもよく、または、上側ゲルマニウム層を含む複合基板であってもよく、例えば、欧州特許出願公開第1016129号明細書に説明されているように、ゲルマニウム層が堆積されたシリコン基板からなるものであってもよい。
次に、ゲルマニウムドナー基板上、またはゲルマニウム層が転写される支持基板上に、SiO層が形成される。
前者の場合、SiO層の形成は、堆積技術によって実行される。
支持基板上にSiO層が形成されれば、特に、支持基板がシリコンで作られている場合、堆積技術や熱酸化を実施することが可能である。
図4Bを参照すると、SiO層20が接合界面にあるように、ゲルマニウムドナー基板30および支持基板1が接触した状態に配置される。
次に、(熱的および/または機械的)エネルギーバジェットが適用され、脆化ゾーン31に沿ってドナー基板30が破断される。
次に、ゲルマニウム層3がSiO層20と直接接触した状態にある図1に示すGeOIタイプの中間構造10が形成される。
接合後の薄化によるGeOI構造の形成
この技術は、図5に示すように、接合界面にSiO層20が存在するように、ゲルマニウムドナー基板30と支持基板1とを接合するステップを含む。
上記に説明したように、SiO層20は、ドナー基板30上に支持基板1を堆積することによって形成されてもよく、または上記基板がシリコンで作られていれば、支持基板1を酸化させることによって得られてもよい。
また、ドナー基板はバルクゲルマニウム基板であっても、または表面ゲルマニウム層を含む複合基板であってもよいことを理解されたい。
ゲルマニウム層3の所望の厚さのみを保持するように、ドナー基板30の薄化が背面を介して実行される。この薄化は、研削、研磨、および/またはエッチングによって実行される。
これにより、支持基板1と、SiO層20と、ゲルマニウム層3とを含み、ゲルマニウム層3がSiO層20と直接接触した状態にある、図1に示す中間構造10が得られる。
濃縮技術によるGeOI構造の形成
図6A〜図6Cに、この技術のさまざまなステップを示す。
濃縮技術に関しては、Shu Nakaharaiらの文献「Characterization of 7−nm−thick strained Ge−on−insulator layer fabricated by Ge−condensation technique」(Applied Physics Letters、Vol.83、No.17、27 October 2003)に記載されている。
図6Aを参照すると、CVD(化学気相成長)エピタキシーによって、支持基板1と、SiO絶縁層20と、シリコン層40とを連続して含むシリコン・オン・インシュレータ(SOI)タイプの構造50上に、SiGe層5が堆積される。シリコン・オン・インシュレータタイプの構造50は、例えば、Smart Cut(商標)プロセスなどの当業者に既知の任意の技術を用いて予め製造される。
SiGe層5のゲルマニウム濃度は、数パーセント〜50%、優先的には、10〜30%である。
層5の厚さおよび層5のGe濃度を選択するために、ゲルマニウムの量の保存が考慮され、例えば、厚さEを有するSiGe層により、下地のSOIの厚さに関係なく、濃縮後、100%Geを含む厚さE/5の層が得られる。
ステップ(b)において、ゲルマニウム層の下方の酸化物層を完全に溶解することが望ましい場合、UT−BOX(超薄埋め込み酸化膜:Ultra Thin Buried OXide)タイプのSOI、すなわち、酸化物層の厚みが数ナノメートルのものを使用することが有益である。
図6Bを参照しながら、SiGe層5の熱酸化が実行される。
この処理の条件は、以下のように、SiGeの融点より低い温度で、O雰囲気中、およそ1時間である。図7の曲線は、Si含有量とSiGeの融点との関係を示す。処理温度は、ゲルマニウムが溶融しないように、下側の曲線より低い状態に保つ必要がある。
この処理の間、SiGe層上に、シリコンおよびゲルマニウムを含む上側層6が形成される。しかしながら、上記層6および下地の絶縁層20によって、構造の外側への拡散が防止されながら、ゲルマニウム原子は、層6から拒絶される。
したがって、SiGe層におけるゲルマニウム原子の全量は、酸化処理中、保存される。
さらに、Si原子とGe原子との相互拡散により、Si層40およびGe層5が融合して均一のSiGe層を形成し、Si原子は、処理の進行とともに酸化される。SiGe層のGe部分は、この層の厚さが薄くなるとともに増大する。
この例において実施されたプロセスは、ゲルマニウム濃縮技術と呼ばれている。
これにより、支持基板1と、絶縁層20と、SiO層20と接触した状態にあるGe層3と、上側SiO層6とを含む図6Cの構造が得られる。
上側SiO層6は、例えば、エッチングによって、希釈HF溶液中に構造を浸漬することによって除去される。これにより、Ge層3がSiO層20と直接接触した状態にあるGeOIタイプの中間構造10が得られる。

Claims (10)

  1. 支持基板(1)上にゲルマニウム層(3)を含む構造の製造プロセスにおいて、
    (a)前記支持基板(1)と、前記ゲルマニウム層(3)と直接接触した状態にある酸化シリコン層(20)と、前記ゲルマニウム層(3)とを含む中間構造(10)を形成するステップと、
    (b)前記酸化シリコン層(20)から前記ゲルマニウム層(3)を通して酸素の少なくとも一部を拡散させるために、所定の温度および所定の時間、中性または還元雰囲気中、前記中間構造(10)に熱処理を行うステップと、
    を備えることを特徴とする、プロセス。
  2. ステップ(b)の熱処理が、800〜900℃の温度で実行されることを特徴とする、請求項1に記載のプロセス。
  3. ステップ(b)の処理の雰囲気中の酸素含有量が、1ppm未満であることを特徴とする、請求項1または2に記載のプロセス。
  4. 前記ゲルマニウム層(3)の厚さが、500nm未満、優先的には、100nm未満であることを特徴とする、請求項1〜3のいずれか一項に記載のプロセス。
  5. 前記中間構造(10)の前記酸化シリコン層(20)の厚さが、6ナノメートル未満、優先的には、2nm未満であり、ステップ(b)において、前記層(20)からの酸素がすべて、前記ゲルマニウム層(3)を通って拡散することを特徴とする、請求項1〜4のいずれか一項に記載のプロセス。
  6. ステップ(a)が、
    i)前記支持基板(1)上またはゲルマニウムドナー基板(30)上に前記酸化シリコン層(20)を形成する工程と、
    ii)転写される前記ゲルマニウム層(3)を規定する脆化ゾーン(31)を、ゲルマニウムドナー基板(31)に形成する工程と、
    iii)前記支持基板(1)上に前記ゲルマニウムドナー基板(30)を接合し、接合界面に前記酸化シリコン層(20)が配置される工程と、
    iv)前記中間構造(10)を形成するように、前記脆化ゾーン(31)に沿って前記ゲルマニウムドナー基板(30)を破断し、前記支持基板(1)に前記ゲルマニウム層(3)を転写する工程と、
    を含むことを特徴とする、請求項1〜5のいずれか一項に記載のプロセス。
  7. ステップ(a)が、
    i)前記支持基板(1)上またはゲルマニウムドナー基板(30)上に前記酸化シリコン層(20)を形成する工程と、
    ii)前記支持基板(1)上に前記ゲルマニウムドナー基板(30)を接合し、接合界面に前記酸化シリコン層(20)が配置される工程と、
    iii)前記ゲルマニウム層(3)の厚さのみを保持するように前記ゲルマニウムドナー基板(30)を薄化して、前記中間構造(10)を形成する工程と、
    を含むことを特徴とする、請求項1〜5のいずれか一項に記載のプロセス。
  8. ステップ(a)が、
    i)前記支持基板(1)と、酸化シリコン層(20)と、シリコン層(40)とを含むシリコン・オン・インシュレータタイプの構造(50)を形成する工程と、
    ii)前記シリコン層(40)上に、SiGe層(5)を堆積する工程と、
    iii)前記層(5)に酸化熱処理を適用することで、濃縮により前記酸化シリコン層(20)上にゲルマニウム層(3)を形成し、前記ゲルマニウム層(3)上に上側酸化シリコン層(6)を形成する工程と、
    iv)前記中間構造(10)を形成するように、前記上側酸化シリコン層(6)を除去する工程と、
    を含むことを特徴とする、請求項1〜5のいずれか一項に記載のプロセス。
  9. 支持基板(1)上にゲルマニウム層(3)を含む構造において、前記支持基板(1)と前記ゲルマニウム層(3)との間に、前記ゲルマニウム層(3)と接触した状態にあるシリコン層(4)を含み、前記シリコン層(4)の厚さが1〜3ナノメートルであることを特徴とする、構造。
  10. 前記支持基板(1)と前記シリコン層(4)との間に、酸化シリコン層(2)を含むことを特徴とする、請求項9に記載の構造。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184954B (zh) * 2011-03-10 2013-03-27 清华大学 应变Ge沟道器件及其形成方法
CN102184953B (zh) * 2011-03-10 2013-03-27 清华大学 应变GeOI结构及其形成方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
CN102420167A (zh) * 2011-12-05 2012-04-18 中国科学院微电子研究所 一种绝缘体上锗衬底的减薄方法
FR2995447B1 (fr) 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
KR102150252B1 (ko) * 2013-11-12 2020-09-02 삼성전자주식회사 반도체 장치 제조방법
US9384964B1 (en) 2014-08-01 2016-07-05 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
CN104701425A (zh) * 2015-04-08 2015-06-10 常州时创能源科技有限公司 晶体硅太阳能电池的扩散后处理工艺
KR102342850B1 (ko) * 2015-04-17 2021-12-23 삼성전자주식회사 반도체 소자의 제조를 위한 유전체층의 큐어링 방법
KR101889352B1 (ko) * 2016-09-13 2018-08-20 한국과학기술연구원 변형된 저마늄을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자
CN113675218A (zh) * 2020-05-14 2021-11-19 上海功成半导体科技有限公司 Fd-soi衬底结构及器件结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7084460B2 (en) * 2003-11-03 2006-08-01 International Business Machines Corporation Method for fabricating SiGe-on-insulator (SGOI) and Ge-on-insulator (GOI) substrates
US6958286B2 (en) * 2004-01-02 2005-10-25 International Business Machines Corporation Method of preventing surface roughening during hydrogen prebake of SiGe substrates
WO2006012544A2 (en) * 2004-07-22 2006-02-02 The Board Of Trustees Of The Leland Stanford Junior University Germanium substrate-type materials and approach therefor
EP1659623B1 (en) * 2004-11-19 2008-04-16 S.O.I. Tec Silicon on Insulator Technologies S.A. Method for fabricating a germanium on insulator (GeOI) type wafer
JP2006270000A (ja) * 2005-03-25 2006-10-05 Sumco Corp 歪Si−SOI基板の製造方法および該方法により製造された歪Si−SOI基板
FR2892230B1 (fr) * 2005-10-19 2008-07-04 Soitec Silicon On Insulator Traitement d'une couche de germamium
US7767541B2 (en) * 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
EP2095415B1 (en) * 2006-12-26 2010-10-27 S.O.I.Tec Silicon on Insulator Technologies Method for producing a semiconductor-on-insulator structure
FR2911430B1 (fr) * 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"

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