JPH07231073A

JPH07231073A - 半導体基板及びその製造方法

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Publication number: JPH07231073A
Application number: JP2009294A
Authority: JP
Inventors: Kazuo Kuniyone; 和夫國米
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-02-17
Filing date: 1994-02-17
Publication date: 1995-08-29

Abstract

(57)【要約】【目的】貼り合わせ法による半導体基板において、貼
り合わせ面の接着強度を向上し、貼り合わせ面のボイド
を防止し、使用可能領域の大きな半導体基板及びその製
造方法を提供する。【構成】半導体層１を有する第１の基板の前記半導体
層上に非晶質半導体層４を形成する工程（ａ）と、絶縁
層３を有する第２の基板２の該絶縁層３上に、前記第１
の基板１の非晶質半導体層４を貼り合わせる工程（ｂ）
と、前記貼り合わせた基板の前記非晶質半導体層４を熱
処理により変質させて接合する工程（ｃ）と、を含むこ
とを特徴とする半導体基板の製造方法及び半導体基板。
これにより、貼り合わせ面を強固に接合することがで
き、ボイドの発生も防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板および半導
体基板の製造方法に関するものであり、特に絶縁体上に
半導体層を有するＳＯＩ構造の半導体基板及びその製造
方法に関する。

【０００２】

【従来の技術】絶縁体上にシリコンなどの半導体層を形
成する技術は、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓ
ｕｌａｔｏｒ）技術として知られている。この技術を用
いて作製された半導体基板（以下、ＳＯＩ基板）上にデ
バイスを作製した場合、従来のバルク基板上のデバイス
に比べて多くの利点を有することができる。すなわち、（１）誘電体分離が容易で高集積化が可能（２）耐放射線特性にすぐれている（３）浮遊容量が低減され高速化が可能（４）ウェル工程が省略できる（５）ラッチアップを防止できる（６）薄膜化による完全空乏型電界効果トランジスタが
可能などの利点を有するデバイスが可能となる。

【０００３】このようなデバイス特性上多くの利点を実
現するＳＯＩ基板を作製する方法としては、さまざまな
ものがあるが、酸素イオン注入法（ＳＩＭＯＸ法）とと
もに広く用いられているものとして直接貼合法がある。

【０００４】図１０に直接貼合法によるＳＯＩ基板作製
工程図を示す。図１０において、１は第１の単結晶シリ
コン基板、２は第２の単結晶シリコン基板、３は酸化膜
である。ここで第１の単結晶シリコン基板１と、第２の
単結晶シリコン基板２上に形成した酸化膜３とを直接貼
り合わせた後、高温熱処理を行い、さらに第１の単結晶
シリコン基板１を薄膜化してＳＯＩ基板を作製するもの
である。この直接貼合法はバルク基板と同等の良好な結
晶性を有する単結晶シリコン層を酸化膜上に形成するこ
とができること、シリコン基板全面をＳＯＩ基板化でき
ること、デバイス設計の自由度が大きいことなど、多く
の利点を有している。

【０００５】

【発明が解決しようとしている課題】直接貼合法は上記
したように多くの利点を有するＳＯＩ基板作製法である
が、貼合時に貼合界面にボイドとよばれる空隙が生じる
ことがある。ボイドは基板の未接着領域あるいは弱接着
領域に形成されるので、そのまま薄膜化を行うと半導体
層（ここでは第１の半導体基板）が部分的にはがれてし
まい、半導体基板上に素子が形成できなくなったり、形
成した素子が目的通り動作しなくなるという問題が生じ
る。

【０００６】また、通常シリコンウェハの外縁部分はラ
ウンディング加工されているので、外周部から数ｍｍの
領域は接着強度が弱く、ＳＯＩ基板として使用できる領
域が制限されるという問題がある。

【０００７】［発明の目的］本発明の目的は、貼り合わ
せ法による半導体基板において、貼り合わせ面の接着強
度を向上し、貼り合わせ面のボイドを防止し、使用可能
領域の大きな半導体基板及びその製造方法を提供するこ
とにある。

【０００８】

【課題を解決するための手段】本発明は、上述した課題
を解決するための手段として、半導体層を有する第１の
基板と絶縁層を有する第２の基板が貼り合わされて層構
造とされた半導体基板において、前記半導体層と前記絶
縁層との前記貼り合わせ界面に、熱処理により非晶質半
導体層を変質させた半導体層が存在することを特徴とす
る半導体基板を提供する。

【０００９】また、半導体層を有する第１の基板の前記
半導体層上に非晶質半導体層を形成する工程と、絶縁層
を有する第２の基板の該絶縁層上に、前記第１の基板の
非晶質半導体層を貼り合わせる工程と、前記貼り合わせ
た基板の前記非晶質半導体層を熱処理により変質させて
接合する工程と、を含むことを特徴とする半導体基板の
製造方法により、前記課題を解決しようとするものであ
る。

【００１０】また、前記熱処理により、前記非晶質半導
体層を単結晶化することを特徴とする。

【００１１】

【作用】本発明によれば、半導体層を有する第１の基板
と、絶縁層を有する第２の基板の、前記半導体層と前記
絶縁層とを、非晶質半導体層を介して貼り合わせ、熱処
理により、貼り合わせ界面の非晶質半導体を単結晶半導
体に変質させることにより、従来のものよりも強固な接
合を得ることができ、接合面のボイドの発生も防止する
ことができる。

【００１２】

【実施例】

［第１の実施例］図１は、本発明による半導体基板の製
造方法の第１の実施例を示す工程図である。ここで１は
第１の単結晶シリコン基板、２は第２の単結晶シリコン
基板、３は酸化膜、４はアモルファスシリコン層であ
る。

【００１３】図１（ａ）〜（ｄ）における工程は以下の
通りである。（ａ）第１の単結晶シリコン基板１上に矢印で示すよう
にイオン注入を行い、アモルファスシリコン層４を形成
する。（ｂ）アモルファスシリコン層４と、第２の単結晶シリ
コン基板２上に形成した酸化膜３とを貼り合わせる。（ｃ）貼り合わせた基板に熱処理を行ってアモルファス
シリコン層４を単結晶化する。（ｄ）第１の単結晶シリコン基板１を薄膜化し、酸化膜
３上に単結晶シリコン層１が形成されたＳＯＩ構造の半
導体基板を得ることができる。

【００１４】第１の実施例で示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。

【００１５】厚さ６００μｍ、直径５インチ、比抵抗
１．０Ωｃｍのシリコンウェハ上にアルゴンイオンをド
ーズ量３×１０¹⁵ｉｏｎｓ／ｃｍ²で注入し、アモルフ
ァスシリコン層を形成した後、厚さ８０００Åの酸化膜
を形成した直径５インチのシリコンウェハとを貼り合わ
せる。

【００１６】さらに６００℃１時間の熱処理を行ってア
モルファスシリコン層を単結晶化する。

【００１７】その後、＃３６０砥石、研削速度８μｍ／
ｍｉｎで７０分間、研削速度３μｍ／ｍｉｎで５分間、
＃１２００砥石、研削速度０．５μｍ／ｍｉｎで４０分
間順に研削を行い、５インチウェハ上の厚さ８０００Å
の酸化膜上に厚さ５μｍの単結晶シリコン層を有するＳ
ＯＩ基板を得る。

【００１８】第１の実施例で示した工程を用いること
で、結晶欠陥の少ない単結晶シリコン層を酸化膜上に形
成することができ、単結晶シリコン層と酸化膜との界面
にボイドの発生しないＳＯＩ基板が得られる。

【００１９】ここで示した例ではアルゴンイオンを注入
しているが、他にシリコンなどの不活性イオンを用いる
ことも可能である。このときの単結晶シリコン層はｉ型
層である。またリン、アンチモン、ヒ素などのイオンを
注入して、単結晶シリコン層をｎ型にドーピングするこ
とも可能である。さらにホウ素を注入して、単結晶シリ
コン層をｐ型にドーピングすることも可能である。

【００２０】この他、単結晶シリコン層に不純物をドー
ピングする方法としては、第１のシリコン基板上にアル
ゴン、シリコンなどの不活性イオンを注入してアモルフ
ァスシリコン層を形成した後、不純物拡散を行ってアモ
ルファスシリコン層をドーピングする方法、第１のシリ
コン基板上に不活性イオンを注入してアモルファスシリ
コン層を形成した後、第２のシリコン基板上に形成した
ＢＳＧ膜あるいはＰＳＧ膜とアモルファスシリコン層と
を貼り合わせ、熱処理を行うことでＢＳＧ膜からホウ素
イオンを、ＰＳＧ膜からリンイオンを拡散させて単結晶
シリコン層をｐ型あるいはｎ型にドーピングする方法な
どが可能である。

【００２１】また、ここで示した例では単結晶シリコン
層全面に同一のイオンを注入しているが、シリコン基板
表面にパターニングを行って、ｐ型層、ｎ型層、ｉ型層
をさまざまな組み合わせで形成することも可能である。

【００２２】また、ここで示したアルゴンイオンのドー
ズ量、貼合後熱処理条件、研削条件は上記具体例に限定
されることなく、一定の範囲内で適用することができ
る。例えば、イオンドーズ量については図１１に示すグ
ラフから範囲を定めることが可能である。

【００２３】図１１は、アモルファスシリコン層を形成
するのに必要なイオンドーズ量と基板温度との関係を示
したグラフであり、ホウ素、リン、アンチモンイオンに
ついて各々示している（Ｓ．Ｍ．Ｓｚｅ，“ＶＬＳＩ
ｔｅｃｈｎｏｌｏｇｙ”ＭｃＧｒａｗ−Ｈｉｌｌ，１９
８３）。図１１で例えばホウ素イオンの場合、基板温度
０℃ではドーズ量１０¹⁶ｉｏｎｓ／ｃｍ²以上でアモル
ファスシリコン層を形成することができる。図１１か
ら、例えば液体窒素などを用いて基板温度を−１５０℃
まで低くした場合、ホウ素イオンのドーズ量は９×１０
¹⁴ｉｏｎｓ／ｃｍ ²以上でよく、従って、基板温度を低
温化することで、低いドーズ量でアモルファスシリコン
層を形成することが可能となる。

【００２４】また貼合後熱処理条件については５００℃
〜１１５０℃、１分〜２時間の範囲で組み合わせて行う
ことが可能である。この場合、通常アモルファスシリコ
ン層は単結晶化するが、アモルファスシリコン層が残っ
た場合も、上記の目的を満たすことが可能である。熱処
理温度を２００℃〜３００℃程度まで下げるとアモルフ
ァスシリコン層は単結晶化されないが、このような場合
でも上記の目的を満たすことが可能である。従って熱処
理温度は２００〜１１５０℃の広い範囲で行うことが可
能である。更に、熱処理雰囲気については、酸素雰囲
気、窒素雰囲気、酸素／窒素混合雰囲気などを用いるこ
とが可能である。

【００２５】また、貼合工程については、これを大気
中、窒素雰囲気中、純水中などで行なうことが可能であ
る。

【００２６】また、研削による薄膜化の方法としては、
具体例で示した方法の他に、ＥＬＩＤ（ｅｌｅｃｔｒｏ
ｌｙｔｉｃｉｎｐｒｏｃｅｓｓｄｒｅｓｓｉｎ
ｇ）機能付高精度平面研削法、延性モード研削法、ある
いはＬＯＣＯＳ酸化膜を単結晶シリコン層中に形成し、
研磨ストップ層を設けて研削する方法などが可能であ
る。

【００２７】さらにｐ型シリコン基板上または単結晶シ
リコン基板上に形成したｐ型シリコン層上にｎ型アモル
ファスシリコン層を形成して、貼合後酸化カリウム液中
で電解エッチングを行い、ｐ型シリコン基板またはｐ型
シリコン層を除去して薄膜化することも可能である。

【００２８】またウェハ直径、ウェハ厚、酸化膜厚など
は用途に応じて自由に選択することができる。

【００２９】〔第２の実施例〕図２は、本発明による半
導体基板の製造方法の第２の実施例を示す工程図であ
る。ここで各部を示す１〜４は図１と同一である。図２
における工程は以下の通りである。（ａ）第１の単結晶シリコン基板１上にグロー放電を行
って、アモルファスシリコン層４を積層する。（ｂ）アモルファスシリコン層４と、第２の単結晶シリ
コン基板２上に形成した酸化膜３とを貼り合わせる。（ｃ）貼り合わせた基板に熱処理を行ってアモルファス
シリコン層４を単結晶化する。（ｄ）第１の単結晶シリコン基板１を薄膜化し、酸化膜
３上に単結晶シリコン層１が形成されたＳＯＩ構造の半
導体基板を得ることができる。

【００３０】第２の実施例で示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。厚さ６２
５μｍ、直径５インチ、比抵抗１．０Ωｃｍの第１のシ
リコンウェハ上に、３００℃、１．６Ｔｏｒｒでシラン
０．２リットル／ｍｉｎ、水素０．０５リットル／ｍｉ
ｎを流しながら５０Ｗ（４５０Ｈｚ）のグロー放電を１
０分間行うと、シリコンウェハ上に厚さ０．３μｍのア
モルファスシリコン層が積層する。この後、アモルファ
スシリコン層と、直径５インチの第２のシリコンウェハ
上に形成した厚さ４０００Åの酸化膜とを貼り合わせ
る。さらに８００℃２時間の熱処理を行って、アモルフ
ァスシリコン層を単結晶化する。その後、第１のシリコ
ンウェハを６２３μｍ研削して、５インチウェハ上の厚
さ４０００Åの酸化膜上に厚さ２．３μｍの単結晶シリ
コン層を有するＳＯＩ基板を得る。

【００３１】第２の実施例で示した工程を用いること
で、結晶欠陥の少ない単結晶シリコン層を酸化膜上に形
成することができ、単結晶シリコン層と酸化膜との界面
にボイドの発生しないＳＯＩ基板が得られる。

【００３２】ここで示した例ではシランガスのグロー放
電によりアモルファスシリコン層を形成しているが、他
にジシランガスおよび四フッ化ケイ素を用いることも可
能である。

【００３３】また、ここで示した例では、アモルファス
シリコン層を不純物ドーピングを行っていないが、不純
物ドーピングを行って単結晶シリコン層をｐ型あるいは
ｎ型にすることも可能である。例えば、３００℃１．６
Ｔｏｒｒでシラン０．２リットル／ｍｉｎ、水素０．０
５リットル／ｍｉｎに加えて０．１％ホスフィン１リッ
トル／ｍｉｎを流しながら５０Ｗ（４５０ｋＨｚ）のグ
ロー放電を２．５分間行うと厚さ０．０５μｍのｎ型ア
モルファスシリコン層を形成することができるので、以
下上に示した工程を行って、ｎ型シリコン層を酸化膜上
に形成したＳＯＩ基板を得ることができる。この他、ハ
ロゲン化リン、アルシン、ハロゲン化ヒ素などを用いて
ｎ型シリコン層を、ジボラン、ハロゲン化ホウ素を用い
てｐ型シリコン層を形成することが可能である。

【００３４】さらに、グロー放電時にドーピングガスを
用いず、アモルファスシリコン層形成後にＢＳＧ膜ある
いはＰＳＧ膜と貼り合わせ、熱処理を行って不純物を拡
散させることで、ｐ型あるいはｎ型にドーピングする方
法も可能である。その他、薄膜化の方法としては第１の
実施例と同様にさまざまな方法を用いることができる。
なお、グロー放電時に用いる電極としては、金属の他に
グラファイトカーボンあるいはＳｉＣコーティングされ
たグラファイトカーボンを用いることも可能である。

【００３５】アモルファスシリコン層を積層する方法と
しては、以上示したグロー放電法の他、アルゴンガスま
たはアルゴン・水素混合ガス中でのスパッタ法（反応性
スパッタ法）、電極の代わりにコイルを用いて放電を行
う方法（アーク放電法）、シランガス熱分解法（熱ＣＶ
Ｄ法）、シランガスまたはジシランガス紫外光分解法
（光ＣＶＤ法）、プラズマＣＶＤ法、蒸着法などさまざ
まな方法で行うことが可能である。

【００３６】第２の実施例で用いた工程において、アモ
ルファスシリコン層の積層条件は上記具体例に限定され
ることなく一定の範囲内で適用することができる。例え
ばシランガスを用いたグロー放電法の場合、アモルファ
スシリコン層の積層条件として、温度２５０℃〜３５０
℃、圧力０．５〜２．０Ｔｏｒｒ、発振周波数５０〜４
５０ｋＨｚの範囲をとることが可能である。その他の貼
合後熱処理条件などは第１の実施例に示す範囲で適用す
ることが可能である。ウェハ直径、ウェハ厚、酸化膜厚
なども用途に応じて自由に選択することができる。また
マスクパターニングを用いて、異なった種類のアモルフ
ァスシリコン層を同一基板上に積層することも可能であ
る。

【００３７】〔第３の実施例〕図３は、本発明における
半導体基板の製造方法の第３の実施例を示す工程図であ
る。ここで１は単結晶シリコン層、２は別のシリコン基
板、３は酸化膜、４はアモルファスシリコン層、５はｐ
型シリコン基板である。図３における工程は以下の通り
である。（ａ）ｐ型シリコン基板５上にエピタキシャル成長を行
い、単結晶シリコン層１を形成する。（ｂ）単結晶シリコン層１上にアモルファスシリコン層
４を形成する。（ｃ）アモルファスシリコン層４と、別のシリコン基板
２上に形成した酸化膜３とを貼り合わせる。（ｄ）貼り合わせた基板に熱処理を行ってアモルファス
シリコン層４を単結晶化する。（ｅ）ｐ型シリコン基板５を除去し、酸化膜３上に単結
晶シリコン層１が形成されたＳＯＩ構造の半導体基板を
得ることができる。

【００３８】第３の実施例で示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。

【００３９】厚さ６２５μｍ、直径５インチ、比抵抗
０．０２Ωｃｍのｐ型シリコンウェハ上に、９００℃、
８０Ｔｏｒｒでジクロロシラン０．２リットル／ｍｉ
ｎ、水素２３０リットル／ｍｉｎを１２．５分流してエ
ピタキシャル成長を行うと、ｐ型シリコンウェハ上に厚
さ１．５μｍの単結晶シリコン層が形成する。

【００４０】この単結晶シリコン層にアルゴンイオンを
ドーズ量２×１０¹⁵ｉｏｎｓ／ｃｍ ²で注入し、アモル
ファスシリコン層を形成した後、厚さ４０００Åの酸化
膜を形成した直径５インチのシリコンウェハとを貼り合
わせる。

【００４１】さらに窒素中で１０００℃１時間の熱処理
を行いアモルファスシリコン層を単結晶化する。その
後、水酸化カリウム、水とアルコールの混合液でｐ型シ
リコン基板を除去し、４０００Åの酸化膜上に厚さ１．
５μｍの単結晶シリコン層を有するＳＯＩ基板を得る。

【００４２】第３の実施例で示した工程を用いること
で、結晶欠陥の少ない単結晶シリコン層を酸化膜上に形
成することができ、単結晶シリコン層と酸化膜との界面
にボイドの発生しないＳＯＩ基板が得られる。また、エ
ッチングによって薄膜化を行うため、単結晶シリコン層
の厚さをより均一にすることができる。

【００４３】第３の実施例で用いた工程において、エピ
タキシャル成長条件は上記具体例に限定されることな
く、一定の範囲内で適用することができる。例えば、ジ
クロロシランを用いた場合、８９０℃〜１１５０℃の範
囲でエピタキシャル成長を行うことが可能である。トリ
クロロシランでは１０００℃〜１１５０℃、シランでは
８００℃〜１１００℃、テトラクロロシランでは１１５
０℃〜１２００℃の範囲でエピタキシャル成長を行うこ
とができる。エピタキシャル成長法についても光ＣＶＤ
法、熱ＣＶＤ法、プラズマＣＶＤ法、減圧ＣＶＤ法、蒸
着法、分子線エピタキシー、液相成長法などさまざまな
方法を用いることができる。

【００４４】またエッチングについても、例えば単結晶
シリコン層をｎ型にドーピングし、酸化カリウム液中で
電解エッチングを行うことも可能である。

【００４５】その他、アモルファスシリコン層形成法に
ついては第１、第２の実施例に示す同様の方法、同様の
条件を用いることが可能であり、第１、第２の実施例に
示すようにさまざまな方法を用いることが可能である。
また、貼合後熱処理条件についても、第１の実施例に示
す範囲で適用することが可能である。ウェハ直径、ウェ
ハ厚、酸化膜厚なども用途に応じて自由に選択すること
ができる。

【００４６】〔第４の実施例〕図４は、本発明における
半導体基板の製造方法の第４の実施例を示す工程図であ
る。ここで１〜４は図３と同一であり、５はシリコン基
板、６はエッチストップ層である。図４における工程は
以下の通りである。（ａ）シリコン基板５上にエッチストップ層６を形成す
る。（ｂ）エッチストップ層６上にエピタキシャル成長を行
い単結晶シリコン層１を形成する。（ｃ）単結晶シリコン層１上にアモルファスシリコン層
４を形成する。（ｄ）アモルファスシリコン層４と、別のシリコン基板
２上に形成した酸化膜３とを貼り合わせる。（ｅ）貼り合わせた基板に熱処理を行ってアモルファス
シリコン層４を単結晶化する。（ｆ）シリコン基板５とエッチストップ層６を除去し、
酸化膜３上に単結晶シリコン層１が形成されたＳＯＩ構
造の半導体基板を得ることができる。

【００４７】第４の実施例で示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。

【００４８】厚さ６２５μｍ、直径５インチ、比抵抗
０．０１Ωｃｍのｐ型シリコンウェハを３３％フッ酸中
で１４分間１Ａの直流電流を与えて陽極化成を行うと、
ｐ型シリコンウェハ上に厚さ１５μｍの多孔質シリコン
層が形成される。

【００４９】この多孔質シリコン層を４００℃１時間酸
化した後表面の酸化膜を除去して、１０４０℃、７６０
Ｔｏｒｒでジクロロシラン０．２リットル／ｍｉｎ、水
素２３０リットル／ｍｉｎを１０分間流してエピタキシ
ャル成長を行うと、多孔質シリコン層上に厚さ２μｍの
単結晶シリコン層が得られる。

【００５０】次に単結晶シリコン層にリンイオンをドー
ズ量３×１０¹⁵ｉｏｎｓ／ｃｍ²で注入して単結晶シリ
コン層上にｎ型アモルファスシリコン層を形成した後、
このアモルファスシリコン層と、別の直径５インチのシ
リコンウェハ上に形成した厚さ６０００Åの酸化膜とを
窒素中で貼り合わせる。

【００５１】さらに酸素中で１１５０℃５分間の熱処理
を行い、アモルファスシリコン層を単結晶化すると同時
にリンイオンを単結晶シリコン層中へ拡散させる。

【００５２】その後、フッ酸：硝酸：酢酸＝１：１２：
１７の混合液でシリコン基板を除去し、フッ酸：過酸化
水素＝１：５の混合液で多孔質シリコン層を除去する
と、厚さ６０００Åの酸化膜上に厚さ２μｍのｎ型シリ
コン層を有するＳＯＩ基板を得る。

【００５３】第４の実施例で示した工程を用いること
で、結晶欠陥の少ない単結晶シリコン層を酸化膜上に形
成することができ、単結晶シリコン層と酸化膜との界面
にボイドの発生しないＳＯＩ基板が得られる。またエッ
チストップ層として例えば多孔質シリコン層を設けるこ
とで、エッチング選択比を１０⁴とｐ型シリコンウェハ
より１００倍大きくとれるため、表面に乱れのない、均
一な厚さの単結晶シリコン層を得ることができる。

【００５４】ここで示した例ではエッチストップ層とし
て多孔質シリコン層を用いているが、この他にホウ素イ
オン打込などで形成した高濃度ｐ型シリコン層、高濃度
ｐ型エピタキシャル層、またはシリコン−ゲルマニウム
エピタキシャル層を用いることも可能である。またエッ
チストップ層を設けるシリコン基板はｐ型、ｎ型などさ
まざまな種類を用いることが可能である。エピタキシャ
ル成長法については第３の実施例に示すようにさまざま
の方法を用いることが可能であり、第３の実施例に示す
同様の条件を用いることが可能である。

【００５５】また本実施例ではエッチストップ層上にエ
ピタキシャル成長を行って単結晶シリコン層を形成して
いるが、エピタキシャル成長を行わず、単結晶シリコン
基板上に高エネルギーでホウ素イオンを打込んでエッチ
ストップ層上に単結晶シリコン層を形成することも可能
である。

【００５６】その他、アモルファスシリコン層形成方法
については第１、第２の実施例に示す同様の方法、同様
の条件を用いることが可能であり、第１、第２の実施例
に示すようにさまざまな方法を用いることが可能であ
る。また、貼合後熱処理条件についても、第１の実施例
に示す範囲で適用することが可能である。ウェハ直径、
ウェハ厚、酸化膜厚なども用途に応じて自由に選択する
ことができる。

【００５７】〔第５の実施例〕図５は、本発明における
半導体基板の製造方法の第５の実施例を示す工程図であ
る。ここで１は単結晶シリコン基板、４はアモルファス
シリコン層、７は絶縁体である。図５における工程は以
下の通りである。（ａ）シリコン基板１上にアモルファスシリコン層４を
形成する。（ｂ）アモルファスシリコン層４と絶縁体７とを貼り合
わせる。（ｃ）貼り合わせた基板に熱処理を行ってアモルファス
シリコン層４を単結晶化する。（ｄ）シリコン基板１を薄膜化して、絶縁体７上に単結
晶シリコン層１が形成されたＳＯＩ構造の半導体基板を
得ることができる。

【００５８】第５の実施例で示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。

【００５９】厚さ６２５μｍ、直径５インチ、比抵抗
１．０Ωｃｍのシリコンウェハ上にシリコンイオンをド
ーズ量３×１０¹⁵ｉｏｎｓ／ｃｍ²注入してアモルファ
スシリコン層を形成する。

【００６０】このアモルファスシリコン層と厚さ６２５
μｍの合成石英ガラスとを貼り合わせた後、窒素雰囲気
中で４００℃２時間の熱処理を行って、アモルファスシ
リコン層を単結晶化する。

【００６１】この後、シリコンウェハを延性モード研削
で６２０μｍ研削して、６２５μｍの合成石英ガラス上
に厚さ５μｍの単結晶シリコン層を有するＳＯＩ基板を
得る。

【００６２】第５の実施例で示した工程を用いること
で、結晶欠陥の少ない単結晶シリコン層を絶縁体上に形
成することができ、単結晶シリコン層と絶縁体との界面
にボイドの発生しないＳＯＩ基板が得られる。

【００６３】ここで示した例では絶縁体として合成石英
ガラスを用いているが、他に溶融石英ガラス、結晶化ガ
ラス、高融点ガラス、ソーダガラス、ホウケイ酸ガラ
ス、石英ガラスなどを用いることも可能である。また貼
合後熱処理条件は上記具体例のみに限定されることはな
く、２００℃〜４００℃の範囲内で適用することができ
る。その他、アモルファスシリコン層の形成法について
は第１、第２の実施例に示す同様の方法、同様の条件を
用いることが可能である。またここで示した例ではシリ
コンウェハを直接絶縁体と貼り合わせているが、第３、
第４の実施例に示すように、ｐ型シリコン基板上にエピ
タキシャル成長層を設けた半導体基板、エッチストップ
層と単結晶シリコン層とを設けた半導体基板を絶縁体と
貼り合わせることも可能である。この場合、第３、第４
の実施例に示す同様の方法、同様の条件を用いることが
可能である。ウェハ、絶縁体の大きさ、厚さなども用途
に応じて自由に選択することができる。

【００６４】〔第６の実施例〕図６は、本発明における
半導体基板の製造方法の第６の実施例を示す工程図であ
る。ここで１は第１の単結晶シリコン基板、２は第２の
単結晶シリコン基板、３は酸化膜、４はアモルファスシ
リコン層である。図６における工程は以下の通りであ
る。（ａ）第２のシリコン基板２上に酸化膜３を形成する。（ｂ）酸化膜３上にアモルファスシリコン層４を形成す
る。（ｃ）アモルファスシリコン層４と第１のシリコン基板
１とを貼り合わせる。（ｄ）貼り合わせた基板に熱処理を行ってアモルファス
シリコン層４を単結晶化する。（ｅ）第１のシリコン基板１を薄膜化して酸化膜３上に
単結晶シリコン層１が形成されたＳＯＩ構造の半導体基
板を得ることができる。

【００６５】第６の実施例で示した工程を用いて、具体
的にＳＯＩ基板を作製した一例を以下に示す。

【００６６】厚さ６２５μｍ、直径５インチ、比抵抗
１．０Ωｃｍのシリコンウェハを酸化して、表面に厚さ
２０００Åの酸化膜を形成する。

【００６７】その後、３００℃、圧力５×１０^-3Ｔｏｒ
ｒのアルゴンガスと圧力１×１０^-3Ｔｏｒｒの水素ガス
混合気体中でシリコンターゲットをスパッタして、酸化
膜上に厚さ１μｍのアモルファスシリコン層を形成す
る。

【００６８】この後、厚さ６２５μｍ、直径５インチ、
比抵抗１．０Ωｃｍのシリコンウェハをアモルファスシ
リコン層と窒素雰囲気中で貼り合わせた後、９５０℃２
時間の熱処理を行ってアモルファスシリコン層を単結晶
化する。

【００６９】その後、シリコンウェハを研削して、厚さ
２０００Åの酸化膜上に単結晶シリコン層を有するＳＯ
Ｉ基板を得る。

【００７０】第６の実施例で示した工程を用いること
で、結晶欠陥の少ない単結晶シリコン層を絶縁層上に形
成することができ、単結晶シリコン層と絶縁層との界面
にボイドの発生しないＳＯＩ基板が得られる。

【００７１】ここで示した例ではシリコン基板上に形成
した酸化膜上にアモルファスシリコン層を形成している
が、他に合成石英ガラス、溶融石英ガラス、結晶化ガラ
ス、高融点ガラス、石英ガラス、ソーダガラス、ホウケ
イ酸ガラス上に直接、またはこれらの絶縁体上にスパッ
タ法で形成した酸化膜などの上にアモルファスシリコン
層を形成することも可能である。この場合、貼合後熱処
理条件はシリコン基板上の酸化膜を用いた場合５００℃
〜１１５０℃の範囲で適用できることに対して２００〜
４００℃の範囲と、より低温で適用することが可能であ
る。またアモルファスシリコン形成法については、ここ
ではスパッタ法を用いているが、第２の実施例に示すよ
うに、他にプラズマＣＶＤ法、グロー放電法、アーク放
電法、光ＣＶＤ法、蒸着法などさまざまな方法で行うこ
とが可能である。さらにここで示した例ではシリコンウ
ェハを直接アモルファスシリコン層と貼り合わせている
が、第３、第４の実施例に示すように、ｐ型シリコン基
板上にエピタキシャル成長層を設けた半導体基板、エッ
チストップ層と単結晶シリコン層とを設けた半導体基板
をアモルファスシリコン層と貼り合わせることも可能で
ある。この場合、第３、第４の実施例に示す同様の方
法、同様の条件を用いることが可能である。ウェハ、絶
縁層の大きさ、厚さなども用途に応じて自由に選択する
ことができる。

【００７２】〔第７の実施例〕図７は、本発明による半
導体基板の製造方法の第７の実施例を示す工程図であ
る。図で１はシリコン基板、２は別のシリコン基板、３
は酸化膜、４はアモルファスシリコン層、１０は不純物
拡散層、８は厚い酸化膜、９は薄い酸化膜、１１はシリ
コン／酸化膜界面、１２はアライメント用構造体であ
る。

【００７３】図７における工程は以下の通りである。（ａ），（ｂ）シリコン基板１上に、通常の選択酸化工
程により膜厚の厚い酸化膜８と、それに比較して薄い酸
化膜９を形成する。（ｃ）フォトリソグラフィによるレジストマスクパター
ニングの後、イオン注入を行って不純物拡散層１０を形
成する。（ｄ）不純物活性化のためのアニール処理後、表面にＳ
ＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）コーティングを行
い、リフローで平坦化した後、酸化膜８および９のエッ
チングを行い、シリコン／酸化膜界面１１が露出したと
ころでエッチングを終了すると、厚く形成された酸化膜
８のうち下側酸化膜のみ残った領域が形成される。これ
をアライメント用構造体１２とする。（ｅ）別のシリコン基板２上に酸化膜３を形成し、酸化
膜３上にアモルファスシリコン層４を形成する。（ｆ）シリコン基板１とアモルファスシリコン層４を貼
り合わせる。（ｇ）貼合後熱処理を行い、シリコン基板１を薄膜化し
て、酸化膜３上にシリコン基板１が形成され、かつ不純
物拡散層１０を埋込層として有するＳＯＩ構造の半導体
基板を得ることができる。

【００７４】第７の実施例で示した工程を用いて具体的
にＳＯＩ基板を作製した一例を以下に示す。

【００７５】厚さ６２５μｍ、比抵抗１０〜２０Ωｃｍ
のｎ^-型シリコンウェハ表面を５００Å酸化して薄い酸
化膜を形成した後、マスクパターニングを行って１１０
０℃水素／酸素混合気体中で厚い酸化膜を形成する。

【００７６】次に、フォトリソグラフィによるレジスト
マスクパターニングを行ってヒ素イオンを加速エネルギ
ー６０ＫｅＶ、ドーズ量１×１０¹⁵ｉｏｎｓ／ｃｍ²を
ｎ^-型シリコンウェハ上に注入する。レジストを除去し
た後、窒素ガス中で１１００℃２時間ドライブ・インを
行ってｎ⁺型の高不純物濃度拡散層を形成する。

【００７７】この後、表面にＳＯＧコーティングを行
い、リフローで平坦化した後、希フッ酸水溶液でシリコ
ン表面が露出するまでエッチングを行う。

【００７８】別のシリコンウェハ上に酸化膜を形成した
後、３００℃，１×１０^-3Ｔｏｒｒのアルゴンガスと水
素ガスの混合気体中でシリコンターゲットをスパッタし
て、厚さ０．５μｍのアモルファスシリコン層を形成し
て、このアモルファスシリコン層と、エッチングで露出
したｎ^-型シリコンウェハ表面とを貼り合わせた後、１
０００℃１時間の熱処理を行ってアモルファスシリコン
層を単結晶化する。その後ｎ^-型シリコンウェハを研削
して、ｎ^-型半導体層中にｎ⁺型埋込層が形成されたＳ
ＯＩ基板を得る。

【００７９】第７の実施例に示す工程を用いることで、
第１〜第６の実施例と同様に低欠陥で、貼合界面にボイ
ドの発生しないＳＯＩ基板を作製できるとともに、半導
体層中に容易に埋込層を形成することができる。埋込層
を形成する場合、多くは半導体層表面側から高エネルギ
ーイオン注入を行って形成するため、半導体層が損傷し
て素子特性が悪化するという問題が生じやすいが、本実
施例に示す工程を用いることで、このような問題は解決
される。これにより、埋込層を有する半導体素子を形成
した場合、その製造歩留を大きく向上させることが可能
となる。

【００８０】本実施例で示したアライメント用構造体１
２ (以下アライメントマーク）はマスクパターニング工
程において、シリコン基板のアライメントを容易にする
ために設けている。アライメント精度を向上させること
で、より素子設計の微細化が可能となり、より集積度の
高い集積回路を製造することが可能となる。また素子設
計の自由度も大きくすることが可能となる。

【００８１】このアライメントマークは本実施例に示す
構造の他、溝構造をとることも可能である。この場合、
内部に酸化膜またはポリシリコン、あるいはその双方を
埋め込むことも可能であり、空洞のままとすることも可
能である。また溝構造は半導体層を貫通する構造とする
ことも可能であり、この場合も、内部を空洞とする、あ
るいは酸化膜やポリシリコンを埋め込むことが可能であ
る。これらはアライメント信号を屈折率や膜厚の違いに
よる光学的信号により検出することができる。またアラ
イメントマークとして素子領域と不純物分布の異なる領
域を形成して用いることも可能である。このような不純
物分布の違いは赤外線（または遠赤外線）により検出す
ることができる。また図７では断面図のみ示している
が、アライメントマークの表面形状は十字型、丸型など
特に限定されず、アライメント可能なものであればどの
ような形状でも用いることが可能である。

【００８２】アライメントマークが溝構造の場合、リア
クティブ・イオン・エッチング（ＲＩＥ）などのドライ
エッチングや、テトラメチルアンモニウムハイドライド
（ＴＭＡＨ）、水酸化カリウム水溶液、エチレンジアミ
ン、カテコールおよびピラジンの混合液、ヒドラジン水
溶液などを用いたウェットエッチングにより形成するこ
とが可能である。

【００８３】アライメントマークが溝構造の場合、溝の
深さを薄膜化後のシリコン層厚と同じ深さにすること
で、シリコン層を薄膜化する際の研削あるいはエッチン
グストッパとして用いることも可能である。

【００８４】本実施例では半導体層としてｎ^-型シリコ
ン基板、埋込層としてｎ⁺型拡散層を用いているが、目
的とする半導体素子によって半導体層および埋込層の種
類はさまざまに選択することができる。また半導体層と
しては本実施例に示すシリコン基板の他、第３、第４の
実施例に示すようにｐ型シリコン基板上のエピタキシャ
ル層、エッチストップ層上の単結晶シリコン層を用いる
ことも可能である。

【００８５】本実施例では絶縁層上にアモルファスシリ
コン層を形成しているが、第１〜第５の実施例に示すよ
うに半導体層上にアモルファスシリコン層を形成するこ
とも可能である。半導体層としては上記のようにさまざ
まなものを用いることが可能である。

【００８６】本実施例では絶縁層としてシリコン基板上
の酸化膜を用いているが、第６の実施例に示すように合
成石英ガラスをはじめさまざまな絶縁層、絶縁体を用い
ることが可能である。

【００８７】本実施例では酸化膜のエッチングをウェッ
トエッチングで行っているが、ドライエッチングで行う
ことも可能である。

【００８８】また上記のようにアライメントマークによ
って内部構造体の情報を得ることができるので、アライ
メントマークを利用して、例えばｐ型層とｎ型層とイオ
ンの打ち分けを行った後、どのように打ち分けたかを外
部から容易に検知することが可能となる。

【００８９】以上の他、ウェハ厚、酸化膜厚などの基板
作製条件としては第１〜第６の実施例に示すようにさま
ざまな場合を選択することが可能である。

【００９０】〔第８の実施例〕図８は本発明による半導
体基板を用いて作製した液晶画像表示装置の一例を示す
断面図である。ここで１０１は非光透過性基板、１０２
は光透過性絶縁層、１０３は半導体単結晶層、１０４は
画素スイッチング素子、１０５は駆動回路、１０６は周
辺回路、１０７は封止材、１０８は液晶、１０９はカバ
ーガラス、１１０は開口部である。

【００９１】図８における工程は以下の通りである。（ａ）第１〜第６の実施例に示すいずれかの方法を用い
て、ＳＯＩ構造の半導体基板を作製する。（ｂ）集積回路プロセス技術を用いて、半導体単結晶層
１０３上に液晶画像表示装置に必要な半導体素子であ
る、画素スイッチング素子１０４、駆動回路１０５、周
辺回路１０６をそれぞれ形成する。（ｃ）その後、カバーガラス１０９、封止材１０７を用
いて、液晶１０８を封入した後、液晶画素部の下方１１
０にあたる非光透過性基板１０１を裏面から、光透過性
絶縁層１０２まで異方性エッチングにより除去して開口
部１１０を設けて、光透過にして、液晶画像表示装置を
得ることができる。なお、液晶部分には配向膜、対向電
極、フィルター、偏光板などが必要であるが、図８では
省略している。

【００９２】第８の実施例で示した工程を用いて、具体
的に液晶画像表示装置を作製した一例を以下に示す。厚
さ６２５μｍのシリコン基板上に形成された厚さ３００
０Åの酸化膜と、別のシリコン基板上、あるいは別のシ
リコン基板上のエピタキシャル層上のアモルファスシリ
コン層とを貼り合わせた後、９００℃１時間の熱処理を
行い、アモルファスシリコン層を単結晶化する。その
後、別のシリコン基板を研削して、あるいは別のシリコ
ン基板をエッチングなどで除去して薄膜化を行い、厚さ
３０００Åの酸化膜上に厚さ１μｍの単結晶シリコン層
が形成されたＳＯＩ構造の半導体基板を作製する。この
半導体基板上の単結晶シリコン層に、一般的なＭＯＳ集
積回路製造技術を用いて電解効果トランジスタを作製し
て相互に接続することにより相補性素子、およびその集
積回路を作製して、液晶画像表示装置に必要な画素スイ
ッチング素子、駆動周辺回路を形成する。この後、カバ
ーガラスにブラックマトリクスおよびカラーフィルター
共通電極を形成して、配向処理を行う。アクティブ・マ
トリクス基板に配向処理を行い、シール材を印刷した
後、両者を組み立てて液晶を注入する。この液晶に関す
る諸工程は一般的な液晶表示装置製造技術を用いた。

【００９３】液晶画素部下部のシリコン基板は、周囲を
窒化膜でマスクした後、３０％水酸化カリウム水溶液を
１１０℃に加熱してエッチングを２．１時間行って除去
する。このエッチング液は異方性を示すので、高い精度
で液晶画素部下部のシリコン基板のみを除去することが
可能である。以上によってシリコン基板上に開口部を設
けた光透過型液晶画像表示装置を得ることができる。

【００９４】ＳＯＩ構造の半導体基板の作製方法、基板
厚、酸化膜厚の設定などは第１〜第６の実施例に示した
ようにさまざまなものが可能である。また開口部を設け
るためのエッチング液としてはこの他にエチレンジアミ
ン、カテコールおよびピラジンの混合液、ヒドラジン水
溶液、テトラメチルアンモニウムハイドライド（ＴＭＡ
Ｈ）などを用いることが可能である。また、リアクティ
ブイオンエッチング（ＲＩＥ）によっても、シリコン基
板上に開口部を設けることができる。

【００９５】第８の実施例に示す工程を用いることで、
高速動作が可能なラッチアップのない、耐放射線特性に
すぐれた素子や回路を、液晶画像表示画素と同一基板上
に集積した高性能な装置を提供することができる。また
この装置は第１〜第６の実施例に示したように欠陥の少
ない半導体基板を用いて作製するため、高性能であると
同時に信頼性を高くすることができる。さらにシリコン
基板を非光透過性基板として用いることで、熱的、機械
的、化学的、物理的に従来のシリコン集積回路プロセス
ときわめて整合性が良くなる。

【００９６】〔第９の実施例〕図９は本発明による半導
体基板を用いた半導体装置の一作製例を示す工程図であ
る。ここで１０１はシリコン基板、１０２は酸化膜、１
０３は単結晶シリコン層、１１１はｐ型アモルファスシ
リコン層、１１２はｎ型アモルファスシリコン層、１１
３はｐ型チャネル層、１１４はｎ型チャネル層、１１５
はパッド酸化膜、１１６はフィールド酸化膜、１１７は
ポリシリコンゲート電極、１１８はｎ型ソース／ドレイ
ン領域、１１９はｐ型ソース／ドレイン領域である。

【００９７】図９における工程は以下の通りである。（ａ），（ｂ）第１〜第５の実施例に示すいずれかの方
法を用いてＳＯＩ構造の半導体基板を作製する。このと
き（ａ）単結晶シリコン基板または単結晶シリコン層上
１０３にパターニングを行い、ｐ型アモルファスシリコ
ン層１１１およびｎ型アモルファスシリコン層１１２を
形成した後、酸化膜１０２と貼り合わせる。（ｂ）貼合
後熱処理を行い、シリコン層を薄膜化して酸化膜１０２
上にｐ型チャネル層１１３とｎ型チャネル層１１４の形
成されたＳＯＩ構造の半導体基板を得ることができる。

【００９８】この半導体基板上に以下の工程を用いて半
導体装置を作製する。（ｃ）ｐ型チャネル層１１３とｎ型チャネル層１１４上
にパッド酸化膜１１５を形成する。（ｄ）パッド酸化膜１１５上にパターニングを行った
後、フィールド酸化膜１１６を形成してｐ型チャネル層
１１３とｎ型チャネル層１１４とを分離する。（ｅ）ｐ型チャネル層１１３上にポリシリコンゲート電
極１１７およびｎ型ソース／ドレイン領域１１８を形成
し、ｎ型チャネル層１１４上にポリシリコンゲート電極
１１７およびｐ型ソース／ドレイン領域１１９を形成す
る。

【００９９】以上の工程を用いることで、図８に示す半
導体装置を得ることができる。

【０１００】第９の実施例で示した工程を用いて、具体
的に半導体装置を作製した一例を以下に示す。

【０１０１】厚さ６２５μｍのシリコン基板上にドーズ
量１×１０¹⁶ｉｏｎｓ／ｃｍ²でホウ素イオンおよびリ
ンイオンを注入してシリコン基板上にｐ型アモルファス
シリコン層およびｎ型アモルファスシリコン層を形成す
る。それぞれのイオン注入領域はフォトリソグラフィに
よるレジストマスクパターニングを行って分離する。

【０１０２】次にｐ型アモルファスシリコン層およびｎ
型アモルファスシリコン層とを別のシリコン基板上に形
成した厚さ３５００Åの酸化膜と窒素雰囲気中で貼り合
わせた後、１１５０℃５分間の熱処理を行う。

【０１０３】この後、研磨によって薄膜化を行い、３５
００Åの酸化膜上に厚さ２４００Åのｐ型シリコン層お
よびｎ型シリコン層の形成されたＳＯＩ構造の半導体基
板を得る。

【０１０４】この半導体基板上に以下のプロセスを用い
て素子を形成する。シリコン層表面を５００Å酸化して
パッド酸化膜を形成した後、ＬＰ−ＣＶＤ法により窒化
膜マスクパターニングを行う。

【０１０５】その後、１０００℃〜１１００℃水素／酸
素混合気体中でフィールド酸化を行ってフィールド酸化
膜５０００Åを形成し、ｐ型チャネル領域とｎ型チャネ
ル領域とを分離する。

【０１０６】次に、ＬＰ−ＣＶＤ法でポリシリコンを２
０００〜５０００Å堆積した後、パターニングを行って
厚さ６５０Åのポリシリコンゲート電極を形成する。

【０１０７】さらにフォトリソグラフィを行った後、リ
ンイオンを４×１０¹¹ｉｏｎｓ／ｃｍ²注入してｎ型ソ
ース／ドレイン領域を、ホウ素イオンを４×１０¹¹ｉｏ
ｎｓ／ｃｍ²注入してｐ型ソース／ドレイン領域を形成
する。

【０１０８】この後、図では省略しているが、層間絶縁
膜を堆積して、コンタクトホールを開口した後アルミニ
ウム電極を形成して、半導体装置を完成させる。

【０１０９】図９に示す半導体装置はＣＭＯＳトランジ
スタであるが、本実施例に示す工程を用いて作製した場
合、素子形成プロセスにおいてチャネル層の形成工程を
省略することができるので、従来例に示すＳＯＩ構造の
半導体基板上にＣＭＯＳトランジスタを作製する場合に
比べて、コスト削減、工程簡略化などの点で有利とな
る。

【０１１０】また、第９の実施例に示す工程を用いて作
製したＣＭＯＳトランジスタは、バルクシリコン基板上
に作製したＣＭＯＳトランジスタに比べて５０％以上高
速で動作することができる。リングオシレータ遅延時間
をみると、バルクシリコン基板上のＣＭＯＳトランジス
タではチャネル長１．０μｍで２１０ｐｓ、０．５μｍ
で７０ｐｓの遅延が起こるのに対して、ＳＯＩ基板上の
ＣＭＯＳトランジスタではチャネル長１．０μｍで９０
ｐｓ、０．５μｍで３５ｐｓの遅延となる。

【０１１１】なお、本実施例では、ＣＭＯＳトランジス
タの例を示しているが、ＰＭＯＳトランジスタ、ＮＭＯ
Ｓトランジスタ、バイポーラトランジスタとＭＯＳトラ
ンジスタの混載するＢｉＣＭＯＳトランジスタ、ＢｉＰ
ＭＯＳトランジスタ、ＢｉＮＭＯＳトランジスタなどを
形成する場合も同様に従来例を用いた場合に比べ有利で
ある。

【０１１２】また、埋込層を有する半導体装置を作製す
る場合、第７の実施例に示す半導体基板を用いることで
貼合面側すなわち素子の裏面側から容易に埋込層を形成
することができるので、従来例に示す半導体基板上に埋
込層を形成する場合に比べてコスト削減、工程簡略化の
点で有利となる他、埋込層形成時に素子を形成する半導
体層に多量の欠陥が生じる問題も解決することができ
る。

【０１１３】ＳＯＩ構造の半導体基板の作製方法、基板
厚、酸化膜厚の設定などについては第１〜第６の実施例
に示したようにさまざまなものが可能である。

【０１１４】また、第６の実施例に示すように、酸化
膜、石英ガラスなどの絶縁層、または絶縁体上にアモル
ファスシリコン層を形成した後、単結晶シリコン基板ま
たは単結晶シリコン層と貼り合わせて、ＳＯＩ構造の半
導体基板を作製することも可能である。また本実施例で
はｐ型層とｎ型層を半導体基板上に形成しているが、ｐ
型層とｉ型層、ｎ型層とｉ型層、ｐ型層とｎ型層とｉ型
層を形成することも可能である。

【０１１５】

【発明の効果】以上説明したように、半導体層を有する
第１の基板と、絶縁層を有する第２の基板の、前記半導
体層と前記絶縁層とを、非晶質半導体層を介して貼り合
わせた後、熱処理を行って絶縁層上に単結晶半導体層を
有する半導体基板を作製することで、結晶欠陥の少な
い、均一な厚さを有する半導体層を、欠陥の少ない絶縁
層上に形成でき、かつ半導体層と絶縁層との接合が強固
で接合界面にボイドの発生しないＳＯＩ基板を提供する
ことができる。

【０１１６】また、シリコンウェハの外周部までアモル
ファス化した後、熱処理により接合されることから、外
周部まで接着強度を向上することができる。これにより
シリコンウェハ全面をＳＯＩ基板として使用できるの
で、従来よりも有効利用領域を大きくすることができ、
シリコンウェハ全面にデバイスを形成することができ、
生産性や、ウェハ外周部デバイスの歩留向上、デバイス
設計上の自由度が大きくとれるなどの効果がある。

【０１１７】また、この基板上にデバイスを作製した場
合、リーク電流によって素子が目的通りの動作が行えな
くなるという問題点を解決できる効果がある。例えばＭ
ＯＳトランジスタを形成した場合、寄生ＭＯＳトランジ
スタによるリーク電流を小さくするためには基板に高電
位を印加しなければならないが、本発明により作製した
半導体基板を用いることで、高電位を印加しなくてもリ
ーク電流を小さくすることができるという効果がある。

【０１１８】また、ＣＭＯＳトランジスタを形成した場
合、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタ
が共存するため、リーク電流を小さくするために各々正
と負の高電位を印加しなければならないので、適正な基
板電位の設定が難しいという問題点があったが、本発明
により作製した半導体基板を用いることで、高電位を印
加する必要がなく、基板電位の設定を容易にすることが
できるという効果がある。

【０１１９】さらにバイポーラトランジスタを形成した
場合、コレクタ抵抗を下げるために薄膜化後基板に埋込
層を形成しなければならないが、本発明により作製した
半導体基板を用いることで埋込層を形成しなくてもコレ
クタ抵抗の小さい、高速動作を行うバイポーラトランジ
スタを容易に作製することができるという効果がある。

【０１２０】またダイオードを形成した場合、貼合界面
が安定化するので絶縁層上の接合部に流れる、空乏化に
よるリーク電流を小さくすることができるという効果が
ある。

【０１２１】さらに基板電位、絶縁層厚などデバイス設
計上の自由度を大きくとれることから、素子の応用範囲
をより広くすることができる効果がある。

【０１２２】また素子が目的通りの動作を行えることか
ら、ウェハや、デバイス上の歩留りを向上することがで
きる効果がある。

【図面の簡単な説明】

【図１】本発明による半導体基板の製造方法の第１の実
施例を示す工程図。

【図２】本発明による半導体基板の製造方法の第２の実
施例を示す工程図。

【図３】本発明による半導体基板の製造方法の第３の実
施例を示す工程図。

【図４】本発明による半導体基板の製造方法の第４の実
施例を示す工程図。

【図５】本発明による半導体基板の製造方法の第５の実
施例を示す工程図。

【図６】本発明による半導体基板の製造方法の第６の実
施例を示す工程図。

【図７】本発明による半導体基板の製造方法の第７の実
施例を示す工程図。

【図８】本発明による半導体基板を用いた液晶画像表示
装置の一作製例を示す工程図。

【図９】本発明による半導体基板を用いた半導体装置の
一作製例を示す工程図。

【図１０】従来例による直接貼合法によるＳＯＩ基板作
製法を示す工程図。

【図１１】アモルファスシリコン層を形成するのに必要
なイオンドーズ量と基板温度との関係を示したグラフ。

【符号の説明】

１第１の単結晶シリコン基板（単結晶シリコン層）２第２の単結晶シリコン基板３酸化膜４アモルファスシリコン層５（ｐ型）シリコン基板６エッチストップ層７絶縁体８厚い酸化膜９薄い酸化膜１０不純物拡散層１１シリコン／界面酸化膜１２アライメント用構造体１０１非光透過性基板（シリコン基板）１０２光透過性絶縁層（酸化膜）１０３半導体単結晶層（単結晶シリコン層）１０４画素スイッチング素子１０５駆動回路１０６周辺回路１０７封止材１０８液晶１０９カバーガラス１１０開口部１１１ｐ型アモルファスシリコン層１１２ｎ型アモルファスシリコン層１１３ｐ型チャネル層１１４ｎ型チャネル層１１５パッド酸化膜１１６フィールド酸化膜１１７ポリシリコンゲート電極１１８ｎ型ソース／ドレイン領域１１９ｐ型ソース／ドレイン領域

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/324 Ｚ 21/762

Claims

【特許請求の範囲】

【請求項１】半導体層を有する第１の基板と絶縁層を
有する第２の基板が貼り合わされて層構造とされた半導
体基板において、前記半導体層と前記絶縁層との前記貼り合わせ界面に、
熱処理により非晶質半導体層を変質させた半導体層が存
在することを特徴とする半導体基板。
【請求項２】前記半導体層と前記絶縁層の界面に、該
半導体層上に形成した半導体素子が悪影響を受けない程
度の前記非晶質半導体が存在することを特徴とする請求
項１に記載の半導体基板。
【請求項３】前記熱処理により前記非晶質半導体層を
単結晶化させたことを特徴とする請求項１又は２に記載
の半導体基板。
【請求項４】半導体層を有する第１の基板の前記半導
体層上に非晶質半導体層を形成する工程と、絶縁層を有する第２の基板の該絶縁層上に、前記第１の
基板の非晶質半導体層を貼り合わせる工程と、前記貼り合わせた基板の前記非晶質半導体層を熱処理に
より変質させて接合する工程と、を含むことを特徴とす
る半導体基板の製造方法。
【請求項５】前記非晶質半導体層を前記第２の基板の
絶縁層上に形成することを特徴とする請求項４に記載の
半導体基板の製造方法。
【請求項６】半導体層を有する第１の基板と、絶縁層
を有する第２の基板を貼り合わせて作製する半導体基板
の製造方法において、前記半導体層上に、前記半導体層とは異なる材料の領域
及びアライメントマークとなる領域を形成する工程と、前記半導体層、または前記絶縁層上に非晶質半導体層を
形成する工程と、前記非晶質半導体層と前記絶縁層、または前記非晶質半
導体層と前記半導体層とを貼り合わせる工程と、前記貼り合わせた基板に熱処理を行って前記非晶質半導
体層を変質させて接合する工程と、を含むことを特徴と
する半導体基板の製造方法。
【請求項７】前記半導体層とは異なる材料の領域およ
び前記アライメントマークとなる領域を利用して、前記
半導体層の加工および前記半導体層への素子形成のう
ち、少なくとも一方の工程を行うことを特徴とする請求
項６記載の半導体基板の製造方法。
【請求項８】前記熱処理により、前記非晶質半導体層
を単結晶化することを特徴とする請求項４〜７のいずれ
か１項に記載の半導体基板の製造方法。