CN102077321A - 包括具有凹陷漏极与源极区及非保形金属硅化物区的mos晶体管的cmos器件 - Google Patents

包括具有凹陷漏极与源极区及非保形金属硅化物区的mos晶体管的cmos器件 Download PDF

Info

Publication number
CN102077321A
CN102077321A CN2009801254924A CN200980125492A CN102077321A CN 102077321 A CN102077321 A CN 102077321A CN 2009801254924 A CN2009801254924 A CN 2009801254924A CN 200980125492 A CN200980125492 A CN 200980125492A CN 102077321 A CN102077321 A CN 102077321A
Authority
CN
China
Prior art keywords
source area
metal silicide
drain region
transistor
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009801254924A
Other languages
English (en)
Inventor
J·霍尼舒尔
U·格里布诺
A·魏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=41396603&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN102077321(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN102077321A publication Critical patent/CN102077321A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

具有凹陷漏极与源极组构的晶体管(150)中的非保形金属硅化物层(156)对于应变引发机制、漏极/源极电阻等可以提供增强的效率。为了此目的，在某些情况中，非晶化注入制造方法可以在硅化制造方法之前予以执行，而在其它情况中，可以使用非等向性沉积耐火金属(156)。

Description

包括具有凹陷漏极与源极区及非保形金属硅化物区的MOS晶体管的CMOS器件
技术领域
大致上在此揭露的发明内容是有关集成电路，并且，更具体而言，是有关具有凹陷漏极区和源极区以及应变沟道(strained channel)区的高性能晶体管，该应变信道区系藉由使用例如应力迭层(stressed overlayer)的应力源(stress source)以强化在MOS晶体管的信道区域中的电荷载子移动率(charge carrier mobility)。
背景技术
大体上，目前在半导体制造的领域中实行有复数种制造方法技术，其中，就例如微处理器(microprocessor)、先进储存芯片(advanced storage chip)等复杂电路而言，CMOS技术在操作速度和/或电力消耗和/或成本效益方面由于具有优秀的特性而成为目前最有前景的方案。在使用CMOS技术制造复杂的集成电路期间，数百万个晶体管(亦即N-沟道(N-channel)晶体管和P-沟道(P-channel)晶体管)会形成在包含结晶(crystalline)半导体层的基材上。MOS晶体管，不论就N-信道晶体管或P-信道晶体管而言，包括所谓的PN接面(PN junction)，该PN接面藉由配置于漏极区和源极区之间的反向(inversely)或弱浓度掺杂的信道区域与高浓度掺杂的该漏极区和该源极区的界面而形成。该信道区的导电性(亦即导电信道(conductive channel)的驱动电流(drive current)能力)是由形成为接近于该信道区并藉由薄绝缘层分离开的闸极电极(gate electrode)所控制。在由于施加适当控制电压于该闸极电极而形成导电信道时，该信道区的导电性是取决于(除了别的之外)掺杂浓度、主要电荷载子的移动率以及(对该信道区域朝该晶体管宽度方向的给定延伸而言)取决于该源极区和漏极区之间的距离(也称为沟道长度)。因此，该信道区域的整体导电性以及当施加该控制电压至该闸极电极时在该绝缘层之下迅速产生导电沟道的能力系实质上决定了该MOS晶体管的效能。因此，该沟道长度的缩减是用于达成增加该集成电路的操作速度和封装密度时的支配性设计标准。
然而，该晶体管尺寸的持续缩减牵涉多个与此相关而必须处理的问题，以避免过度地抵销由持续减少MOS晶体管的该沟道长度所获致的优点。在此考虑上的一个主要问题是要在漏极区和源极区以及任何连接其上的接点中提供低的片电阻(sheet resistivity)和接触电阻并维持沟道的可控制性。例如，缩减该沟道长度必须要增加该闸极电极和该信道区域之间的电容耦合(capacitive coupling)，这会导致需要缩减该闸极绝缘层的厚度。目前，以二氧化硅(silicon dioxide)为基础的闸极绝缘层的厚度是在1至2奈米(nm)的范围内，其中，有鉴于当缩减该闸极介电厚度时漏电流(leakage current)典型上会以指数方式(exponentially)增加，而较不期望进一步的缩减。为了这个原因，在先进晶体管设计中，高k(high-k)介电材料可使用于该闸极介电层中，其可能与在该闸极电极中的金属结合，以增强沟道控制性和缩减由传统闸极材料的高闸极电阻所引起的讯号传播延迟，其中，该传统闸极材料例如为结合金属硅化物的多晶硅(polysilicon)。
该关键尺寸(意即该晶体管的该闸极长度)的持续尺寸缩减，必需要采用和新发展出有关上述问题的高度复杂制造方法技术。因此，已提出：藉由针对给定之信道长度增加在信道区域中的电荷载子移动率而增强该晶体管组件的该信道导电性以促进晶体管效能，从而提供用以达成能与未来科技节点(node)的优势匹敌而同时并避免或至少暂缓许多前述问题效能增进的濳力，或是当与其它效能增进技术(例如高k闸极介电质等)结合时达到进一步增加之效能。用于增加该电荷载子移动率的一个有效机制是更改在该信道区域中的晶格(lattice)结构，例如藉由于该信道区域的附近产生拉伸或压缩应力以制造对应的应变于该信道区域中，造成电子(electron)与电洞(hole)的更改之移动率。例如，对于标准硅基材而言，于该信道区域产生拉伸应变会增加电子的移动率，然后会直接转换成导电性、以及驱动电流(drive current)和操作速度的相应增加。另一方面，在该信道区域的压缩应变会增加电洞的移动率，因此提供增强P-型(P-type)晶体管的效能的潜力。将应变或应力引入集成电路制造是极度有效的方法，因为，例如，应变硅(strained silicon)可视为“新”形式的半导体材料而可实现快速强力半导体器件的制造，并且不须昂贵的半导体材料，同时许多广为接受的生产技术仍可使用。
依据一个用于在晶体管组件的信道区域中产生应变的有效方法，在基本的晶体管结构之上所形成的介电材料能以高度受应力状态来设置以于晶体管(尤其是在晶体管的信道区域)引发需要的应变形式。例如，该晶体管结构典型是埋置于层间介电材料(interlayer dielectric material)中，而该层间介电材料能提供需要的个别晶体管结构的机械和电气完整性并且可提供用于形成额外线路层的平台，其中，该线路层典型上系为提供介于该个别电路组件之间的电气互连(interconnection)所必须者。也就是，典型而言可提供复数个线路层或金属化(metallization)层，其包含位准金属线和具有适当导电材料之垂直通孔(via)，以建立电气连结。所以，必须提供适当的接触结构来将实际的电路组件连结至第一层的金属层，其中，该电路组件例如为晶体管、电容器等、或其个别部位。为了这个目的，该层间介电材料必须适当地图案化以提供用以连接至该电路组件的期望要接触范围的个别开口，其可典型地藉由使用蚀刻停止材料结合实际的层间介电材料而完成。
例如，二氧化硅是一种广为接受的层间介电材料，其可结合氮化硅(silicon nitride)，而氮化硅可作为在形成接触开口时的有效蚀刻停止材料。因此，该蚀刻停止材料(意即氮化硅材料)与该基本晶体管结构紧密接触，也因此可有效地用于在该晶体管中引发应变，特别是氮化硅可基于广为接受并具有高内部应力的电浆强化化学气相沉积(plasma enhanced chemical vapor deposition；CVD)技术而沉积。例如，可藉由选择适当沉积参数而将氮化硅可以高达2GPa、甚至更高的高内部压缩应力予以沉积。另一方面，可藉由适当调整制造方法参数(例如，特别是，在沉积该氮化硅材料期间离子轰炸的角度)而将适度高的内部拉伸应力位准产生达到1Gpa或更高。结果，在晶体管组件的信道区域中所产生的应变强度可取决于该介电蚀刻停止材料的内部应力位准以及受应力之介电材料的厚度、并结合该高度受应力之介电材料相对于该信道区域的有效偏移。因此，以强化晶体管效能的观点，是期望要增加该内部应力位准并且也要提高在该晶体管组件附近的高度受应力之介电材料的量，同时将该受应力之介电材料放置成尽量靠近该信道区域。
惟结果是，氮化硅材料的该内部应力位准会受限于目前所有的电浆强化(plasma enhanced)CVD技术的整体沉积能力，且该有效层厚度也会实质上取决于基本的晶体管形貌(topography)以及邻近的电路组件之间的距离。因此，虽然提供了显著的优势，但是该应力转移机制的效率会大幅地依赖制造方法和器件特性并且导致具有闸极长度50nm或更短的广为接受的标准晶体管设计有降低的效能增益，这是因为给定的器件形貌和各个沉积制造方法的间隙填充能力，结合由复杂的间隔件(spacer)结构所引起之高度受应力材料从该信道区域的普通高之偏移，可能会缩减在该信道区域中最终获得之应变。
为了这个原因，当在介于该信道区域和该闸极绝缘层之间的界面附近考虑二维(two-dimensional)晶体管组构时，已有建议使用凹陷的晶体管架构，亦即在该架构中，部份的该漏极区和源极区相对于该信道区域(至少其顶表面)而凹陷，以便能将高度受应力介电材料相较于非凹陷(non-recessed)组构沉积为较低之高度，并因此有效强化将侧边应力转移至该信道区域中的机制，这是因为该介电材料的内部应力也会施加于侧边方向而不是只受限于该半导体材料的表面区域。此外，除了主要强化该整体应力转移机制之外，形成在该漏极区和源极区中的该凹陷也会提供增加的表面区域而可用于硅化(silicidation)制造方法，其中，该硅化制造方法系典型地用以缩减在该漏极区和源极区之内的整体串联电阻。在先进晶体管组件中，典型可使用复数个应变引发机制，例如可埋置应变半导体材料于P-沟道晶体管的漏极区和源极区中，其中，举例而言，硅/锗(germanium)合金会提供应变状态于该漏极区和源极区中，这也会引发压缩应变于该信道区域中。此外，接触组件可基于也会产生适当的高内部应力位准的沉积配方(recipe)而形成，其也可有利地被使用以强化晶体管效能。所以，由应变引发机制所获得的各种影响的微妙组合，及结合该金属硅化物的该凹陷的尺寸与形状会因此决定该晶体管的整体驱动电流能力。例如，虽然以强化基本硅材料的导电性之观点而言，金属硅化物的增加量是有利的，但是当调整整体晶体管特性时，用于特定材料组成物(例如硅化钴(cobalt silicide)、硅化镍(nickel silicide)、硅化镍铂(nickel platinum silicide)等)的金属硅化物的质量，以及该金属硅化物相对于该信道区域的距离等，有鉴于与其它的效能强化机制的相互依赖而都必须列入考虑。例如，虽然金属硅化物相对于信道区域的距离之缩减就其本身而言是视为有利的，但在应变沟道组构中，应变增加的程度会过度补偿(overcompensate)串联电阻的些微局部缩减(其可藉由缩减介于该金属硅化物和该信道区域之间的距离而达成)。也就是说，藉由将该金属硅化物配置成较接近该信道区域，则亦可观察到应变转换的某程度之缩减，这是因为该金属硅化物系作为缓冲材料并因此相对于传播进入该信道区域的应力系作用为阻力。所以，缩减的电阻有可能被增加之“应力转移阻力(stress transfer resistance)”所过度补偿，因此导致当个别考虑每个效能增强机制时会预期到的缩减之效能增益。在其它情况中，例如，当硅/锗材料可以并入该漏极区和源极区时，放置成接近该信道区域的该金属硅化物会消耗应变硅/锗材料，因此也降低了其效能，这也会导致较不显著的效能增益，因此使得例如磊晶(epitaxial)生长技术等的各个制造技术较无效果，但同时仍然需要大量的循环时间，因而需要大的整体生产成本。
本发明内容系有关可以避免或至少减少上述提及的一个或多个问题的影响之各种方法及器件。
发明内容
以下提出本发明的简要总结以提供对本发明的一些态样的基本了解。此发明内容并不是本发明的详尽的概要。它并非要辨识本发明的重要或关键组件或要描绘本发明的范围。它的唯一目的是以简化形式提出一些概念以作为对稍后讨论的更细节叙述之序言。
大致上，本发明内容系有关技术及半导体器件，其中，在凹陷的晶体管组构中之漏极和/或源极电阻可以藉由调适形成在凹陷漏极区和/或源极区的暴露表面部份上的金属硅化物层的厚度轮廓而被强化。与形成金属硅化物区域的传统策略(其中，实质上均匀的层厚度以及实质上保形(conformal)金属硅化物层可设置于该漏极区和源极区)相反的是，本发明系揭露，至少在其中一种晶体管类型的该漏极区和源极区的至少其中之一考虑到非保形(non-conformal)硅化的过程，因此能够在该凹处内的实质上垂直表面部份缩减该金属硅化物厚度，同时于实质上位准部份(亦即位于该凹处的底部仍然维持所需要的增加厚度)。所以，仍可提供用于从该信道区域接受电荷载子的整体增加区域，因此缩减了用于“散布(spread)”该漏极/源极电流的电阻，而在另一方面，可缩减在闸极绝缘层附近之该金属硅化物的厚度以及该金属硅化物与该信道区域的距离。因此，可以降低该金属硅化物对于其它应变引发(strain-inducing)机制(例如形成在该凹处之内的受应力介电材料、嵌入半导体合金等)的影响，使得可以达成结合强化的整体晶体管效能。在一些于此揭露的说明态样中，可以藉由“非保形”地修改该凹陷漏极和/或源极范围的结晶结构(例如藉由执行离子注入(ion implantation)制造方法)而达成金属硅化物之非保形形成，因而于对应的制造方法期间提供增强的金属和硅扩散，使得可基于注入参数来调整反应率，其因而可高度准确地被控制。所以，在适当调适在该凹处之内的该金属硅化物层的局部厚度时可以提供高度灵活性，从而能够逐渐调适晶体管特性。在其它于此揭露的说明态样中，该非保形金属硅化物可基于用于提供耐火金属之高度非等向性(anisotropic)沉积配方而获得，其接着可导致相应的非保形层厚度。
在此揭露的一种例示半导体器件包括晶体管，该晶体管包括连结至沟道区的漏极区和源极区，其中，该漏极区和/或该源极区具有凹陷组构并包括具有非保形厚度的金属硅化物层。该半导体器件进一步包括与该金属硅化物层接触之应力引发介电层。
一种在此揭露的例示方法包括形成凹处于晶体管的漏极区和/或源极区。此外，金属硅化物系以非保形方式在该凹处中形成，并且最后在该漏极区和源极区之上形成形成应变引发层。
一种在此揭露的另一种例示方法包括在晶体管的漏极区和/或源极区中形成凹处。此外，执行离子注入制造方法以用非保形方式修改在该凹处中的漏极区和/或源极区的暴露区域。该方法进一步包括沉积金属于该漏极区和源极区之上，以及执行热处理以于该凹处之内用非保形方式产生金属硅化物。
附图说明
本发明可藉由参考以下叙述及配合随附的图式而了解，其中，相同的组件符号代表相似的组件，并且其中：
图1a至图1f示意地说明半导体器件的截面图，该半导体器件包含在各种制造阶段期间容置凹陷漏极和源极组构的晶体管，其中，依据说明的实施例，金属硅化物可以藉由使用晶格破坏离子注入制造方法而以非保形方式提供。
图1g示意地说明依据进一步说明的实施例的该半导体器件，其中，非保形性的选择性调适程度可以藉由变化注入参数而达成。
图1h至图1i示意地说明依据另外的说明实施例之该半导体器件的截面图，其中，晶体管组件会相对于凹陷漏极和源极组构而容置非对称组构，并结合非保形金属硅化物。
图1j至图1k示意地说明依据进一步说明实施例的该半导体器件的截面图，其中，一个晶体管会基于非保形金属硅化物而容置凹陷组构，而其它晶体管代表平面组构。
图1l示说明依据进一步的说明实施例的该半导体器件，其中，可以执行选择性离子注入制造方法以设置在一种类型的晶体管中的非保形金属硅化物区域，以及设置在其它类型的晶体管中的实质上保形金属硅化物；以及
图2a至图2b示意地说明依据又另外的实施例，基于非等向性沉积技术用于形成非保形金属硅化物的硅化程序期间的半导体器件的截面图。
虽然在此揭露的发明内容容许各种更改及替代形式，但其特定的实施例已藉由在图示中的例子方式而显示并在此就细节加以描述。应该了解，虽然，特定实施例的在此描述并非意欲限制本发明于特定的揭露形式，但是相反地，本发明的动机是要涵盖所有落于随附专利申请范围所定义的本发明之精神与范畴之内的所有修改、相等物、和替换。
具体实施方式
以下叙述本发明的多种说明实施例。为求清楚，并未将所有实际实作的特征描述在说明书中。当然应了解，在发展任何此类实际实施例中，必须做出许多实作特定性的决定以达到发明者的特定目标，例如符合系统相关和商业相关的限制，这些限制会随着实施例而变化。此外，要了解如此的发展努力是复杂及耗时的，但是对于获得本发明内容之益处的熟知该项技术之人士而言仍然只是例行的惯例。
本发明内容现在参照随附的图式予以叙述。各种结构、系统和器件系为了说明之目的而仅示意地描绘于图式中，以便不会因熟知该项技术之人士所熟知的细节而阻扰本发明。不过，仍包含随附图式以描述并解释本发明内容的说明例子。在此使用的字与词应被了解并解释成具有符合习知该项技术之人士所理解之意义的那些字与词。并没有想要藉由在此所一致使用的名称或词而暗示用语或词的特定定义，意即与由习知该项技术之人士所理解的原本和习惯意义有所不同的定义。对于名称或词想要具有特殊意义的情况，意即与习知该项技术之人士所理解的不同之情况，该类特定定义会在说明书中以直接并且明确地提供用于该名称或词的特殊定义之定义方式提出。
大致上，本发明内容提供半导体器件和用于形成该器件的技术，其中，凹陷组构(recessed configuration)可实现于MOS晶体管中，也就是，在平面晶体管组构中，形成在该漏极区和源极区中的该金属硅化物的一部份可位在低于由该晶体管的该闸极绝缘层和该信道区域之间的界面所定义之高度水平。在三维(three-dimension)晶体管组构中，例如FinFET、三闸(tri-gate)晶体管等，凹陷晶体管组构系理解成晶体管构造中，在该漏极范围和源极范围的该金属硅化物的至少一部份会位在低于对应鳍的顶表面的高度水平，其中，在晶体管操作期间于该鳍中会产生全空乏(fully depleted)沟道。此外，在本发明的内容中，凹陷晶体管组构应理解成晶体管中该漏极区或该源极区(或两者)包括一部份的金属硅化物，该一部份的金属硅化物系配置成低于该闸极绝缘层和该信道区域的该界面或配置成低于在三维晶体管构造中的对应鳍的顶表面。依据在此揭露的原理，藉由于该漏极区和源极区的至少其中之一形成非保形金属硅化物层，得以达成在凹陷组构中之强化的晶体管效能，因此提供用于适当调整该整体晶体管特性的潜力，从而可以维持凹陷组构之关于缩减串联电阻并且一般性地强化整体应力转移的优点，同时有关传统凹陷晶体管组构的某些程度上的移动率劣化可以藉由适当地调适紧邻该信道区域的该金属硅化物的厚度而得以减少。例如，在凹陷组构中，漏极区和/或源极区的实质垂直延伸表面区域可容置适度薄的金属硅化物而不会过度地降低任何其它应力引发源(例如在凹处中所设置的高度受应力之介电材料、半导体合金、由该接触组件所产生的应力等)的效率，而适度厚的金属硅化物可设置于该凹处的位准表面部份，从而维持该整体串联电阻于低位准。因此，由于该增加的表面区域包含金属硅化物，所以该“散布(spreading)”电阻(亦即连结至该晶体管的该信道区域的电阻)可由于大体增加的表面区域而缩减，不过定位成接近该信道区域的金属硅化物的量的“屏蔽(shielding)”效应仍可以降低。因此，在N-沟道晶体管中，一般而言，可以达成缩减的源极/漏极接面(junction)电阻，其中，一般性之强化效能可以藉由基于非晶化离子注入(amorphizing ion implantation)提供非保形金属硅化物厚度而获得，而该非晶化离子注入大致可造成所得到之金属硅化物的强化质量。此外，相较于习知凹陷组构，由于形成于该凹处中的受拉伸应力的介电材料的经强化之应力转移并可能结合由接触组件所产生的拉伸应力，故可以获得增强之电子移动率和驱动电流。另一方面，该应变转换的效率系如上述解释被强化。同样地，对于P-沟道晶体管，该凹陷组构也有优势，因为金属硅化物相较于平面晶体管组构可以位在更靠近该信道区域，并且介电盖(dielectric cap)层可形成在该凹处之内，同时可以达成如同以上所讨论之强化的应力转移。特别是，结合埋置之硅/锗合金等，材料消耗的缩减程度可以藉由提供该非保形金属硅化物而达成，同时仍然缩减在该漏极区和源极区中的该散布电阻。
图1a示意地说明包括基材101的半导体器件100的截面图，在该基材101之上形成有半导体材料102，例如以硅为基础的半导体材料，该半导体材料的电子特性(例如电荷载子移动率)系如同上述所讨论般可基于应力引发技术而局部调整。该基材101代表任何适当的载体材料以用于在其上形成该半导体材料102，例如硅基材、绝缘基材等。在某些说明实施例中(未图示)，该基材101结合该半导体材料102可代表绝缘体上覆硅(silicon-on-insulator；SOI)组构，其中，埋设绝缘层(buried insulating layer)(未图示)可放置成介于该半导体材料102与该基材101之间。在其它情况中，该半导体材料102代表该基材101的实质结晶半导体材料的上方部份或其至少一部份。在此方式中，可以定义块状(bulk)组构，亦即该半导体材料102的厚度与设置于该半导体层102中的晶体管活性区域的典型深度相比是显著地较大的一种组构。在又其它情况中，视该器件100的整体需求而定，该半导体器件100包括于不同器件区域的SOI区域和块状区域。此外，在显示的制造阶段中，该半导体器件100包括晶体管150，该晶体管150包括包含有闸极电极材料151A和闸极绝缘层151B的闸极电极结构151，该闸极绝缘层151B将该闸极电极材料151A与形成在该半导体材料102中的信道区域153分隔开来。该闸极电极材料151A依据整体器件组构包括多晶硅、含金属材料等。同样地，该闸极绝缘层151B可以二氧化硅为基础之介电质的形式或任何其它适当的介电材料的形式来提供，该介电材料包括高k介电材料，该高k介电材料系理解为具有介电常数约10.0或更高的介电材料。在其它情况中，该闸极电极结构151代表预留位置(place holder)结构，该预留位置结构能以复杂的闸极电极结构替换，例如包括结合高k介电质的含金属材料。此外，该闸极电极结构151可在侧壁上形成间隔件结构154。此外，漏极区和源极区155形成于该半导体层102中，其中，依据该晶体管特性而定，可于其中建立多少有些显著的掺杂物轮廓，例如，所谓的延伸区域155E可定义该区域153的有效信道长度。应该要了解，在图1a中，该晶体管150可具有对称组构，使得该漏极区和源极区在该晶体管150之操作后可加以区别，而在其它情况中，可针对漏极区和源极区提供非对称的掺杂物轮廓，例如，如认为适当的话，可以在该源极侧提供增加重迭的延伸区域155E，而在该漏极区中可以提供减少的重迭或非重迭以减少过度的闸极泄漏等。
显示在图1a中的该半导体器件100可以基于以下制造方法而形成。在定义该半导体层102的个别区域的适当基础掺杂之前或之后，例如为了定义N-信道晶体管和P-信道晶体管，可以形成个别的隔离结构，例如沟槽(trench)隔离等(未图示)。之后，可以设置该闸极电极结构151，例如藉由形成闸极介电材料并接着沉积适当的闸极电极材料或预留位置材料，其可包含其它材料，例如中间蚀刻停止层(intermediate etch stop layer)，防反射镀膜(anti-reflecting coating；ARC)层或任何其它盖层，这些材料对于对应的制造方法策略可能是有需要的。例如，在某些情况中，盖层(未图示)可设置于该闸极电极材料151A的顶部上，并且被维持经过整个制造程序以使用作为蚀刻屏蔽(etch mask)，以避免在该漏极区和/或源极区中形成对应的凹处的蚀刻制造方法103期间，该闸极电极材料151A的过度的材料移除。该闸极电极结构151的图案化(patterning)可基于任何适当的技术(包含复杂的微影(lithography)和蚀刻技术)而达成。接下来，该延伸区域155E可藉由适当的注入程序而定义，包含环形注入(halo implant)、非晶化注入(amorphization implant)等，并依据该晶体管150的导电类型而定，引入需要的N-型掺杂物种或P-型掺杂物种。为了这个目的，可将该间隔件结构154形成为提供偏移间隔件(未图示)以维持该延伸区域155E的所需偏移以调整所需要的有效沟道长度153。之后，可形成该间隔件结构154，也就是，个别间隔件组件，并可能形成蚀刻停止衬套(liner)(未图示)，且执行适当设计的注入制造方法以获得所需要的整体侧向掺杂物轮廓，该轮廓的形状可基于随后的回火(anneal)技术而调整，其中，该回火可以活化(activated)该掺杂物种至某种程度并且因注入所引发的损坏也可以被重新结晶(re-crystallized)。如同之前所讨论的，在复杂的制造方案中，可以实施额外的应变引发机制，例如半导体材料可埋置在该漏极和源极区域155中，例如藉由在图案化该闸极电极结构151之后形成穴或凹处，并且用适当的应变引发半导体材料再填充该穴或凹处。
例如，对于P-沟道晶体管，具有锗含量高达约30原子百分比(atom percent)的硅/锗合金可提供适度高的应变成分，该成分也会有效地转移至该信道区域153中。在其它情况中，用来重新结晶该漏极和源极范围的一个或多个回火制造方法可以在有适当刚性之材料存在的前提下予以执行，假如需要的话，该刚性材料也可设有高内部应力位准，使得先前高度损坏的漏极和源极区或是先前非晶化的其它区的再生长可在应变状态中发生，且该应变状态可以在部份或完全移除覆盖之(overlying)盖层之后维持至某种程度。个别的技术也称为应力记忆(stress memorization)技术并且会造成适度高的应变状态，特别是在N-沟道晶体管，该状态的效果在结合该非保形金属硅化物的生成时也会更高，稍后会加以描述。因此，在提供该基本的晶体管组构之后，可执行该蚀刻制造方法103，例如基于广为接受的蚀刻配方，其中，硅材料或含硅材料可相对于该间隔件结构154而被有效地选择性移除。在图1a中显示的实施例中，一部份的该闸极电极材料151A在该蚀刻制造方法103期间也会被移除，而在其它情况中，当对应的材料移除无法兼容于整体制造方法策略时，盖层(例如氮化硅层)会维持在该闸极电极材料151A的顶部表面中，如先前所讨论者。
图1b示意地说明在该蚀刻制造方法103之后的该半导体器件100。如图所示，凹处155R形成在该漏极区和源极区155中并具有可基于该蚀刻制造方法103的制造方法参数而调适的尺寸及形状。也就是说，对于该蚀刻制造方法103的给定参数设定而言，亦即，对于给定的蚀刻率而言，该凹处155R的深度155D可基于蚀刻时间而调整，而该凹处155R相对于该信道区域153的偏移可以藉由该间隔件结构154的宽度而定义。在某些说明实施例中，可以使用实质上非等向性的蚀刻配方，因此提供了良好定义的偏移，其中，该偏移因此可藉由该间隔件结构154之宽度而定义。因此，该凹处155R可包括实质上垂直的表面部份S1，也就是，可包含表面法线N1的表面部份，其中，该表面法线(normal)N1实质上可朝电流的方向或晶体管的长度方向(意即在图1b中的位准方向)而定位，而藉由表面法线N2决定的另一表面部份S2可视为实质上位准之部份，其中，该表面法线N2是定位成实质上垂直该沟道长度方向。
图1c示意地说明在进一步之制造阶段中的该半导体器件100，其中，该漏极区和源极区的暴露部份(亦即该凹处155R和该闸极电极材料151A的表面)可以准备来用于随后的硅化制造方法。在所显示的实施例中，可以执行注入制造方法104以产生显著的结晶损坏或在该漏极区和源极区155的暴露部份中提供实质上非晶化区。例如，于该注入制造方法104期间，可使用例如硅、锗等的离子物种(ionic species)，其中，可适当选择注入参数(例如能量和剂量)以获得所需程度的晶格损坏。因此，对应的参数设定可基于模拟、生产测试(test run)等而可靠地建立。应要了解，预先非晶化(pre-amorphization)注入可频繁地使用于应力记忆技术(如同之前讨论者)以及使用于形成该漏极和源极延伸区域155E(图1a)的制造方法程序中。在其它情况中，氙(xenon)可使用作为有效注入物种而能以适度低的注入剂量值提供重度结晶损坏，因此缩减了整体循环时间。在所显示的实施例中，在该制造方法104期间可使用实质上垂直的离子束，因此提供该漏极区和源极区155的暴露部份的高度非保形修改。也就是说，由于实质上非倾斜(non-tilted)的离子束，在表面区S1中的损坏区带的厚度T1可低于对应于该表面S2的损坏区带的厚度T2。因此，该重度结晶损坏或该实质非晶化状态会导致金属的不同程度的扩散，其可于稍后的制造阶段中提供以形成金属硅化物。因此，对应的扩散制造方法也会以对应于在该漏极和源极区155中的该损坏区带的各种厚度T1、T2的非保形方式传播。应该要了解，该损坏区带的尺寸和形状可基于该注入制造方法104的参数而有效地调整(亦即基于可从零至任何适当值变化的倾斜角度)、并根据针对预定的离子物种的能量和剂量等而调整，如同稍后就细节所描述者。
图1d示意地说明在进一步之制造阶段中的该半导体器件100，其中，耐火金属层105可形成在该晶体管150中。该金属层105包括任何适当材料，例如依金属硅化物的需求类型所需的镍(nickel)、钴(cobalt)、镍铂等。该层105可基于广为接受的沉积技术(例如溅镀沉积(sputter deposition)等)而形成，其中，制造方法参数可基于沉积温度、压力、偏压(bias voltage)等而调整。在图1d所显示的实施例中，可使用实质上保形沉积作用以形成该层105。应要了解，在沉积该层105之前，其它制造方法如清洁制造方法等，可以依据广为接受的制造方法策略而执行以适当地准备该暴露表面部份以用于容置该金属层105。之后，可执行热处理106以启动在该层105中的金属与在该闸极电极材料151A和该漏极和源极区155中的硅之化学反应。由于先前基于该制造方法104形成的损坏，该硅化反应会以非保形方式依照该损坏区段的形状而进行，其中该损坏区段系依据其非保形厚度(例如T1和T2的厚度(图1c))，使得该层104的金属能以非保形方式转换成金属硅化物。之后，任何的非反应性材料可基于广为接受的选择性蚀刻技术予以移除，而假如需要的话，例如为了稳定所得到的金属硅化物，可以使用任何进一步的热处理以形成高度导电性的金属硅化物复合物等。
图1e示意地说明在上述的制造方法程序之后的该半导体器件100。如图所示，包括该层105的金属之金属硅化物156系以非保形方式形成，亦即在该表面区域S1的该金属硅化物的厚度156A与对应于该表面区域S2的厚度156B相比是显著地较小。因此，对应于该表面区域S1的实质上垂直定位之金属硅化物会消耗明显较少的剩余之漏极和源极延伸区域155E的材料量，并且因此维持在其中所产生的任何应变位准，例如藉由先前提供之应变引发材料(如由应力记忆技术所获得的应变材料)所产生者，而在其它情况中，该延伸区域155E包括应变半导体合金，如同先前所讨论者。另一方面，该表面区域S1提供了用于从该信道区域153经由该延伸区域155E收集电荷载子的增加之区域，因此缩减整体串联电阻，同时在该金属硅化物156的实质位准部份的增加厚度会提供缩减的接触电阻。
图1f示意地说明在进一步的制造阶段中的该半导体器件100，其中，受应力之介电材料110可以形成在该晶体管150上或之上和于该凹处155R之内。该介电材料110代表任何适当的材料，例如氮化硅材料、含氮碳化硅(nitrogen-containing silicon carbide)等，其可具有用于强化在该信道区域153中的电荷载子移动率所需的高内部应力位准，如同先前所讨论者。该材料110可基于广为接受的沉积配方而形成，例如使用适当制造方法参数的电浆强化CVD，而在其它情况中，复数个个别层可以依序沉积以获得该层110的材料的适度低的介电常数(permittivity)，但是仍然提供高内部应力位准。因此，由于该凹处155R，对应的应力成分也可有效地作用于侧边方向，因此提供了高度有效的应变引发机制，其中，该缩减的厚度156A不会过度地“阻碍”该应力转移。因此，可依据该层110的内部应力位准而获得适度高的拉伸或压缩应变。也就是，对于N-沟道晶体管，可以使用拉伸应力材料，至于P-沟道晶体管，可以使用压缩应力材料。之后，例如二氧化硅等的层间介电材料111可基于广为接受的配方而沉积。接下来，可将该表面形貌予以平面化(planarized)并形成接触开口以便连接该漏极区和/或源极区155，亦即连结至对应的金属硅化物156，并且对应的接触开口可填充适当的金属以设置接触组件112。在某些情况中，可基于适当选择的沉积参数而将金属填充进入该接触开口，以在该接触组件112中产生需要的应力类型。例如，拉伸应力成分可藉由依据习知技术在沉积钨材料的CVD制造方法期间适当设定例如压力、温度、气体流率的参数而达成。
图1g示意地说明依据说明实施例的该半导体器件100，其中，在形成该凹处155R之后，可以执行离子注入制造方法104A以至少在该整个注入制造方法104A的某些阶段期间，藉由使用倾斜角度α修改该损坏区段155D。依照此观点，倾斜角度是理解为相对于该基材101的表面101A的表面法线101N的非零角度。藉由选择适当的倾斜角度，可能还结合经调适的注入能量与剂量，而于针对该漏极和源极区155个别地调整损坏区段155D的尺寸与形状时会有高度灵活性。例如，在图1g中，假设该源极区是在左手边并且在垂直表面区域S1需要增加厚度。藉由使用约5至10度的对应的倾斜角度，该离子束会在右手边被阻断(右手边假设是该漏极区155)，因此对应地缩减在该注入104A期间的损坏影响。然而应要了解，该制造方法104A也包含实质上非倾斜的注入步骤，以于该漏极区155的该表面部份S1中提供缩减的损坏区段，与参照图1a至图1f的以上叙述相似。因此，藉由变化至少一个该注入参数，最终获得的金属硅化物区域156(未图标)的尺寸与形状可以依据整体器件的需求而予以调适。应要了解，例如藉由使用倾斜角度所获得的某种程度上的非保形性，可以两边都使用倾斜角度的对称方式来施用，而在其它情况中，可以使用显示于图1g中的非对称组构。之后，如同上述般，可以继续进一步的处理。
图1h示意地说明依据进一步的说明实施例的该半导体器件100，其中，关于该凹处155R之形成可以达成非对称的组构。为了这个目的，可例如以氮化硅、二氧化硅等的形式提供蚀刻屏蔽107，并可还结合盖层151C以保护该闸极电极材料151A。该盖层151C可于该闸极电极结构151的图案化期间设置，如同先前所讨论的。在形成该基本晶体管组构后，如同图1h所显示，可藉由微影方式设置该屏蔽层107，其中，其它晶体管(未图示)以及该晶体管150的一侧可被覆盖。
图1i示意地说明在进一步的制造阶段中的该半导体器件100。如图所示，凹处155R选择性地形成于该漏极区和源极区155的其中之一。此外，移除该屏蔽107，且依据整体制造方法策略还可能将盖层151C一并移除。此外，如前所述，该器件100暴露于该离子轰炸104或104A。因此，在该凹陷的漏极和源极区中的该损坏区段155D可设有非保形形状，而该损坏区段和该非凹陷的漏极和源极区155可以实质上保形的方式设置。因此，在该器件100的进一步处理期间，所需要的非保形金属硅化物会形成在右手边，同时可于右手边获得实质上保形和平面金属硅化物组构。
图1j示意地说明该半导体器件100，该半导体器件100包括第二晶体管150A，其系显示与显示在图1a中的晶体管具有实质上相同的组构，其中，应要了解该晶体管150A代表不须凹陷金属硅化物区域的任何晶体管。例如，该晶体管150A代表不同的导电类型，对该导电类型而言，整体器件效能在没有提供凹陷组构时会较高，其系例如因在该信道区域153等中所需的较低应变位准之故。此外，加入蚀刻屏蔽107A以覆盖该晶体管150A，同时如前所述将该晶体管150暴露于蚀刻环境103。因此，该凹处155R可选择性地形成在该晶体管150中。
图1k示意地说明依据在该晶体管150中的该金属硅化物区域的所需要的组构，在移除该蚀刻屏蔽107A之后与离子注入制造方法104、104A期间的该半导体器件100。也就是说，依据用在该晶体管150A的倾斜注入的兼容性，可以执行倾斜或非倾斜的注入程序。之后，可以如前所述继续进一步的处理以获得在该晶体管150中的非保形金属硅化物，同时在该晶体管150A中设置实质上保形的金属硅化物层。
图1l示意地说明依据进一步说明的实施例的该半导体器件100，其中，凹陷组构可针对两个晶体管150、150A予以设置，然而，非保形金属硅化物区域可形成在该晶体管150中。为此，在针对两个晶体管150、150A执行对应的蚀刻制造方法103(图1j)之后，可以形成注入屏蔽107B例如作为抗蚀屏蔽(resist mask)，以在该离子注入制造方法104、104A期间覆盖该晶体管150A。因此，该非保形损坏区段155D可选择性地形成于该晶体管150中，而传统硅化制造方法在随后的制造方法期间可执行于该晶体管150A中。应要了解如同先前所解释者，在该晶体管150中的该损坏区段155D的非保形层厚度的程度可以适当地予以调适，例如依据整体器件需求，藉由设置经修改而对称的经调适之轮廓(例如藉由使用对称的倾斜角度)，或藉由设置非对称组构来达成。之后，如同前述可以继续进一步的处理。
因此，可以藉由上述的实施例而提供高度的灵活性，以便适当地放置和塑造该损坏区段155D以控制实际的硅化制造方法。因此，可选择性地设置凹陷组构以获得关于该凹陷组构的优势，同时也降低对应于该表面区域S1的遮蔽效应，而在其它情况中，仍然有某种程度的受应力成分(其系例如以压缩应力成分的形式由该金属硅化物本身所引发)会维持在对应于该表面区域S2的部份。此外，藉由适当选择用于该离子注入104、104A的制造方法参数，该金属硅化物的非保形厚度的程度以及相关于相同晶体管的漏极和源极区或相关于不同晶体管的任何非对称程度，可如上述般基于对应的屏蔽方案而轻易地获得。
参照图2a至图2b，现在将加以描述进一步说明的实施例，其中，该硅化制造方法的非保形进行可藉由以非保形方式提供该金属层而达成。
图2a示意地说明对应于晶体管250的一部份的半导体器件200。该器件包括基材201、半导体层202，其中，漏极区和源极区会以凹陷组构形成，并且设置闸极电极结构251。对于这些组件，如同先前参照该器件100所解释般，施用相同标准。此外，在显示的制造阶段中，包括用于形成金属硅化物的任何适当材料的金属层205，如同以上所指出者，是形成在该晶体管250之上及凹处255R之内。该层205的厚度会以非保形方式变化，以便在表面部份S1提供不同厚度T1，其可是形成在表面部份S2上的该层205的厚度T2以下。例如，该厚度T1可大约是该厚度T2的一半以下，而介于T1和T2之间的其它值可基于沉积制造方法209的制造方法参数而调整。如同先前所指出的，耐火金属的沉积可基于广为接受的制造方法技术而形成，例如溅镀沉积、CVD等，其中，至少在例如溅镀沉积的某些沉积技术中，依据对应的表面法线的角度，可以调整制造方法参数使其产生不同的沉积率。例如，在该沉积制造方法209期间的温度和压力，及可能结合偏压(假如有施加的话)，会导致方向性(directionality)的程度经强化，亦即，对应的粒子会较佳地朝实质上相对于该基材201的垂直方向移动。因此，在位准表面部份上的该沉积率相较于实质上垂直表面部份(例如该表面区域S1)会比较大。
图2b示意地说明在进一步的制造阶段中的该半导体器件200，其中，可以提供非保形金属硅化物区域256，其具有对应于该表面区域S1缩减的厚度256A以及位于对应于该表面区域S2的位置之增加的厚度256B。
该金属硅化物256可基于前述的制造方法技术而形成，亦即可以执行热处理，其中，该层205的厚度差异(图2a)会导致被该硅化制造方法所消耗的硅的不同量。之后，可以例如从该介电部份移动该非反应材料，并且可以执行任何进一步用于稳定或调整该金属硅化物256的整体特性的任何进一步的热处理。之后，如前所述基于相似的制造方法技术可以继续进一步的处理。
因此，也在这个例子中，该非保形金属硅化物256对于任何应变引发机制(例如应力记忆技术、埋置半导体合金、将形成于该凹处255R中的高度受应力介电材料等等)可提供缩减的负面影响。
因此，本发明内容提供下述之技术和半导体器件，其中，该漏极和源极区的至少其中之一具有非保形金属硅化物区域以强化整体器件效能，其系例如藉由不缩减使用应变引发(例如介电盖层、应变漏极和源极区域(其可藉由应力记忆技术而形成)、埋置半导体合金等、受应力之接触材料等)的效果而达成者。应要了解，在此揭露的原理也可轻易地应用到三维晶体管组构，例如FinFETS、三闸晶体管等，其中，一部份的该金属硅化物会相对于对应的信道区域的顶部表面而凹陷，其中，在此例子中，也可以达成该金属硅化物的至少一部份的缩减的应变松弛效果。
以上揭露的特定实施例仅用于说明，因为本发明可以不同但等效的方式来修改与实行，这些方式对于受到此处教示而获益的熟知该项技术之人士而言系明显的。例如，以上提出的制造方法步骤可以不同顺序执行。此外，并无意图限制在此显示的构造细节或设计，除了以下的申请专利范围所述者之外。因此，很明显的是，以上揭露的特定实施例可以变动或修改，并且所有此种变动是视为在本发明的范围和精神之内。因此，在此寻求的保护系如以下的申请专利范围所提出者。

Claims (17)

1.一种半导体器件，包括：
晶体管(150)，包括连结至沟道区的漏极区和源极区(155)，该漏极区和源极区(155)中的至少一个具有凹陷组构(155R)并包括具有非保形厚度的金属硅化物层(156)；以及
应变引发介电层(110)，其与该金属硅化物层(156)接触。
2.如权利要求1所述的半导体器件，其中，该金属硅化物层(156)具有彼此方向实质上互相垂直的第一表面区域(S1)和第二表面区域(S2)。
3.如权利要求2所述的半导体器件，其中，该第一表面区域(S1)的法线约沿着沟道长度方向定位。
4.如权利要求3所述的半导体器件，其中，在该第一表面区域(S1)的该金属硅化物层(156)的厚度是在该第二表面区域(S2)的该金属硅化物层(156)的厚度以下。
5.如权利要求1所述的半导体器件，其中，该漏极区和源极区(155)的每一个包括该凹陷组构(155R)并包括具有非保形厚度的该金属硅化物层(156)。
6.如权利要求5所述的半导体器件，其中，在该漏极区中的该非保形厚度相对于在该源极区中的该金属硅化物层(156)的该非保形厚度做非对称变化。
7.如权利要求5所述的半导体器件，其中，该漏极区和源极区(155)的每一个包括该凹陷组构(155R)，其中，该漏极区和源极区的其中之一包括具有实质上保形厚度的该金属硅化物。
8.如权利要求1所述的半导体器件，其中，仅该漏极区和该源极区的其中之一具有非凹陷组构。
9.如权利要求1所述的半导体器件，进一步包括第二晶体管(150A)，该第二晶体管包括具有非凹陷组构的漏极区和源极区。
10.如权利要求1所述的半导体器件，进一步包括具有漏极区和源极区的第二晶体管(150A)，其中，该第二晶体管(150A)相较于该晶体管(150)具有相反的导电类型，并且该第二晶体管(150A)的该漏极区和源极区具有凹陷组构。
11.一种方法，包括：
在晶体管(150)的漏极区和源极区的至少其中之一中形成凹处(155R)；
在该凹处(155R)中以非保形方式形成金属硅化物层(156)；以及
在该漏极区和源极区之上形成应变引发层(110)。
12.如权利要求11所述的方法，其中，以非保形方式形成该金属硅化物层(156)包括在该凹处(155R)中以非保形方式产生晶体损坏。
13.如权利要求12所述的方法，其中，产生晶体损坏包括执行离子注入制造方法。
14.如权利要求13所述的方法，其中，该注入制造方法包括使用非零倾斜角度的注入。
15.如权利要求11所述的方法，其中，以非保形方式形成该金属硅化物层(156)包括非等向性地沉积金属以及开始该漏极区和源极区(155)的硅材料与该金属之间的化学反应。
16.如权利要求11所述的方法，其中，凹处(155R)形成于该漏极区和该源极区中，以及其中，该金属硅化物层(156)以实质上保形方式在该漏极区和源极区(155)的其中之一中形成。
17.一种方法，包括：
在晶体管(150)的漏极区和源极区(155)的至少其中之一中形成凹处(155R)；
执行离子注入制造方法以用非保形方式修改在该凹处(155R)中的漏极区和源极区中的至少其中之一的暴露区域；
在该漏极区和源极区(155)之上沉积金属；以及
执行热处理以用非保形方式在该凹处(155R)之内产生金属硅化物。
CN2009801254924A 2008-06-30 2009-06-30 包括具有凹陷漏极与源极区及非保形金属硅化物区的mos晶体管的cmos器件 Pending CN102077321A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102008030854.4 2008-06-30
DE102008030854.4A DE102008030854B4 (de) 2008-06-30 2008-06-30 MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
US12/418,783 2009-04-06
US12/418,783 US20090321841A1 (en) 2008-06-30 2009-04-06 Cmos device comprising mos transistors with recessed drain and source areas and non-conformal metal silicide regions
PCT/US2009/003877 WO2010002448A1 (en) 2008-06-30 2009-06-30 Cmos device comprising mos transistors with recessed drain and source areas and non-conformal metal silicide regions

Publications (1)

Publication Number Publication Date
CN102077321A true CN102077321A (zh) 2011-05-25

Family

ID=41396603

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801254924A Pending CN102077321A (zh) 2008-06-30 2009-06-30 包括具有凹陷漏极与源极区及非保形金属硅化物区的mos晶体管的cmos器件

Country Status (8)

Country Link
US (2) US20090321841A1 (zh)
JP (1) JP5537546B2 (zh)
KR (1) KR20110038652A (zh)
CN (1) CN102077321A (zh)
DE (1) DE102008030854B4 (zh)
GB (1) GB2473568A (zh)
TW (1) TWI528554B (zh)
WO (1) WO2010002448A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426739A (zh) * 2012-05-24 2013-12-04 三星电子株式会社 使用预非晶化注入形成半导体装置的方法以及形成的装置
CN104752178A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
CN104247016B (zh) * 2011-12-20 2017-02-22 国际商业机器公司 具有凹陷的合并鳍片和用于增强应力耦合的衬里的soi鳍片fet

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008046400B4 (de) * 2008-06-30 2011-05-19 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
DE102008054075B4 (de) * 2008-10-31 2010-09-23 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
US8105887B2 (en) * 2009-07-09 2012-01-31 International Business Machines Corporation Inducing stress in CMOS device
US8362568B2 (en) * 2009-08-28 2013-01-29 International Business Machines Corporation Recessed contact for multi-gate FET optimizing series resistance
US8426278B2 (en) * 2010-06-09 2013-04-23 GlobalFoundries, Inc. Semiconductor devices having stressor regions and related fabrication methods
US8358012B2 (en) * 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
US20130026496A1 (en) * 2011-07-29 2013-01-31 Huaxiang Yin Semiconductor Device and Manufacturing Method Thereof
CN102931222B (zh) * 2011-08-08 2015-05-20 中国科学院微电子研究所 半导体器件及其制造方法
FR2979480B1 (fr) * 2011-08-25 2013-09-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain
TWI567826B (zh) * 2011-09-21 2017-01-21 聯華電子股份有限公司 半導體元件製造方法
WO2013048516A1 (en) * 2011-09-30 2013-04-04 Intel Corporation Capping dielectric structure for transistor gates
EP3174106A1 (en) 2011-09-30 2017-05-31 Intel Corporation Tungsten gates for non-planar transistors
US9637810B2 (en) 2011-09-30 2017-05-02 Intel Corporation Tungsten gates for non-planar transistors
WO2013048524A1 (en) 2011-10-01 2013-04-04 Intel Corporation Source/drain contacts for non-planar transistors
US9087915B2 (en) 2011-12-06 2015-07-21 Intel Corporation Interlayer dielectric for non-planar transistors
US8871626B2 (en) 2011-12-20 2014-10-28 International Business Machines Corporation FinFET with vertical silicide structure
KR20140108960A (ko) 2013-03-04 2014-09-15 삼성전자주식회사 듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법
US9685509B2 (en) 2013-07-30 2017-06-20 Samsung Electronics Co., Ltd. Finfet devices including high mobility channel materials with materials of graded composition in recessed source/drain regions
US10147793B2 (en) 2013-07-30 2018-12-04 Samsung Electronics Co., Ltd. FinFET devices including recessed source/drain regions having optimized depths
KR102316247B1 (ko) 2015-04-14 2021-10-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10062779B2 (en) 2015-05-22 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
AR106058A1 (es) 2015-09-18 2017-12-06 Prec Planting Llc Aparato, sistema y método para monitorear características del suelo durante operaciones de labranza y control de las herramientas de labranza
FR3143839A1 (fr) * 2022-12-20 2024-06-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d’un transistor a source et de drain siliciurees proches du canal

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065544A (ja) * 1992-06-22 1994-01-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0684937A (ja) * 1992-08-31 1994-03-25 Sanyo Electric Co Ltd Ｍｏｓトランジスタ
JP2001036080A (ja) * 1999-07-26 2001-02-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7176522B2 (en) * 2003-11-25 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacturing thereof
EP1719164B1 (en) * 2004-02-19 2010-07-28 Nxp B.V. Method of manufacturing a semiconductor device
US7361973B2 (en) * 2004-05-21 2008-04-22 International Business Machines Corporation Embedded stressed nitride liners for CMOS performance improvement
JP4700295B2 (ja) * 2004-06-08 2011-06-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP2006005544A (ja) 2004-06-16 2006-01-05 Ricoh Co Ltd 情報出力装置、画像処理装置および情報出力方法
DE102004042156B4 (de) * 2004-08-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Transistor mit asymmetrischem Source/Drain- und Halo- Implantationsgebiet und Verfahren zum Herstellen desselben
JP4515305B2 (ja) * 2005-03-29 2010-07-28 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法
US7659580B2 (en) * 2005-12-02 2010-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
JP2007173356A (ja) * 2005-12-20 2007-07-05 Renesas Technology Corp 半導体装置およびその製造方法
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
JP5182703B2 (ja) * 2006-06-08 2013-04-17 日本電気株式会社 半導体装置
US7785972B2 (en) * 2006-08-08 2010-08-31 United Microelectronics Corp. Method for fabricating semiconductor MOS device
JP2008060408A (ja) * 2006-08-31 2008-03-13 Toshiba Corp 半導体装置
JP5181459B2 (ja) * 2006-10-27 2013-04-10 ソニー株式会社 半導体装置およびその製造方法
US8394196B2 (en) * 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
US7902082B2 (en) * 2007-09-20 2011-03-08 Samsung Electronics Co., Ltd. Method of forming field effect transistors using diluted hydrofluoric acid to remove sacrificial nitride spacers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104247016B (zh) * 2011-12-20 2017-02-22 国际商业机器公司 具有凹陷的合并鳍片和用于增强应力耦合的衬里的soi鳍片fet
CN103426739A (zh) * 2012-05-24 2013-12-04 三星电子株式会社 使用预非晶化注入形成半导体装置的方法以及形成的装置
CN103426739B (zh) * 2012-05-24 2017-12-22 三星电子株式会社 使用预非晶化注入形成半导体装置的方法以及形成的装置
CN104752178A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法

Also Published As

Publication number Publication date
TW201013927A (en) 2010-04-01
DE102008030854A1 (de) 2010-01-07
TWI528554B (zh) 2016-04-01
DE102008030854B4 (de) 2014-03-20
JP2011527102A (ja) 2011-10-20
GB2473568A (en) 2011-03-16
KR20110038652A (ko) 2011-04-14
US20090321841A1 (en) 2009-12-31
US20110201165A1 (en) 2011-08-18
US8673713B2 (en) 2014-03-18
WO2010002448A1 (en) 2010-01-07
JP5537546B2 (ja) 2014-07-02
GB201021256D0 (en) 2011-01-26

Similar Documents

Publication Publication Date Title
CN102077321A (zh) 包括具有凹陷漏极与源极区及非保形金属硅化物区的mos晶体管的cmos器件
CN101213654B (zh) 用于形成具有不同特性之接触绝缘层及硅化物区域之技术
CN101432859B (zh) 具有埋置应变层和减少的浮体效应的soi晶体管及其形成方法
CN101971325B (zh) Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件
US7741167B2 (en) Semiconductor device comprising NMOS and PMOS transistors with embedded Si/Ge material for creating tensile and compressive strain
CN101809713B (zh) 阻止晶体管栅极电极的预非晶化
CN101322228B (zh) 通过倾斜式预非晶化而减少受应变的晶体管中的晶体缺陷的技术
CN101253619B (zh) 用于形成nmos与pmos晶体管中的凹陷的受应变的漏极/源极区的技术
CN101167169B (zh) 以高效率转移应力之形成接触绝缘层之技术
CN102931222B (zh) 半导体器件及其制造方法
CN101814492B (zh) 具有金属栅极堆叠的集成电路与其形成方法
CN101405848B (zh) 具有增加的阈值稳定性而没有驱动电流降级的晶体管器件
US8962420B2 (en) Semiconductor device comprising a buried poly resistor
TWI497603B (zh) 具有具降低之保形性的受應力之接觸蝕刻停止層的場效電晶體
KR20090007388A (ko) 드레인 및 소스 영역을 함몰시킴으로써 채널 영역에 근접하게 트랜지스터에 스트레스 소스를 제공하는 기술
TW200828497A (en) A semiconductor device comprising isolation trenches inducing different types of strain
KR20150061604A (ko) Ｈｋ－ｍｇ 프로세스에 임베디드된 스플릿 게이트형 메모리를 위한 ｃｍｐ 제조 방안
JP2011530167A (ja) ホウ素閉じ込めを強化した埋め込みＳｉ／Ｇｅ材質を有するトランジスタ
CN103715194B (zh) 半导体集成电路器件及其制造方法
TWI523112B (zh) 雙軸應變場效電晶體元件
CN103367226A (zh) 半导体器件制造方法
CN105742282A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110525