KR20150061604A - Ｈｋ－ｍｇ 프로세스에 임베디드된 스플릿 게이트형 메모리를 위한 ｃｍｐ 제조 방안 - Google Patents
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Abstract
반도체 디바이스는 기판, 적어도 하나의 논리 소자, 및 스플릿 게이트형 메모리 소자를 포함한다. 기판에 적어도 하나의 논리 소자가 위치한다. 스플릿 게이트형 메모리 소자는 기판에 위치하여 메모리 게이트 및 선택 게이트를 포함한다. 메모리 게이트 및 선택 게이트는 서로 인접하여 전기적으로 격리되어 있다. 선택 게이트의 상부면은 메모리 게이트의 상부면보다 높다.
Description
본 개시는 스플릿 게이트형 메모리 구조체를 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
집적 회로 소자들이 점차 작아짐에 따라, k가 높은(하이-k) 금속 게이트(HK-MG) 기술이 45nm 세대의 다음 세대를 위한 핵심 기술이 되어 가고 있는데, 그 이유는 HK-MG 소자들은 종래의 폴리실리콘 기반 소자에 비해 성능이 우수하기 때문이다. HK-MG 소자에서, 집적 회로 소자는 게이트 전극용 금속 물질 및 게이트 유전체용 하이-k 유전체를 이용하여 제조된다.
그러나, 스플릿 게이트형 메모리를 HK-MG 프로세스에 통합시키기 위해, 폴리싱 디싱(polishing dishing)이 스플릿 게이트형 메모리에 유발된다. 스플릿 게이트형 메모리 영역에서의 폴리싱 디싱은 결과적으로 메모리 영역에 금속 잔류물(residue)을 초래함으로써, 메모리 어레이 단락 이슈를 발생시킨다.
본 개시의 실시예들의 목적은 CMP 제조 방안이 스플릿 게이트형 메모리에 대한 디싱 없이 스플릿 게이트형 메모리가 HK-MG 프로세스에 임베디드될 수 있도록 스플릿 게이트형 메모리 구조체를 제공하는 것이다.
일 실시예에 따르면, 본 개시는 기판, 적어도 하나의 논리 소자, 및 스플릿 게이트형 메모리 소자를 포함하는 반도체 디바이스를 개시한다. 기판에 적어도 하나의 논리 소자가 위치한다. 스플릿 게이트형 메모리 소자는 기판에 위치하여 메모리 게이트 및 선택 게이트를 포함한다. 메모리 게이트 및 선택 게이트(select gate)는 서로 인접하여 전기적으로 격리되어 있다. 선택 게이트의 상부면은 메모리 게이트의 상부면보다 높다.
다른 실시예에 따르면, 본 개시는 반도체 디바이스를 제조하는 방법을 개시한다. 이 방법에서, 기판이 제공된다. 더미 게이트를 포함하는 적어도 하나의 논리 소자가 기판에 형성된다. 메모리 게이트 및 선택 게이트를 포함하는 스플릿 게이트형 메모리 소자가 기판에 형성된다. 메모리 게이트 및 선택 게이트는 서로 인접하여 전기적으로 격리되고, 선택 게이트의 상부면 및 더미 게이트의 상부면은 실질적으로 동일한 높이에 있다. 적어도 하나의 논리 소자 및 스플릿 게이트형 메모리 소자를 덮기 위해 유전층이 형성된다. 유전층은 선택 게이트의 상부면 및 더미 게이트의 상부면을 노출시키기 위해 폴리싱된다. 더미 게이트는 금속 게이트에 의해 대체된다.
또 다른 실시예에 따르면, 본 개시는 반도체 디바이스를 제조하는 방법을 개시한다. 이 방법에서, 기판이 제공된다. 더미 게이트를 포함하는 적어도 하나의 논리 소자가 기판에 형성된다. 메모리 게이트 및 선택 게이트를 포함하는 기판 상의 스플릿 게이트형 메모리 소자가 기판에 형성된다. 메모리 게이트 및 선택 게이트는 서로 인접하여 전기적으로 격리되고, 선택 게이트의 상부면이 메모리 게이트의 상부면보다 높다. 적어도 하나의 논리 소자 및 스플릿 게이트형 메모리 소자를 덮기 위해 유전층이 형성된다. 유전층은 선택 게이트의 상부면 및 더미 게이트의 상부면을 노출시키기 위해 폴리싱된다. 더미 게이트가 제거되어 적어도 하나의 논리 소자에 홈을 형성한다. 홈을 채우고, 유전층, 스플릿 게이트형 메모리 소자, 및 적어도 하나의 논리 소자를 덮기 위해 금속층이 형성된다. 금속층이 폴리싱되어 선택 게이트의 상부면을 노출시킨다.
본 발명의 실시예들 및 그 이점들을 더 완벽하게 이해하기 위해, 첨부 도면과 함께 다음의 설명을 참조한다.
도 1은 다양한 실시예에 따른 반도체 디바이스의 도식적 단면도를 예시한다.
도 2a 내지 도 2e는 다양한 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시한 중간 스테이지들의 도식적 단면도들이다.
도 3은 다양한 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 4는 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 1은 다양한 실시예에 따른 반도체 디바이스의 도식적 단면도를 예시한다.
도 2a 내지 도 2e는 다양한 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시한 중간 스테이지들의 도식적 단면도들이다.
도 3은 다양한 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 4는 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
이하, 본 발명의 실시예들의 제조 및 이용이 상세히 설명될 것이다. 그러나, 본 개시는 광범위한 특정 정황에 맞게 구현될 수 있는 여러 적용 가능한 개념을 제공한다는 점이 이해되어야 한다. 설명된 특정 실시예들은 개시된 주제를 제조하고 이용하기 위한 특정한 방식들을 단순히 예시한 것으로서, 상이한 실시예들의 범위를 제한하지 않는다. 본 개시는 다양한 예시에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것으로서, 그것 자체가 설명된 다양한 실시예들 및/또는 구성 사이의 관계를 나타내는 것은 아니다. 여기에 사용된 바와 같이, “및/또는”이라는 용어는 관련된 열거 항목들 중 하나 이상의 임의의 모든 조합들을 포함한다.
통상적인 스플릿 게이트형 메모리에서, 메모리 게이트는 우수한 보유 성능(retention performance)을 위한 격리(isolation)에 대한 우려로 인해 선택 게이트보다 높다. 그러므로, 스플릿 게이트형 게이트 메모리가 HK-MG 프로세스에 통합되는 경우, 선택 게이트는 논리 영역 상의 논리 소자, SRAM 소자, IO 소자, 또는 HV 소자보다 낮다. 금속 게이트 교체 프로세스 중에, 평탄화를 위해 논리 영역에 있는 스플릿 게이트형 메모리 및 소자들을 덮는 층간 유전층에 폴리싱 공정이 수행된다. 그러나, 논리 영역 상의 소자들보다 낮은 선택 게이트들로 인해 스플릿 게이트형 메모리 위에 있는 층간 유전층에 디싱이 유발된다. 이에 따라, 층간 유전층의 폴리싱이 뒤따르는 층간 유전층에 대한 금속층의 증착 후의 금속층 폴리싱 공정에서, 스플릿 게이트형 메모리 위의 층간 유전층에 금속층의 일부가 남는다.
본 개시의 실시예들의 목적은 CMP 제조 방안이 스플릿 게이트형 메모리에 대한 디싱 없이 스플릿 게이트형 메모리가 HK-MG 프로세스에 임베디드될 수 있도록 스플릿 게이트형 메모리 구조체를 제공하는 것이다. 스플릿 게이트형 메모리 구조체는 선택 게이트 및 선택 게이트보다 높은 메모리 게이트를 포함한다. 일부 실시예에서, 논리 영역에 있는 선택 게이트 및 소자들은 실질적으로 동일한 높이에 있다.
도 1은 다양한 실시예에 따른 반도체 디바이스의 도식적 단면도를 예시한다. 도 1에 도시된 바와 같이, 반도체 디바이스(100)는 기판(102), 스플릿 게이트형 메모리 소자(110), 및 적어도 하나의 MOS 소자 등의 적어도 하나의 논리 소자를 포함한다. 반도체 디바이스(100)는 메모리 영역(106) 및 논리 영역(108)을 포함한다. 스플릿 게이트형 메모리 소자(110)는 메모리 영역(106)에 배치되고, 적어도 하나의 논리 소자는 논리 영역(108)에 배치된다. 일부 실시예에서, 적어도 하나의 논리 소자는 적어도 하나의 고전압(HV) 소자, 적어도 하나의 SRAM 소자, 적어도 하나의 IO 소자, 또는 적어도 하나의 코어 소자를 포함한다. 도 1에 도시된 바와 같은 실시예에서, 적어도 하나의 논리 소자는 HV 소자(112) 및 2개의 MOS 소자(114 및 116)를 포함한다.
기판(102)은 반도체 기판이다. 기판(102)은 단결정(single-crystalline) 반도체 물질 또는 화합물 반도체 물질로 형성된다. 또한, 기판(102)은 벌크 기판 또는 반도체-온-인슐레이터(SOI) 기판이다. 일부 실시예에서, 기판(102)은 실리콘 기판이다. 다른 실시예에서, 기판(102)의 물질로서 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐, 인 등이 사용된다.
스플릿 게이트형 메모리 소자(110)는 기판(102)의 표면(104)에 그리고 메모리 영역(106) 내에 배치된다. 스플릿 게이트형 메모리 소자(110)는 메모리 게이트(120) 및 선택 게이트(122)를 포함한다. 메모리 게이트(120)는 선택 게이트(118)의 외부 면에 그리고 선택 게이트 표면(118)에 인접하여 위치한다. 메모리 게이트(120)는 선택 게이트(118)로부터 전기적으로 격리된다. 본 개시에서, 선택 게이트(118)는 메모리 게이트(120)보다 높게 들어 올려지는데, 다시 말해 선택 게이트(118)의 상부면(122)이 메모리 게이트(120)의 상부면(124)보다 높다. 일부 실시예에서, 선택 게이트(118)의 상부면(122)과 메모리 게이트(120)의 상부면(124) 사이의 높이 차이는 선택 게이트(118)의 높이(H1)의 10퍼센트보다 크다. 다른 실시예에서, 선택 게이트(118) 및 메모리 게이트(120)는 폴리실리콘으로 형성된다.
일부 실시예에서, 스플릿 게이트형 메모리 소자(110)는 메모리 게이트(120)와 선택 게이트(118) 사이에 중간 구조체(144)를 포함한다. 일부 예시적인 실시예에서, 중간 구조체(144)는 순차적으로 적층된 하부층(138), 트랩층(trap layer; 140), 상부층(142)을 포함한다. 다른 예시적인 실시예들에서, 중간 구조체(144)는 산화물 하부층, 질화물 트랩층, 및 산화물 상부층을 포함하는 산화물/질화물/산화물 적층 구조체를 포함한다.
HV 소자(112) 및 MOS 소자들(114 및 116) 등의 적어도 하나의 논리 소자가 기판(120)의 표면(104)에 그리고 논리 영역(108) 내에 배치된다. 일부 실시예에서, 선택 게이트(118)의 상부면(122), 및 HV 소자(112)의 상부면(132), MOS 소자(114)의 상부면(134), 또는 MOS 소자(116)의 상부면(136)과 같은 적어도 하나의 논리 소자의 상부면은 실질적으로 같은 높이에 있다. 다른 실시예에서, HV 소자(112)의 상부면(132), MOS 소자(114)의 상부면(134), 및 MOS 소자(116)의 상부면(136)은 실질적으로 같은 높이에 있다. 또한, 적어도 하나의 논리 소자는 하이-k 금속 게이트 구조체를 갖는다. 예를 들어, HV 소자(112)는 금속 게이트(126), 캡핑층(162), 하이-k 유전층(160), 및 산화물층(158)을 포함하고; MOS 소자(114)는 금속 게이트(128), 캡핑층(156), 하이-k 유전층(154), 및 인터페이스층(152)을 포함하고; MOS 소자(112)는 금속 게이트(130), 캡핑층(150), 하이-k 유전층(148), 및 인터페이스층(146)을 포함한다. 일부 실시예에서, 금속 게이트들(126, 128, 및 130)은 동일 물질로 형성된다. 다른 실시예에서, 금속 게이트들(126, 128, 및 130)은 상이한 물질로 형성된다.
반도체 디바이스(100)는 유전층(164)을 포함한다. 유전층(164)은 층간 유전(ILD) 층이다. 유전층(164)은 기판(102)의 표면(104)에 그리고, 스플릿 게이트형 메모리 소자(110)와 HV 소자(112), HV 소자(112)와 MOS 소자(114), 및 MOS 소자들(114 및 116) 등의 임의의 2개의 인접 소자 사이에 위치한다. 일부 실시예에서, 유전층(164)은 산화물로 형성된다.
도 2a 내지 도 2e를 참조하부면, 도 2a 내지 도 2e는 다양한 실시예에 따라 반도체 디바이스를 제조하는 방법을 도시한 중간 스테이지들의 도식적 단면도들이다. 도 2a에 도시된 바와 같이, 기판(102)이 제공된다. 기판(102)은 반도체 기판이다. 기판(102)은 단결정 반도체 물질 또는 화합물 반도체 물질로 구성된다. 또한, 기판(102)은 벌크 기판 또는 반도체-온-인슐레이터(SOI) 기판이다. 일부 실시예에서, 기판(102)은 실리콘 기판이다. 다른 실시예에서, 기판(102)의 물질로서 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐, 인 등이 사용된다.
HV 소자(112) 및 MOS 소자들(114 및 116) 등의 적어도 하나의 논리 소자가 기판(120)의 표면(104)에 형성된다. HV 소자(112) 및 MOS 소자들(114 및 116)은 각각 더미 게이트들(166, 168, 및 170)을 포함하도록 형성된다. 일부 실시예에서, 더미 게이트(166)의 상부면(176), 더미 게이트(168)의 상부면(178), 및 더미 게이트(170)의 상부면(180)은 실질적으로 같은 높이에 있다. 다른 실시예에서, 더미 게이트(166)의 상부면(176)은 더미 게이트(168)의 상부면(178) 및 더미 게이트(170)의 상부면(180)보다 높다. 더미 게이트들(166, 168, 및 170)은 동일한 물질 또는 상이한 물질로 형성될 수 있다. 일부 예시적인 실시예에서, 더미 게이트들(166, 168, 및 170)은 폴리실리콘으로 형성된다.
또한, 적어도 하나의 논리 소자의 형성은 하이-k 유전층을 포함한다. 예를 들어, HV 소자(112)는 캡핑층(162), 하이-k 유전층(160), 및 산화물층(158)을 더 포함하고; MOS 소자(114)는 캡핑층(156), 하이-k 유전층(154), 및 인터페이스층(152)을 더 포함하고; MOS 소자(112)는 캡핑층(150), 하이-k 유전층(148), 및 인터페이스층(146)을 더 포함한다. 일부 실시예에서, 하이-k 유전층들(160, 154, 및 148)은 동일한 물질로 형성된다. 다른 실시예에서, 하이-k 유전층들(160, 154, 및 148)은 상이한 물질로 형성된다.
기판(102)의 표면(104)에 메모리 게이트(120) 및 선택 게이트(122)를 포함하는 스플릿 게이트형 메모리 소자(110)가 형성된다. 메모리 게이트(120)는 선택 게이트(118)의 외부 면과 인접하게 형성된다. 메모리 게이트(120) 및 선택 게이트(118)는 서로 전기적으로 격리된다. 통상적으로, 선택 게이트(118)는 평면을 갖고, 메모리 게이트(120)는 경사면을 갖는데, 그 이유는 선택 게이트(118)는 포토 프로세스에 의해 제조되고, 메모리 게이트(120)는 스페이서 프로세스에 의해 제조되기 때문이다. 일부 실시예에서, 선택 게이트(118) 및 메모리 게이트(120)는 폴리실리콘으로 형성된다.
선택 게이트(118)의 상부면(122)은 메모리 게이트(120)의 상부면(124)보다 높다. 일부 실시예에서, 선택 게이트(118)의 상부면(122)과 메모리 게이트(120)의 상부면(124) 사이의 높이 차이는 선택 게이트(118)의 높이(H1)의 10퍼센트보다 크다. 선택 게이트(118)의 상부면(122)은 상부면들(176, 178, 및 180)과 유사하거나 실질적으로 동일한 높이에 있다. 일부 실시예에서, 더미 게이트(166)의 상부면(176), 더미 게이트(168)의 상부면(178), 및 더미 게이트(170)의 상부면(180)은 실질적으로 같은 높이에 있고, 선택 게이트(118)의 상부면(122)은 상부면들(176, 178, 및 180)과 실질적으로 같은 높이에 있다. 다른 실시예에서, 더미 게이트(166)의 상부면(176)은 더미 게이트(168)의 상부면(178) 및 더미 게이트(170)의 상부면(180)보다 높고, 선택 게이트(118)의 상부면(122)은 상부면들(176, 178, 및 180)과 실질적으로 같은 높이에 있다.
일부 실시예에서, 스플릿 게이트형 메모리 소자(110)의 형성은 메모리 게이트(120)와 선택 게이트(118) 사이에 중간 구조체(144)를 포함한다. 일부 예시적인 실시예에서, 중간 구조체(144)는 순차적으로 적층된 하부층(138), 트랩층(140), 상부층(142)을 포함한다. 다른 예시적인 실시예들에서, 중간 구조체(144)는 산화물 하부층, 질화물 트랩층, 및 산화물 상부층을 포함하는 산화물/질화물/산화물 적층 구조체를 포함한다. 또한, 스플릿 게이트형 메모리 소자(110)의 형성은 하드 마스크(172)를 포함한다. 하드 마스크(172)는 선택 게이트(118)의 상부면(122)에 형성되어 니켈 규화물(NiSi) 등의 금속 규화물이 후속 공정에서 선택 게이트(118)에 형성되는 것을 방지한다. 일부 실시예에서, 하드 마스크(172)는 실리콘 질화물로 형성된다.
또한, 스플릿 게이트형 메모리 소자(110), HV 소자(112), 및 MOS 소자들(114 및 116)을 덮기 위해, 옵션으로서 컨택 식각 정지층(contact etch stop layer, CESL; 176)이 형성된다. 그 후, 도 2a에 도시된 바와 같이, 기판(102)의 표면, 스플릿 게이트형 메모리 소자, HV 소자(112), 및 MOS 소자들(114 및 116)을 덮기 위해, 스플릿 게이트형 메모리 소자(110)와 HV 소자(112), HV 소자(112)와 MOS 소자(114), 및 MOS 소자들(114 및 116) 등의 임의의 2개의 인접 소자 사이에 유전층(164)이 형성된다. 유전층(164)은 층간 유전층이다. 유전층(164)의 물질은 컨택 식각 정지층(176)의 물질과 상이하다. 일부 실시예에서, 유전층(164)은 산화물로 형성된다.
도 2b에 도시된 바와 같이, 선택 게이트(118)의 상부면(122), 더미 게이트(166)의 상부면(176), 더미 게이트(168)의 상부면(178), 및 더미 게이트(170)의 상부면(180)을 노출시키기 위해 유전층(164)이 폴리싱된다. 일부 실시예에서, 유전층(164)은 CMP 프로세스를 이용하여 폴리싱된다. 또한, 폴리싱은 폴리실리콘으로 형성된 선택 게이트(118)의 상부면(122)에서 정지한다. 유전층(164)을 폴리싱하는 것은 하드 마스크(172)를 폴리싱하는 것을 포함한다. 폴리싱 공정 중에, 선택 게이트(118)의 상부면(122)이 메모리 게이트(120)보다 높고, 상부면들(176, 178, 및 180)과 유사하거나 실질적으로 동일한 높이에 있기 때문에, 스플릿 게이트형 메모리 소자(110) 위의 유전층(164)에 폴리싱 디싱이 전혀 유발되지 않는다.
도 2c에 도시된 바와 같이, 더미 게이트들(166, 168, 및 170)이 제거되어 HV 소자(112) 및 MOS 소자들(114 및 116)에 홈(182, 184, 및 186)을 각각 형성한다. 더미 게이트들(166, 168, 및 170)은 임의의 적절한 식각 프로세스를 이용하여 제거될 수 있다. 도 2d에 도시된 바와 같이, 홈들(182, 184, 및 186)을 채우고, 유전층(164), 스플릿 게이트형 메모리 소자(110), HV 소자(112), 및 MOS 소자들(114 및 116)을 덮기 위해 금속층(188)이 형성된다. 금속층(188)은 임의의 적절한 금속 물질 및 프로세스들을 이용하여 형성될 수 있다.
금속층(188)이 폴리싱되어 선택 게이트(118)의 상부면(122)을 노출시킨다. 이에 따라, 도 2e에 도시된 바와 같이, 금속 게이트들(126, 128, 및 130)이 홈들(182, 184, 및 186)에 각각 형성되어 더미 게이트들(166, 168, 및 170)을 대체한다. 일부 실시예에서, 금속층(188)은 CMP 프로세스를 이용하여 폴리싱된다. 더미 게이트들(166, 168, 및 170)을 금속 게이트들(126, 128, 및 130)로 각각 교체하는 공정 후에, HV 소자(112) 및 MOS 소자들(114 및 116) 각각은 하이-k 금속 게이트 구조체를 포함한다. 예를 들어, HV 소자(112)는 하이-k 유전층(160)에 위치한 금속 게이트(126)를 포함하고; MOS 소자(114)는 하이-k 유전층(156)에 위치한 금속 게이트(128)를 포함하고; MOS 소자(112)는 하이-k 유전층(148)에 위치한 금속 게이트(130)를 포함한다. 또한, 선택 게이트(118)의 상부면(122), HV 소자(112)의 상부면(132), MOS 소자(114)의 상부면(134), 및 MOS 소자(116)의 상부면(136)은 실질적으로 같은 높이에 있다.
스플릿 게이트형 메모리 소자(110) 위의 유전층(164)에 폴리싱 디싱이 전혀 유발되지 않기 때문에, 금속 게이트(126, 128, 및 130)를 이용하여 더미 게이트들(166, 168, 및 170)을 각각 대체하는 공정 후에 메모리 영역(106) 내의 유전층(164)에 어떠한 금속 잔류물도 존재하지 않는다. 따라서, 메모로 어레이 단락이 일어나는 것을 방지할 수 있다.
도 2a, 도 2b, 및 도 2e와 함께 도 3을 참조하면, 도 3은 다양한 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다. 이 방법은 공정(200)에서 시작하는데, 여기서 기판(102)이 제공된다. 공정(202)에서, HV 소자(112) 및 MOS 소자들(114 및 116) 등의 적어도 하나의 논리 소자가 기판(120)의 표면(104)에 형성된다. HV 소자(112) 및 MOS 소자들(114 및 116)은 각각 더미 게이트들(166, 168, 및 170)을 포함한다. 공정(204)에서, 기판(102)의 표면(104)에 스플릿 게이트형 메모리 소자(110)가 형성된다. 스플릿 게이트형 메모리 소자(110)는 메모리 게이트(120) 및 선택 게이트(122)를 포함한다. 메모리 게이트(120)는 선택 게이트(118)의 외부 면에 그리고 선택 게이트(118)에 인접하여 위치한다. 선택 게이트(118)는 평면이고, 메모리 게이트(120)는 경사면을 갖는다. 선택 게이트(118)의 상부면(122)은 메모리 게이트(120)의 상부면(124)보다 높다. 일부 실시예에서, 선택 게이트(118)의 상부면(122)은 더미 게이트(166)의 상부면(176), 더미 게이트(168)의 상부면(178), 및 더미 게이트(170)의 상부면(180)과 유사하거나 실질적으로 동일한 높이에 위치한다. 또한, 선택 게이트(118) 및 메모리 게이트(120)는 폴리실리콘으로 형성된다. 도 2a에 도시된 바와 같이, 공정(206)에서, 기판(102)의 표면(104), 스플릿 게이트형 메모리 소자, HV 소자(112), 및 MOS 소자들(114 및 116)을 덮기 위해 유전층(164)이 형성된다. 유전층(164)은 임의의 적절한 프로세스들, 및 실리콘 산화물 등의 유전 물질들을 이용하여 형성될 수 있다. 도 2b에 도시된 바와 같이, 공정(208)에서, 선택 게이트(118)의 상부면(122), 더미 게이트(166)의 상부면(176), 더미 게이트(168)의 상부면(178), 및 더미 게이트(170)의 상부면(180)을 노출시키기 위해 유전층(164)이 폴리싱된다. 일부 실시예에서, 유전층(164)은 CMP 프로세스를 이용하여 폴리싱된다. 공정(210)에서, 더미 게이트들(166, 168, 및 170)이 금속 게이트들(126, 128, 및 130)로 교체되어 각각 HK-MG 구조체를 포함하는 HV 소자(112) 및 MOS 소자들(114 및 116)을 완성한다.
도 2a 내지 도 2e와 함께 도 4를 참조하면, 도 4는 다양한 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다. 이 방법은 공정(300)에서 시작하는데, 여기서 기판(102)이 제공된다. 공정(302)에서, HV 소자(112) 및 MOS 소자들(114 및 116) 등의 적어도 하나의 논리 소자가 기판(120)의 표면(104)에 형성된다. HV 소자(112) 및 MOS 소자들(114 및 116)은 각각 더미 게이트들(166, 168, 및 170)을 포함한다. 공정(304)에서, 기판(102)의 표면(104)에 스플릿 게이트형 메모리 소자(110)가 형성된다. 스플릿 게이트형 메모리 소자(110)는 메모리 게이트(120) 및 선택 게이트(122)를 포함한다. 메모리 게이트(120)는 선택 게이트(118)의 외부 면에 그리고 선택 게이트(118)에 인접하여 위치한다. 선택 게이트(118)는 평면이고, 메모리 게이트(120)는 경사면을 갖는다. 선택 게이트(118)의 상부면(122)은 메모리 게이트(120)의 상부면(124)보다 높다. 일부 실시예에서, 선택 게이트(118)의 상부면(122)은 더미 게이트(166)의 상부면(176), 더미 게이트(168)의 상부면(178), 및 더미 게이트(170)의 상부면(180)과 유사하거나 실질적으로 동일한 높이에 위치한다. 또한, 선택 게이트(118) 및 메모리 게이트(120)는 폴리실리콘으로 형성된다. 도 2a에 도시된 바와 같이, 공정(306)에서, 기판(102)의 표면(104), 스플릿 게이트형 메모리 소자, HV 소자(112), 및 MOS 소자들(114 및 116)을 덮기 위해 유전층(164)이 형성된다. 유전층(164)은 임의의 적절한 프로세스들, 및 실리콘 산화물 등의 유전 물질들을 이용하여 형성될 수 있다. 도 2b에 도시된 바와 같이, 공정(308)에서, 선택 게이트(118)의 상부면(122), 더미 게이트(166)의 상부면(176), 더미 게이트(168)의 상부면(178), 및 더미 게이트(170)의 상부면(180)을 노출시키기 위해 유전층(164)이 폴리싱된다. 일부 실시예에서, 유전층(164)은 CMP 프로세스를 이용하여 폴리싱된다. 도 2c에 도시된 바와 같이, 공정(310)에서, 더미 게이트들(166, 168, 및 170)이 제거되어 HV 소자(112) 및 MOS 소자들(114 및 116)에 홈(182, 184, 및 186)을 각각 형성한다. 더미 게이트들(166, 168, 및 170)은 임의의 적절한 식각 프로세스를 이용하여 제거될 수 있다. 도 2d에 도시된 바와 같이, 공정(312)에서, 홈들(182, 184, 및 186)을 채우고, 유전층(164), 스플릿 게이트형 메모리 소자(110), HV 소자(112), 및 MOS 소자들(114 및 116)을 덮기 위해 금속층(188)이 형성된다. 도 2e에 도시된 바와 같이, 공정(314)에서, 금속층(188)이 폴리싱되어 선택 게이트(118)의 상부면(122)을 노출시킴으로써 금속 게이트들(126, 128, 및 1308)을 형성하여 더미 게이트들(166, 168, 및 170)을 각각 대체한다.
본 발명의 실시예들 및 이들의 이점이 상세히 설명되고 있지만, 첨부된 특허청구범위에 의해 정의되는 바와 같은 본 개시의 사상 및 범위로부터 벗어나지 않는 한 다양한 변경, 대체, 및 변형이 행해질 수 있다는 점이 이해되어야 한다.
더구나, 본 출원의 범위는 본 명세서에 설명된 프로세스, 기계, 제조물, 조성물, 수단, 방법들, 및 단계들의 특정 실시예들로 제한하려는 것은 아니다. 당업자가 본 개시로부터 용이하게 이해할 수 있는 바와 같이, 여기에 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 기존의 또는 후에 개발될 프로세스들, 기계들, 제조물, 조성물, 수단, 방법들, 또는 단계들은 본 개시에 따라 활용될 수 있다. 따라서, 첨부된 특허청구범위는 이러한 프로세스들, 기계들, 제조물, 조성물, 수단, 방법들, 또는 단계들을 그 범위 내에 포함하는 것을 의도한다.
Claims (20)
- 반도체 디바이스로서:
기판;
상기 기판 상의 적어도 하나의 논리 소자; 및
상기 기판 상의 스플릿 게이트형 메모리 소자
를 포함하며, 상기 스플릿 게이트형 메모리 소자는 서로 인접하여 전기적으로 격리된 메모리 게이트 및 선택 게이트를 포함하며, 상기 선택 게이트의 상부면은 상기 메모리 게이트의 상부면보다 높은 것인 반도체 디바이스. - 제1항에 있어서, 상기 선택 게이트의 상부면과 상기 적어도 하나의 논리 소자의 상부면은 실질적으로 동일한 높이에 있는 것인 반도체 디바이스.
- 제1항에 있어서, 상기 선택 게이트의 상부면과 상기 메모리 게이트의 상부면 사이의 높이 차이가 상기 선택 게이트의 높이의 10퍼센트보다 큰 것인 반도체 디바이스.
- 제1항에 있어서, 상기 적어도 하나의 논리 소자는 하이-k 금속 게이트 구조체를 갖는 것인 반도체 디바이스.
- 제1항에 있어서, 상기 선택 게이트는 폴리실리콘으로 형성되는 것인 반도체 디바이스.
- 제1항에 있어서, 상기 스플릿 게이트형 메모리 소자는 상기 메모리 게이트와 상기 선택 게이트 사이에 중간 구조체를 더 포함하는 것인 반도체 디바이스.
- 제6항에 있어서, 상기 중간 구조체는 순차적으로 적층된 하부층, 트랩층, 및 상부층을 포함하는 것인 반도체 디바이스.
- 제6항에 있어서, 상기 중간 구조체는 산화물/질화물/산화물 적층 구조체를 포함하는 것인 반도체 디바이스.
- 반도체 디바이스를 제조하는 방법으로서:
기판을 제공하는 것;
상기 기판에 더미 게이트를 포함하는 적어도 하나의 논리 소자를 형성하는 것;
상기 기판에 스플릿 게이트형 메모리 소자를 형성하되, 서로 인접하여 전기적으로 격리된 메모리 게이트 및 선택 게이트를 포함하고 상기 선택 게이트의 상부면 및 상기 더미 게이트의 상부면은 실질적으로 동일한 높이에 있는 것인 스플릿 게이트형 메모리 소자를 형성하는 것;
상기 적어도 하나의 논리 소자 및 상기 스플릿 게이트형 메모리 소자를 덮기 위해 유전층을 형성하는 것;
상기 선택 게이트의 상부면 및 상기 더미 게이트의 상부면을 노출시키기 위해 상기 유전층을 폴리싱하는 것; 및
상기 더미 게이트를 금속 게이트로 대체하는 것
를 포함하는 반도체 디바이스 제조 방법. - 제9항에 있어서, 상기 스플릿 게이트형 메모리 소자를 형성하는 공정은 상기 메모리 게이트의 상부면보다 높은 상기 선택 게이트의 상부면을 형성하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
- 제9항에 있어서, 상기 스플릿 게이트형 메모리 소자를 형성하는 공정은 상기 선택 게이트의 상부면과 상기 메모리 게이트의 상부면 간에 상기 선택 게이트의 높이의 10퍼센트보다 큰 높이 차이를 형성하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
- 제9항에 있어서, 상기 더미 게이트를 상기 금속 게이트로 대체하는 공정은 하이-k 금속 게이트 구조체를 갖는 적어도 하나의 논리 소자를 형성하는 것인 반도체 디바이스 제조 방법.
- 제9항에 있어서, 상기 스플릿 게이트형 메모리 소자를 형성하는 공정은 상기 선택 게이트를 폴리실리콘으로 형성하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
- 제13항에 있어서, 상기 적어도 하나의 논리 소자를 형성하는 공정은 상기 더미 게이트를 폴리실리콘으로 형성하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
- 제9항에 있어서, 상기 스플릿 게이트형 메모리 소자를 형성하는 공정은 상기 선택 게이트에 하드 마스크를 형성하는 것을 더 포함하는 것인 반도체 디바이스 제조 방법.
- 제15항에 있어서, 상기 유전층을 폴리싱하는 공정은 상기 하드 마스크를 폴리싱하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
- 제9항에 있어서, 상기 유전층을 폴리싱하는 공정은 화학 기계적 폴리싱 프로세스를 이용하여 상기 유전층을 폴리싱하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
- 제9항에 있어서, 상기 스플릿 게이트형 메모리 소자를 형성하는 공정은 상기 메모리 게이트와 상기 선택 게이트 사이에 중간 구조체를 형성하는 것을 포함하며, 상기 중간 구조체는 순차적으로 적층된 하부층, 트랩층, 및 상부층을 포함하는 것인 반도체 디바이스 제조 방법.
- 반도체 디바이스를 제조하는 방법으로서:
기판을 제공하는 것;
상기 기판에 더미 게이트를 포함하는 적어도 하나의 논리 소자를 형성하는 것;
상기 기판에 스플릿 게이트형 메모리 소자를 형성하되, 서로 인접하여 전기적으로 격리된 메모리 게이트 및 선택 게이트를 포함하고 상기 선택 게이트의 상부면은 상기 메모리 게이트의 상부면보다 높은 것인 스플릿 게이트형 메모리 소자를 형성하는 것;
상기 적어도 하나의 논리 소자 및 상기 스플릿 게이트형 메모리 소자를 덮기 위해 유전층을 형성하는 것;
상기 선택 게이트의 상부면 및 상기 더미 게이트의 상부면을 노출시키기 위해 상기 유전층을 폴리싱하는 것;
상기 더미 게이트를 제거하여 상기 적어도 하나의 논리 소자에 홈을 형성하는 것;
상기 홈을 채우고 상기 유전층, 상기 스플릿 게이트형 메모리 소자, 및 상기 적어도 하나의 논리 소자를 덮는 금속층을 형성하는 것; 및
상기 선택 게이트의 상부면을 노출시키기 위해 상기 금속층을 폴리싱하는 것
을 포함하는 반도체 디바이스 제조 방법. - 제19항에 있어서, 상기 금속층을 폴리싱하는 공정은 화학 기계적 폴리싱 프로세스를 이용하여 상기 금속층을 폴리싱하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
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