CN101814492B - 具有金属栅极堆叠的集成电路与其形成方法 - Google Patents

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Abstract

本发明提供一种具有金属栅极堆叠的集成电路与其形成方法，该集成电路包括半导体基板；栅极堆叠位于半导体基板上，其中栅极堆叠包括高介电材料层与位于高介电材料层上的第一金属层；以及凸起的源极/漏极区位于栅极堆叠的侧壁上，且凸起的源极/漏极区由外延法形成；其中半导体基板包括硅锗特征位于凸起的源极/漏极区下。本发明能够解决层间介电层中的孔洞所造成的问题。

Description

具有金属栅极堆叠的集成电路与其形成方法
技术领域
本发明涉及集成电路，更特别涉及其凸起的源极/漏极结构。
背景技术
当半导体元件如金属氧化物半导体场效应晶体管(MOSFET)的尺寸随着不同的技术节点越来越小，可采用高介电材料及金属以形成栅极堆叠。如此一来，位于半导体基板上的层间介电层将填入相邻的栅极堆叠间的区域。然而高密度的栅极阵列其脚距(pitch)过小，使层间介电层难以有效填入相邻的栅极堆叠间的区域。如此一来，层间介电层内将产生孔洞，造成金属残留或开触(open contact)。综上所述，目前急需新的结构及对应的形成方法以解决层间介电层中的孔洞所造成的问题。
发明内容
为克服现有技术的缺陷，本发明提供一种具有金属栅极堆叠的集成电路，包括半导体基板；栅极堆叠位于半导体基板上，其中栅极堆叠包括高介电材料层与位于高介电材料层上的第一金属层；以及凸起的源极/漏极区位于栅极堆叠的侧壁上，且凸起的源极/漏极区由外延法形成；其中半导体基板包括硅锗特征位于凸起的源极/漏极区下。
本发明也提供一种具有金属栅极堆叠的集成电路，包括半导体基板；N型金属氧化物半导体晶体管形成于半导体基板上，其中N型金属氧化物半导体晶体管包括第一栅极堆叠，具有高介电材料层与第一金属层位于高介电材料层上；第一栅极间隔物位于第一栅极堆叠的侧壁上；以及第一凸起的源极及第一凸起的漏极，于水平方向接触第一栅极间隔物的侧壁；以及P型金属氧化物半导体晶体管形成于半导体基板上，其中P型金属氧化物半导体晶体管包括第二栅极堆叠，具有第二高介电材料层与第二金属层位于高介电材料层上；第二栅极间隔物位于第二栅极堆叠的侧壁上；以及第二凸起的源极及第二凸起的漏极，于水平方向接触第二栅极间隔物的侧壁。
本发明还提供一种具有金属栅极堆叠的集成电路的形成方法，包括形成牺牲栅极堆叠于半导体基板上；对准牺牲栅极堆叠，形成外延硅锗的源极及漏极于该半导体基板中；以及形成栅极间隔物于牺牲栅极堆叠的侧壁上；以及接着对准栅极间隔物，进行外延工艺以形成凸起的源极与凸起的漏极，且凸起的源极及凸起的漏极于水平方向接触该栅极间隔物的侧壁。
本发明能够解决层间介电层中的孔洞所造成的问题。
附图说明
图1是本发明一实施例中的半导体元件的剖视图；
图2是本发明一实施例中具有金属栅极堆叠的半导体结构的剖视图；以及
图3～图6是本发明另一实施例中，形成具有金属栅极堆叠的半导体结构的流程剖视图。
并且，上述附图中的附图标记说明如下：
50、100、150～半导体元件；52、102～半导体基板；54、104～栅极堆叠；56、114b～源极/漏极；58、112～栅极间隔物；60、122～蚀刻停止层；62、124～层间介电层；64～孔洞；102a～NMOS晶体管区；102b～PMOS晶体管区；104a～NMOS栅极堆叠；104b～PMOS栅极堆叠；106～高介电材料层；108～导电层；110～硬掩模层；114～第一源极/漏极；114a～LDD区；116～凸起的源极/漏极；118～第二栅极间隔物；120～浅沟槽隔离；152～硅化物层。
具体实施方式
可以理解的是，下述内容提供多种实施例以说明本发明的多种特征。为了简化说明，将采用特定的实施例、单元、及组合方式说明。然而这些特例并非用以限制本发明。此外为了简化说明，本发明在不同附图中采用相同附图标记标示不同实施例的类似元件，但上述重复的附图标记并不代表不同实施例中的元件具有相同的对应关系。举例来说，形成某一元件于另一元件上包含了两元件为直接接触，或者两者间隔有其他元件这两种情况。
图1是本发明一实施例中的半导体元件50的剖视图，其包括半导体基板52及一或多个位于半导体基板52上的栅极堆叠54。半导体结构50也包含源极/漏极56于半导体中，且位于每一栅极堆叠两侧上。每一栅极堆叠54包含高介电材料层与形成于高介电材料层上的导电层，还包含位于导电层上的硬掩模层。半导体元件还包含栅极间隔物58于栅极堆叠的侧壁上。此外，蚀刻停止层60是形成于对应的栅极堆叠顶部及间隔物的侧壁上。层间介电层62则形成于栅极堆叠上以及相邻的栅极堆叠之间的空隙(gap)。当栅极堆叠之间的空隙尺寸太小时，层间介电层62将无法完全填满空隙而形成孔洞(void)64。这将造成金属残留及开触。在一实施例中，栅极堆叠的导电层包含多晶硅。在另一实施例中，栅极堆叠的导电层包含金属层，以及位于金属层上的多晶硅层。
图2是本发明一实施例中具有金属栅极堆叠的半导体结构100的剖视图，其包括半导体基板102及一或多个位于半导体基板102上的栅极堆叠104。每一栅极堆叠104包含高介电材料层106与形成于高介电材料层106上的导电层108，还包含位于导电层108上的硬掩模层110。半导体元件还包含栅极间隔物112于栅极堆叠104的侧壁上。在一实施例中，导电层108包含多晶硅。在另一实施例中，导电层108包含金属层，及位于金属层上的多晶硅层。
半导体元件100也包含第一源极/漏极114形成于基板中并未于每一栅极堆叠的两侧上。此外，凸起的源极/漏极特征116是形成于半导体基板上，分别于水平方向接触栅极间隔物且于垂直方向接触第一源极/漏极，如图2所示。凸起的源极/漏极特征116的形成方法为外延工艺，其形成顺序在形成栅极间隔物之后。在一实施例中，凸起的源极/漏极特征为硅，其形成方法为外延硅工艺。如此一来，结晶硅将形成于第一源极/漏极上。在一实施例中，凸起的源极/漏极其厚度为约200埃。在另一实施例中，凸起的源极/漏极其厚度约介于100埃至400埃之间。由于形成顺序晚于栅极间隔物，凸起的源极/漏极将填入相邻的栅极堆叠间的空隙中较低的部分，如图2所示。
在一实施例中，第一栅极/源极包括轻掺杂漏极(LDD)及重掺杂源极/漏极。在另一实施例中，栅极堆叠侧壁上的间隔物包含第一栅极间隔物112，且还包含第二栅极间隔物118，其中LDD对准栅极堆叠的侧壁外缘，而重掺杂源极/漏极对准第一栅极间隔物112的外缘，而凸起的源极/漏极则对准第二栅极间隔物118的外缘。在一工艺中，LDD的形成顺序晚于栅极堆叠，接着形成第一栅极间隔物112，再形成重掺杂源极/漏极，之后形成第二栅极间隔物118，最后形成凸起的源极/漏极。在另一实施例中，半导体基板102还包括多种隔离结构，如浅沟槽隔离(STI)120。
此外，蚀刻停止层122是形成于对应的栅极堆叠顶部，以及位于相邻栅极堆叠间的空隙中的凸起的源极/漏极上。层间介电层124是形成于栅极堆叠顶部，以及栅极堆叠之间的空隙中。由于栅极堆叠之间的空隙其较低的部分已填入凸起的源极/漏极116，可降低空隙的深宽比。如此一来，当层间介电层124填入栅极堆叠之间的空隙时，可避免形成孔洞并进一步改善元件。
在多个实施例中，蚀刻停止层的厚度介于200埃至400埃之间。栅极堆叠的厚度介于600埃至1200埃之间。在一实施例中，栅极堆叠还包括多晶硅层夹设于金属层与硬掩模层之间。栅极堆叠也包含界面层于高介电材料层与半导体基板之间。在一实施例中，依序形成多层材料之后，再以光刻工艺曝光及蚀刻工艺等图案化方法形成栅极堆叠。接着形成LDD特征于基板中，再形成栅极间隔物于栅极堆叠侧壁。之后形成第一栅极/源极与基板中，再形成凸起的源极/漏极特征。
接着进行多种工艺步骤以完成半导体元件100。在一实施例中，以化学机械研磨工艺(CMP)研磨层间介电层，直到露出甚至移除部分的栅极堆叠。在上述半导体元件100中，栅极堆叠可作为牺牲栅极(dummy gate)，其中部分的栅极堆叠将被移除，以形成栅极沟槽于栅极间隔物之间。接着将一或多层金属层填入栅极沟槽，以形成半导体元件的金属栅极堆叠。由于金属栅极的形成步骤晚于源极/漏极，上述流程可视作后栅极工艺(gate last process)。在一实施例中，移除多晶硅层以形成栅极沟槽后，再分别对应NMOS晶体管及PMOS晶体管填入不同的金属层。在另一实施例中，PMOS晶体管的源极/漏极的第一源极/漏极包含硅锗特征，其形成方式为外延工艺。如此一来，结晶态的硅锗特征可形成于硅基板中，以施加应力至PMOS晶体管的通道，以增加载子移动率并改善元件表现。
图3～图6是本发明另一实施例中，形成具有金属栅极堆叠的半导体结构的流程剖视图。半导体元件150的结构与对应的形成方法将配合图3～图6说明如下。
如图3所示，半导体元件150包含半导体基板，其具有NMOS晶体管区102a及PMOS晶体管区102b。NMOS栅极堆叠104a及PMSO栅极堆叠104b分别形成于半导体基板上的NMOS晶体管区102a及PMOS晶体管区102b。每一栅极堆叠包含高介电材料层106及形成于高介电材料层上的多晶硅层108，且还包含硬掩模层110于多晶硅层上。在一实施例中，每一栅极堆叠还包含盖层于多晶硅层108与高介电材料层106之间。在另一实施例中，界面层如氧化硅层可形成于半导体基板102与高介电材料层106之间。在一实施例中，半导体基板102还包含隔离结构如浅沟槽隔离120。
半导体元件还包含LDD区114a于基板上，其形成方法是对准对应栅极堆叠的一或多道离子注入工艺，其掺杂种类因NMOS晶体管或PMOS晶体管的需要而不同。半导体元件还包含栅极间隔物于每一栅极堆叠的侧壁上。在一实施例中，第一栅极间隔物112是形成于栅极堆叠的侧壁上。接着形成重掺杂的源极/漏极114b于基板中，其形成方法为对准第一栅极间隔物112的一或多道离子注入工艺，其掺杂种类因NMOS晶体管或PMOS晶体管的需要而不同。
此外，通过外延法形成硅锗特征于基板的PMOS晶体管区上，使结晶态的硅锗特征形成于硅基板上，可施加应力至PMOS晶体管的通道，以增加载子移动率并改善元件表现。硅锗特征的形成顺序可早于源极/漏极的形成顺序。如此一来，形成源极/漏极的离子注入工艺可施加至PMOS晶体管区中的硅锗特征。在形成硅锗特征时，可采用图案化的掩模层保护NMOS晶体管区。在一实施例中，图案化的掩模层为光刻工艺所形成的图案化光致抗蚀剂层。在一实施例中，可直接在PMOS晶体管区的硅基板进行外延工艺。在另一实施例中，可采用蚀刻工艺使PMOS晶体管区的源极/漏极区产生凹陷，再对凹陷的源极/漏极区进行硅锗外延工艺。在此例中，源极/漏极包含硅锗合金。
如图4所示，形成第二栅极间隔物118于栅极堆叠的侧壁上。在一实施例中，第二栅极间隔物是形成于第一栅极间隔物112的侧壁上，并于水平方向接触第一栅极间隔物112。
如图5所示，形成凸起的源极/漏极116于半导体基板上，于水平方向接触第二栅极间隔物118的侧壁，并于垂直方向接触在图3中形成的源极与漏极114b。凸起的源极/漏极116的形成方法为外延，其形成顺序晚于栅极间隔物的形成顺序。在一实施例中，凸起的源极/漏极116是由硅外延工艺形成的硅。如此一来，可形成结晶态的硅于第一源极/漏极上。在一实施例中，凸起的源极/漏极116的厚度约为200埃。在另一实施例中，凸起的源极/漏极116的厚度约介于100埃至400埃之间。凸起的源极/漏极其形成顺序晚于栅极间隔物的形成顺序，因此可填入相邻的栅极间隔物之间的空隙的较低部分，如图5所示。
如图6所示，形成硅化物层152于凸起的源极/漏极上，以降低接触电阻。硅化物层152的形成方式可包含沉积金属层及回火金属层，使金属层与硅层反应形成硅化物层后，再移除未反应的金属层。
形成具有金属栅极的半导体元件的其他工艺如下。在一实施例中，形成蚀刻停止层122于栅极堆叠顶部及位于相邻的栅极堆叠间的空隙底部的凸起的源极/漏极上。接着形成层间介电层124于蚀刻停止层上，以填入栅极堆叠之间的空隙。由于较低部分的空隙已填入凸起的源极/漏极，可降低空隙的深宽比。如此一来，当层间介电层124填入栅极堆叠之间的空隙时，可避免形成孔洞。在不同的实施例中，蚀刻停止层122的厚度约介于200埃至400埃之间。栅极堆叠如104a或104b的厚度则约介于600埃至1200埃之间。在一实施例中，栅极堆叠也包含界面层如氧化硅夹设于高介电材料层106及半导体基板102之间。
接着可进行其他工艺如CMP研磨层间介电层，直到露出甚至移除部分的栅极堆叠。在上述半导体元件150中，栅极堆叠可作为牺牲栅极(dummygate)，其中部分的栅极堆叠将被移除，以形成栅极沟槽于栅极间隔物之间。接着将一或多层金属层填入栅极沟槽，以形成半导体元件的金属栅极堆叠。在一实施例中，移除多晶硅层以形成栅极沟槽后，再分别对应NMOS晶体管及PMOS晶体管填入不同的金属层(或金属栅极层)。在此例中，NMOS与PMOS的金属层材质不同以符合不同工作函数的需求。金属层可包含氮化钛、氮化钽、氮化钨、铝化钛、氮铝化钛、或钛等材质的组合以分别符合NMOS及PMOS晶体管的需求。
在一实施例中，高介电材料层的形成方法可为分子层沉积(ALD)。其他形成高介电材料层的方法还包括金属有机化学机械沉积(MOCVD)、物理气相沉积(PVD)、紫外线-臭氧氧化法、以及分子束晶(MBE)。在一实施例中，高介电材料包含氧化铪。在另一实施例中，高介电材料包含氧化铝。此外，高介电材料层也包含金属氮化物、金属硅酸盐、或其他金属氧化物。
金属栅极层的形成方法可为PVD或其他合适工艺。金属栅极层包含氮化钛。此外，可进一步形成盖层于高介电材料层与金属栅极层之间。盖层可为氧化镧或其他合适材料。此外，可进一步形成第二金属层于第一金属层与后续填入栅极沟槽内的金属层之间。第二金属层的材质可为铝或钨。
在一实施例中，栅极间隔物可为多层结构，其材质包含氧化硅、氮化硅、氮氧化硅、或其他介电材料。用以掺杂适当区域的N型掺质包括磷、砷、和/或其他材料，P型掺杂包括硼、铟、和/或其他材料。
接着可进一步形成多层内连线(MLI)结构，其包含垂直内连线如公知穿孔或接触孔，以及水平内连线如金属线路。不同的内连线特征可为不同的导电材料如铜、钨、或硅化物。在一实施例中，镶嵌工艺可用以形成铜内连线结构。在另一实施例中，钨可用以作为接触孔的钨插塞。
半导体基板包含硅。此外，基板也包含锗或硅锗合金。半导体基板可进一步包含其他隔离特征以隔离不同元件。上述隔离特征可包含不同工艺技术所形成的不同结构。举例来说，隔离特征可包含浅沟槽隔离，其形成方法是以蚀刻基板以形成沟槽，接着填入绝缘材料如氧化硅、氮化硅、或氮氧化硅于沟槽中。填满的沟槽可具有多层结构如热氧化衬垫层及填入沟槽中的氮化硅层。在一实施例中，浅沟槽隔离的工艺顺序如下：形成氧化垫层、形成低压化学气相沉积(LPCVD)的氮化物层、以光致抗蚀剂及光罩进行图案化以形成浅沟槽隔离的开口、蚀刻基板以形成沟槽、选择性的成长一热氧化衬垫层以改良沟槽界面、以CVD氧化层填入沟槽、使用CMP回蚀刻、以及剥除氮化物以保留浅沟槽隔离结构。
在一实施例中，用以进行多种图案化的光刻工艺可包含涂布光致抗蚀剂、软烘烤、光罩对准、曝光、曝光后烘烤、显影光致抗蚀剂、以及硬烘烤。上述光刻工艺的曝光步骤可插入甚至取代为其他方法如无光罩光刻、电子束直写、离子束直写、以及分子转印。
在另一实施例中，用以形成栅极堆叠的硬掩模包含氮化硅。可通过光刻工艺的图案化光致抗蚀剂层及蚀刻工艺，进一步图案化氮化硅层。此外，其他介电材料也可作为图案化硬掩模层。举例来说，氮氧化硅可作为硬掩模层。在其他实施例中，氧化硅层可作为高介电材料层与基板之间的界面层，其形成方法可为热氧化法或ALD。
本发明的应用并不限于含有MOS晶体管的半导体结构，可延伸至其他含有栅极堆叠的集成电路。举例来说，半导体元件可含有动态随机存取存储器(DRAM)晶胞、单电子晶体管(SET)、和/或其他微电子元件(统称为微电子元件)。在另一实施例中，半导体元件150包含鳍式场效应晶体管(FinFET)。本发明也可应用于其他种类的晶体管，如单栅极晶体管、双栅极晶体管、及其他多重栅极晶体管，也可应用于多种领域如太阳能电池、记忆晶胞、逻辑晶胞、或类似领域。
虽然本发明已公开多种实施例如上，本领域普通技术人员应理解上述内容在不偏离本发明精神的前提下可加入多种变化、取代、及替换。举例来说，半导体基板可包含外延层。举例来说，基板可含有外延层于基体(bulk)半导体材料上。此外，基板可含有应力以改良表现。举例来说，外延层可包含与基体半导体材料不同的半导体材料，比如以SEG法形成硅层于硅锗基体上。此外，基板可包含绝缘层上半导体(SOI)结构，如介电埋层。此外，基板可包含介电埋层如氧化埋层(BOX)，其形成方法氧注入分离技术(SIMOX)、晶片粘合、选择性外延成长(SEG)、或其他合适方法。
上述元件结构及方法在相同脚距和/或接触开口的条件下，可降低空隙填充的问题。在其他实施例中，上述元件结构及方法可采用下列策略以改良问题，比如改变间隔物及蚀刻停止层的轮廓、采用较佳填充空隙的介电材料、在沉积层间介电层前先移除硬掩模层及多晶硅层、或上述的组合。
如此一来，本发明提供具有金属栅极堆积的集成电路，包含半导体基板；栅极堆叠位于半导体基板上，其中栅极堆叠包括高介电材料层与位于高介电材料层上的第一金属层；以及凸起的源极/漏极区位于栅极堆叠的侧壁上。
在本发明的集成电路中，栅极堆叠可进一步包含栅极间隔物于栅极结构与凸起的源极/漏极区之间。凸起的源极/漏极区包含硅。半导体基板可包含硅锗特征于凸起的源极/漏极区下。源极/漏极区及栅极堆叠可为部分的PMOS晶体管。在一实施例中，凸起的源极/漏极区的形成方法为外延工艺。栅极堆叠可进一步包含界面层夹设于半导体基板与高介电材料层之间。界面层可为氧化硅。第一金属层包含金属材料如钛、氮化钛、氮化钽、铝化钛、氮铝化钛、氮化钨、或上述的组合。栅极堆叠可包含第二金属层于第一金属层上。第二金属层可包含金属材料如钨或铝。栅极堆叠可还包含额外材料夹设于第一金属层与高介电材料之间，其材质为氧化镧及氧化铝二者中至少一者。凸起的源极/漏极区的厚度约为200埃。
本发明也提供一种具有金属栅极堆叠的集成电路，包括半导体基板；N型金属氧化物半导体(NMOS)晶体管形成于半导体基板上，其中N型金属氧化物半导体晶体管包括第一栅极堆叠，具有高介电材料层与第一金属层位于高介电材料层上；第一栅极间隔物位于第一栅极堆叠的侧壁上；以及第一凸起的源极及第一凸起的漏极，于水平方向接触第一栅极间隔物的侧壁。上述集成电路也包含P型金属氧化物半导体(PMOS)晶体管形成于半导体基板上，其中P型金属氧化物半导体晶体管包括第二栅极堆叠，具有第二高介电材料层与第二金属层位于高介电材料层上；第二栅极间隔物位于第二栅极堆叠的侧壁上；以及第二凸起的源极及第二凸起的漏极，于水平方向接触第二栅极间隔物的侧壁。
上述集成电路可还包含第一源极/漏极如硅，分别位于第一凸起的源极/漏极下；以及第二源极/漏极如硅锗合金，分别位于第二凸起的源极/漏极下。第一凸起的源极/漏极与第二凸起的源极/漏极可包含硅。
本发明也提供形成半导体元件的方法，包括在半导体基板上形成第一栅极堆叠于NMOS晶体管区域，以及形成第二栅极堆叠于PMOS晶体管区域。接着在PMOS晶体管区域形成外延硅锗源极/漏极于半导体基板中。接着形成栅极间隔物层于第一栅极堆叠与第二栅极堆叠的侧壁上，再进行外延工艺以形成凸起的源极/漏极区于PMOS晶体管区域及NMOS晶体管区域。上述方法可进一步形成硅化物层于凸起的源极/漏极上。上述外延工艺可包含硅外延工艺。
本发明还提供一种具有金属栅极堆叠的集成电路的形成方法，包括形成牺牲栅极堆叠于半导体基板上；对准牺牲栅极堆叠，形成外延硅锗的源极及漏极于该半导体基板中；以及形成栅极间隔物于牺牲栅极堆叠的侧壁上；以及接着对准栅极间隔物，进行外延工艺以形成凸起的源极与凸起的漏极，且凸起的源极及凸起的漏极于水平方向接触该栅极间隔物的侧壁。
上述方法可进一步形成硅化物于凸起的源极/漏极。在另一实施例中，可进一步形成层间介电层于半导体基板上；移除至少部分的牺牲栅极堆叠，以形成栅极沟槽；以及形成金属层于栅极沟槽中。移除至少部分的牺牲栅极堆叠的步骤可包含移除牺牲栅极堆叠的多晶硅。
本发明也提供另一种形成具有金属栅极堆叠的半导体元件的方法，包括形成栅极堆叠于半导体基板上；形成栅极间隔物于栅极堆叠的侧壁上；对准栅极间隔物进行外延工艺以形成凸起的源极/漏极，使其于水平方向接触栅极间隔物的侧壁；形成层间介电层于半导体基板上；移除部分的栅极堆叠，以形成栅极沟槽；以及形成金属层于栅极沟槽中。在此方法中，形成栅极堆叠的方法包含形成高介电材料及多晶硅层。移除部分的栅极堆叠可包含移除多晶硅层。上述方法可进一步形成外延硅锗特征于半导体基板中，上述步骤是对准栅极堆叠，且其工艺顺序早于形成凸起的源极/漏极的外延工艺。
虽然本发明已以数个较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (7)

1.一种具有金属栅极堆叠的集成电路，包括：
一半导体基板；
一N型金属氧化物半导体晶体管形成于该半导体基板上，其中该N型金属氧化物半导体晶体管包括：
一第一栅极堆叠，具有一高介电材料层与一第一金属层位于该高介电材料层上；
一第一栅极间隔物位于该第一栅极堆叠的侧壁上；以及
一第一凸起的源极及一第一凸起的漏极，于水平方向接触该第一栅极间隔物的侧壁；以及
一P型金属氧化物半导体晶体管形成于该半导体基板上，其中该P型金属氧化物半导体晶体管包括：
一第二栅极堆叠，具有一第二高介电材料层与一第二金属层位于该高介电材料层上；
一第二栅极间隔物位于该第二栅极堆叠的侧壁上；以及
一第二凸起的源极及一第二凸起的漏极，于水平方向接触该第二栅极间隔物的侧壁，
其中该第一凸起的源极、该第一凸起的漏极、该第二凸起的源极、及该第二凸起的漏极具有等高的上表面与等高的下表面。
2.如权利要求1所述的具有金属栅极堆叠的集成电路，还包括：
一第一源极及一第一漏极分别位于该第一凸起的源极及该第一凸起的漏极下，且该第一源极及该第一漏极包括硅；以及
一第二源极及一第二漏极分别位于该第二凸起的源极及该第二凸起的漏极下，且该第二源极及该第二漏极包括硅锗合金。
3.一种具有金属栅极堆叠的集成电路的形成方法，包括：
形成一牺牲栅极堆叠于一半导体基板上，其中形成该牺牲栅极堆叠的步骤包括形成一第一牺牲栅极堆叠于一P型金属氧化物半导体晶体管区域，且形成一第二牺牲栅极堆叠于一N型金属氧化物半导体晶体管区域；
对准该第一牺牲栅极堆叠，形成一外延硅锗的源极及漏极于该P型金属氧化物半导体晶体管区域的半导体基板中；以及
分别形成一第一与第二栅极间隔物于该第一与第二牺牲栅极堆叠的侧壁上；以及
接着对准该第一与第二牺牲栅极间隔物，进行一外延工艺以形成一第一凸起的源极、一第一凸起的漏极、一第二凸起的源极、与一第二凸起的漏极，该第一凸起的源极及该第一凸起的漏极于水平方向接触该第一栅极间隔物的侧壁，且该第二凸起的源极及该第二凸起的漏极于水平方向接触该第二栅极间隔物的侧壁，
其中该第一凸起的源极、该第一凸起的漏极、一第二凸起的源极、与一第二凸起的漏极具有等高上表面与等高的下表面。
4.如权利要求3所述的具有金属栅极堆叠的集成电路的形成方法，还包括形成一硅化物于该第一与第二凸起的源极及该第一与第二凸起的漏极上。
5.如权利要求3所述的具有金属栅极堆叠的集成电路的形成方法，还包括：
形成一层间介电层于该半导体基板上；
移除至少部分该第一与第二牺牲栅极堆叠以形成一栅极沟槽；以及
形成一金属层于该栅极沟槽中。
6.如权利要求5所述的具有金属栅极堆叠的集成电路的形成方法，其中移除至少部分该第一与第二牺牲栅极堆叠的步骤包括移除该第一与第二牺牲栅极堆叠中的多晶硅。
7.如权利要求3所述的具有金属栅极堆叠的集成电路的形成方法，其中进行该外延工艺的步骤包括进行一外延硅工艺。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008064671B4 (de) * 2008-11-28 2011-03-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements mit einer Gatestruktur und Erhöhung der Integrität eines Gatestapels mit großem ε durch Schützen einer Beschichtung an der Gateunterseite während des Freilegens der Gateobseite
US8017997B2 (en) * 2008-12-29 2011-09-13 International Business Machines Corporation Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
US8455952B2 (en) * 2010-11-22 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer elements for semiconductor device
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US9029227B2 (en) * 2011-03-01 2015-05-12 Globalfoundries Singapore Pte. Ltd. P-channel flash with enhanced band-to-band tunneling hot electron injection
US8758984B2 (en) 2011-05-09 2014-06-24 Nanya Technology Corp. Method of forming gate conductor structures
US8853796B2 (en) * 2011-05-19 2014-10-07 GLOBALFOUNDIERS Singapore Pte. Ltd. High-K metal gate device
US9589803B2 (en) 2012-08-10 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate electrode of field effect transistor
US20140183663A1 (en) * 2012-12-28 2014-07-03 Texas Instruments Incorporated Raised Source/Drain MOS Transistor and Method of Forming the Transistor with an Implant Spacer and an Epitaxial Spacer
KR101876305B1 (ko) 2013-01-04 2018-07-11 삼성전자주식회사 반도체 장치 및 그의 형성방법
KR102018101B1 (ko) 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9240459B2 (en) 2013-02-22 2016-01-19 United Microelectronics Corp. Semiconductor process
US8906759B2 (en) * 2013-02-25 2014-12-09 International Business Machines Corporation Silicon nitride gate encapsulation by implantation
JP6316725B2 (ja) * 2014-10-03 2018-04-25 ルネサスエレクトロニクス株式会社 半導体装置
US9607989B2 (en) * 2014-12-04 2017-03-28 Globalfoundries Inc. Forming self-aligned NiSi placement with improved performance and yield
KR102306674B1 (ko) * 2015-03-17 2021-09-29 삼성전자주식회사 반도체 소자 및 그 제조방법
US9761720B2 (en) 2015-11-30 2017-09-12 Globalfoundries Inc. Replacement body FinFET for improved junction profile with gate self-aligned junctions
US10163912B2 (en) 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
US9966338B1 (en) * 2017-04-18 2018-05-08 Globalfoundries Inc. Pre-spacer self-aligned cut formation
US10510685B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dishing prevention columns for bipolar junction transistors
US11309312B2 (en) * 2019-12-04 2022-04-19 Nanya Technology Corporation Semiconductor device
US11908932B2 (en) 2020-07-23 2024-02-20 Micron Technology, Inc. Apparatuses comprising vertical transistors having gate electrodes at least partially recessed within channel regions, and related methods and systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429110B1 (en) * 2000-12-05 2002-08-06 Vanguard International Semiconductor Corporation MOSFET with both elevated source-drain and metal gate and fabricating method
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7358551B2 (en) * 2005-07-21 2008-04-15 International Business Machines Corporation Structure and method for improved stress and yield in pFETs with embedded SiGe source/drain regions
US7592213B2 (en) * 2005-12-29 2009-09-22 Intel Corporation Tensile strained NMOS transistor using group III-N source/drain regions
US7488660B2 (en) * 2006-02-21 2009-02-10 International Business Machines Corporation Extended raised source/drain structure for enhanced contact area and method for forming extended raised source/drain structure
US7678636B2 (en) * 2006-06-29 2010-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective formation of stress memorization layer
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension

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TW201027749A (en) 2010-07-16

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