KR20090007388A - 드레인 및 소스 영역을 함몰시킴으로써 채널 영역에 근접하게 트랜지스터에 스트레스 소스를 제공하는 기술 - Google Patents

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KR20090007388A
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쏘르스텐 캄러
잔 호엔트쉘
맨프레드 호르스트만
피터 자보르카
조에 블룸퀴스트
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Abstract

드레인 및 소스 영역(114, 214)을 함몰(112D, 212D)시킴으로써, 콘택 에칭 정지 층과 같은 크게 스트레스받는 층(118, 218)이 리세스(112, 212)에 형성될 수 있어 전계 효과 트랜지스터(100, 200)의 인접 채널 영역(104, 204)에 변형 발생이 강화될 수 있다. 더욱이, 변형된 반도체 물질(230)이, 금속 실리사이드(217)의 부적절한 완화 효과를 감소시키거나 혹은 피함으로써, 채널 영역(104, 204)에 가깝게 근접하여 배치될 수 있고, 그럼으로써 또한 변형 발생에 대한 효율성이 강화된다. 일부 실시형태에서, 이러한 효과들은 결합될 수 있어 훨씬 더 효율적인 변형 유도 매커니즘을 얻을 수 있다.

Description

드레인 및 소스 영역을 함몰시킴으로써 채널 영역에 근접하게 트랜지스터에 스트레스 소스를 제공하는 기술{TECHNIQUE FOR PROVIDING STRESS SOURCES IN TRANSISTORS IN CLOSE PROXIMITY TO A CHANNEL REGION BY RECESSING DRAIN AND SOURCE REGIONS}
일반적으로, 본 발명은 집적 회로의 형성에 관한 것이고, 특히 MOS 트랜지스터의 채널 영역에서의 전하 캐리어 이동도를 강화시키기 위해, 매입된 변형 층들, 스트레스받는 덧층들, 등과 같은 스트레스 소스(stress sources)를 사용함으로써, 변형된 채널 영역(strained channel regions)을 갖는 트랜지스터의 형성에 관한 것이다.
집적 회로의 제조는 특정 회로 레이아웃에 따라, 소정의 칩 영역 상에 매우 많은 회로 소자들을 형성할 것을 요구한다. 일반적으로, 복수의 프로세스 기술들이 현재 실시되고 있으며, 여기서, 마이크로프로세서, 저장 칩 등과 같은 복합 회로에 대해, CMOS 기술이 현재 가장 유망한 방법인데, 왜냐하면 동작 속도 및/또는 전력 소비, 및/또는 비용 효율성 면에서 매우 뛰어난 특성을 나타내기 때문이다. CMOS 기술을 사용하여 복합 집적 회로의 제조 동안, 수백만 개의 트랜지스터들, 즉, N-채널 트랜지스터 및 P-채널 트랜지스터가 결정성 반도체 층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터가 고려되든지 혹은 P-채널 트랜지스터가 고려되든지 여부에 상관 없이, MOS 트랜지스터는, 고밀도로 도핑된 드레인 및 소스 영역과, 드레인 영역과 소스 영역 사이에 배치된 역으로 도핑된 채널 영역과의 인터페이스에 의해 형성된 소위 PN 접합을 포함한다.
채널 영역의 전도도, 즉, 전도성 채널의 드라이브 전류 능력(drive current capability)은 채널 영역 가까이에 형성되고 아울러 얇은 절연층에 의해 분리된 게이트 전극에 의해 제어된다. 채널 영역의 전도도는, 전도성 채널의 형성시, 게이트 전극에 적절한 제어 전압의 인가로 인해, 도펀트 농도에 따라 다르고, 다수 전하 캐리어들의 이동도에 따라 다르며, 그리고 트랜지스터 폭 방향으로 채널 영역의 소정의 확장에 대해, 소스와 드레인 영역 간의 거리(이것은 또한 채널 길이로 언급되기도 함)에 따라 다르다. 따라서, 게이트 전극에 제어 전압의 인가시 절연 층 아래의 전도성 채널을 급속하게 생성시키는 능력과 함께, 채널 영역의 전체 전도도는 실질적으로 MOS 트랜지스터의 성능을 결정한다. 따라서, 채널 길이의 감소, 및 이와 관련된 채널 저항의 감소는, 채널 길이가 집적 회로의 동작 속도를 증가시킴에 있어 중요한 설계 기준이 되게 한다.
그러나, 트랜지스터 치수를 계속적으로 감소시킴에 따라, MOS 트랜지스터의 채널 길이를 꾸준히 감소시킴으로써 얻어지는 장점을 부당하게 상쇄시키지 않도록 하기 위해 처리되어야만 하는 이와 관련된 많은 문제가 발생하게 된다. 이러한 관점에서의 한 가지 중요한 문제는 강화된 포토리소그래피 및 에칭 전략을 개발하여, 새로운 디바이스 세대를 위한 트랜지스터의 게이트 전극과 같은 임계 치수의 회로 소자를 신뢰가능하게 그리고 재생가능하게 만드는 것이다. 더욱이, 요구된 채널 제어도와 함께 낮은 표면 저항(sheet resistivity) 및 콘택 저항(contact resistivity)을 제공하기 위해, 수직 방향뿐만 아니라 측면 방향에서의 매우 섬세한 도펀트 프로파일이 드레인 및 소스 영역에서 요구된다.
임계 치수, 즉, 트랜지스터의 게이트 길이의 계속적인 크기 감소로 앞서 인식된 프로세스 단계들에 관한 매우 복합적인 프로세스 기술의 채택 및 가능하게는 새로운 개발을 필요로 하기 때문에, 또한 소정의 채널 길이에 대해 채널 영역에서의 전하 캐리어 이동도를 증가시킴으로써 트랜지스터 소자의 채널 전도도를 강화시키는 것이 제안되고 있으며, 그럼으로써 장래의 기술 단계보다 앞선 단계와 호환가능한 성능 개선을 달성할 수 있는 잠재성을 제공할 수 있고, 반면에 디바이스 스케일링과 관련된 앞서 언급된 프로세스 채택 사항들 중 많은 부분을 피할 수 있거나 혹은 적어도 지연시킬 수 있다. 전하 캐리어 이동도를 증가시키기 위한 한 가지 효율적인 매커니즘은 채널 영역에서의 격자 구조를 수정하는 것인데, 이것은 예를 들어 채널 영역 부근에 인장성 스트레스 혹은 압축성 스트레스를 생성하여 채널 영역에 대응하는 변형을 만듦으로써 행해지는데, 이로 인해 전자 및 홀들 각각에 대한 이동도가 수정된다. 예를 들어, 채널 영역에서의 인장성 변형을 생성함으로써 전자의 이동도가 증가되고, 이것은 또한 곧 전도도에서의 대응하는 증가로 해석될 수 있다. 반면에, 채널 영역에서의 압축성 변형은 홀들의 이동도를 증가시킬 수 있고, 그럼으로써 P-타입 트랜지스터들의 성능을 강화시킬 수 있다. 집적 회로에 스트레스 혹은 변형 공학을 도입하는 것은 장래 디바이스 세대에 대해 매우 유망한 방법 인데, 왜냐하면, 예를 들어 변형된 실리콘은 "새로운" 타입의 반도체 물질로서 고려될 수 있기 때문이며, 이것은 비싼 반도체 물질을 요구함이 없이 고속의 강력한 반도체 디바이스의 제조를 가능하게 할 수 있기 때문이고, 동시에 잘 확립된 여러 제조 기술이 여전히 사용될 수 있다.
결과적으로, 실리콘/게르마늄 층 혹은 실리콘/카본 층을 채널 영역 내에 혹 아래에 도입하여 결과적으로 대응하는 변형을 일으킬 수 있는 인장성 스트레스 혹은 압축성 스트레스를 생성하는 것이 제안되어 왔다. 채널 영역 내 혹은 아래에 스트레스 생성 층을 도입함으로써 트랜지스터 성능이 크게 강활 수 있지만, 종래의 기술 및 공인된 MOS 기술에서 대응하는 스트레스 층을 형성하기 위해서는 상당한 노력이 있어야만 한다. 예를 들어, 추가적인 에피택셜 성장 기술이, 채널 영역 내 혹은 아래의 적절한 위치에 게르마늄 함유 스트레스 층 또는 카본 함유 스트레스 층을 형성하기 위해, 개발되어야만 하고 그리고 프로세스 흐름에 구현되어야만 한다. 따라서, 프로세스 복잡도는 크게 증가하고, 그럼으로써 또한 생산 비용도 증가하고 그리고 잠재적으로 생산량이 감소될 수 있다.
따라서, 다른 방법에 있어서, 예를 들어, 위에 놓이는 층들, 스페이서 요소들, 등에 의해 생성된 외부 스트레스는 채널 영역 내에 요구된 변형을 생성하기 위해 사용된다. 그러나, 특정된 외부 스트레스를 인가함으로써 채널 영역에 변형을 생성하는 프로세스는 외부 스트레스를 채널 영역에서의 변형으로 변환시 비효율적일 수 있다. 따라서, 채널 영역 내에 추가적인 스트레스 층들을 필요로 하는 앞서 언급된 방법보다 훨씬 많은 장점을 제공함에도 불구하고, 스트레스 전달 매커니즘 의 효율성은 프로세스 특성 및 디바이스 특성에 따라 다를 수 있고, 그리고 결과적으로 잘 확립된 표준 트랜지스터 설계에 대해 성능 이득을 감소시킬 수 있는 데, 왜냐하면 위에 놓이는 층은 채널 영역으로부터 크게 오프셋될 수 있고, 그럼으로써 채널 영역에 최종적으로 생성된 변형이 감소될 수 있기 때문이다.
또 다른 접근법에서, PMOS 트랜지스터의 홀 이동도는 매입된 변형 실리콘/게르마늄 층을 트랜지스터의 드레인 및 소스 영역에 형성함으로써 강화되며, 여기서, 압축성으로 변형된 드레인 및 소스 영역은 인접한 실리콘 채널 영역에 단축 변형(uniaxial strain)을 생성한다. 이것을 위해, PMOS 트랜지스터의 드레인 및 소스 영역은 선택적으로 함몰되고, 반면에 NMOS 트랜지스터는 마스킹되고 그리고 후속적으로 실리콘/게르마늄 층이 에피택셜 성장에 의해 PMOS 트랜지스터에 선택적으로 형성된다. 전형적으로, 감소된 콘택 저항을 얻기 위해 드레인 및 소스 영역에 금속 실리사이드를 형성하는 실리사이드화 프로세스 동안, "값비싼" 변형 실리콘/게르마늄 물질의 소비를 감소시키기 위해 에피택셜 성장 동안 변형된 실리콘/게르마늄에 일정 정도의 "오버필(overfill)"이 제공된다. 그러나, 드레인 및 소스 영역의 이러한 상승은 임의의 위에 놓이는 층들의 스트레스 전달의 효율성을 감소시킬 수 있다(만약 이러하 층들이 매입된 변형 층과 함께 제공된다면).
앞서 설명된 경우를 통해 알 수 있는 바와 같이, 스트레스 전달 매커니즘에 의해 MOS 트랜지스터의 성능을 효율적으로 증가시키는 개선된 기술에 대한 필요성이 존재하고, 반면에, 하나 또는 그 이상의 앞서 인식된 문제를 실질적으로 피할 수 있거나 혹은 적어도 감소시킬 수 있는 개선된 기술에 대한 필요성이 존재한다.
다음은 본 발명의 일부 실시형태의 기본적인 이해를 제공하기 위해 본 발명의 간단한 요약을 제공한다. 이러한 요약이 본 발명 모두를 개관하는 것은 아니다. 또한 본 발명의 핵심적인 요소 또는 중요한 요소를 나타내려는 것이 아니며 혹은 본 발명의 범위를 규정하려는 것도 아니다. 그 유일한 목적은 이후 설명되는 더 상세한 설명에 대한 서막으로서 간단한 형태로 일부 개념들을 제공하려는 것이다.
일반적으로, 본 발명은 하나 또는 그 이상의 스트레스 소스로부터의 스트레스를 채널 영역에 더 효율적으로 전달함으로써 채널 영역에서의 변형을 크게 증가시켜 강화된 트랜지스터 성능을 제공하는 기술에 관한 것이다. 이러한 목적을 위해, 스트레스받는 유전체 층이 스트레스 전달을 크게 강화하기 위해 채널 영역에 더 근접하게 위치할 수 있다. 본 발명의 일부 예시적 실시예에서, 예를 들어 위에 놓인 유전체 스트레스 층에 근거하여 획득되는 스트레스 전달 매커니즘은, 게이트 절연 층에 대하여 더 낮은 깊이에서 스트레스받는 유전체 층을 형성하기 위해 각각의 드레인 및 소스 영역을 함몰시킴으로써 크게 증가될 수 있고, 그럼으로써 스트레스를 전달이 크게 강화되는 데, 왜냐하면 스트레스받는 유전체 층은 이제 각각의 스트레스를 채널 영역에 바로 전달할 수 있기 때문이다. 함몰된 드레인 및 소스 영역이 또한 일부 실시예들에서 변형된 반도체 물질을 포함할 수 있어 결과적으로 채널 영역에서의 변형이 훨씬 더 강화된다.
본 발명의 또 다른 예시적 실시예에서, 반도체 디바이스는 제 1 전도도 타입의 제 1 트랜지스터를 포함하고, 상기 제 1 전도도 타입의 제 1 트랜지스터는 제 1 채널 영역 위에 형성된 제 1 게이트 전극을 포함하고, 제 1 게이트 전극과 제 1 채널 영역 사이에 형성된 제 1 게이트 절연 층을 포함한다. 더욱이, 제 1 트랜지스터는 제 1 채널 영역에 인접하여 형성된 제 1 드레인 및 소스 영역을 포함하며, 여기서 제 1 드레인 및 소스 영역은 제 1 게이트 절연 층에 대해 함몰된다. 마지막으로, 제 1 트랜지스터는 제 1 드레인 및 소스 영역 위에 형성된 제 1 스트레스 층을 포함하고, 여기서 제 1 스트레스 층은 함몰된 제 1 드레인 및 소스 영역에 의해 형성된 리세스로 확장한다.
본 발명의 또 다른 예시적 실시예에 따르면, 반도체 디바이스는 기판 위에 형성된 매입된 절연 층을 포함하고, 그리고 매입된 절연 층 상에 형성되는 반도체 층을 포함한다. 반도체 디바이스는 또한 반도체 층 위에 형성되고 아울러 게이트 절연 층에 의해 분리되는 게이트 전극을 포함한다. 변형된 반도체 물질이 반도체 층에 형성되고, 여기서 변형된 반도체 물질은 게이트 절연 층 위로 확장한다. 드레인 영역 및 소스 영역이 변형된 반도체 물질에 부분적으로 형성되고, 그리고 측벽 스페이서가 게이트 전극의 측벽에 그리고 변형된 반도체 물질 위에 형성된다. 마지막으로, 반도체 디바이스는 또한 측벽 스페이서에 인접하여 드레인 및 소스 영역에 형성된 금속 실리사이드 영역을 더 포함한다.
본 발명의 또 다른 예시적 실시예에 따르면, 게이트 전극 구조에 인접하여 반도체 층에 리세스를 형성하는 것을 포함하는 방법이 제공되며, 여기서 게이트 전극 구조는 제 1 폭을 갖는 제 1 측벽 스페이서를 포함한다. 더욱이, 변형된 반도체 물질이 리세스에 형성되고, 그리고 드레인 및 소스 영역이, 제 1 폭보다 더 큰 제 2 폭을 갖는 제 2 측벽 스페이서에 근거하여, 적어도 변형된 반도체 물질에 형성된다.
본 발명의 또 다른 예시적 실시예에 따르면, 제 1 전계 효과 트랜지스터의 게이트 전극에 인접한 제 1 리세스를 형성하는 것을 포함하는 방법이 제공되며, 여기서 게이트 전극은 반도체 층 위에 위치히고 그리고 게이트 전극의 측벽 상에 측벽 스페이서가 형성된다. 더욱이, 본 방법은 측벽 스페이서에 인접한 드레인 영역 및 소스 영역을 형성하는 것을 포함한다. 마지막으로, 본 방법은 제 1 전계 효과 트랜지스터 위에 제 1 유전체 스트레스 층을 형성하는 것을 포함하며, 여기서 제 1 유전체 스트레스 층은, 게이트 전극과 반도체 층 사이에 위치한 게이트 절연 층 아래로 확장하도록, 리세스에 형성된다.
본 발명은 첨부되는 도면과 함께 다음의 상세한 설명을 참조하여 이해될 수 있으며, 도면에서 동일한 참조 번호는 동일한 요소를 나타낸다.
도 1a 내지 도 1e는 본 발명의 예시적 실시예들에 따른 함몰된 스트레스 층을 수용하기 위한 함몰된 드레인 및 소스 영역을 형성함에 있어 다양한 제조 단계 동안의 트랜지스터의 단면을 도식적으로 나타낸 것이다.
도 1f 내지 도 1g는 또 다른 예시적 실시예들에 따른, 함몰된 드레인 및 소스 영역의 형성 동안 트랜지스터의 단면도를 도식적으로 나타낸 것이고, 여기서 드레인 및 소스 영역을 함몰시키는 에칭 프로세스는 이온 주입 이후에 수행된다.
도 1h는 또 다른 예시적 실시예들에 따른, 높은 디커플링 방식으로 드레인 및 소스 영역 그리고 게이트 전극에 금속 실리사이드를 형성하는 동안의 트랜지스터의 단면을 도식적으로 나타낸 것이다.
도 1i는 본 발명의 다른 예시적 실시예에 따른, 서로 다르게 스트레스받는 위에 놓이는 층들을 수용하는 두 가지 다른 타입의 트랜지스터들을 포함하는 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 2a 내지 도 2e는 본 발명의 예시적 실시예에 따른 금속 실리사이드에 대해 증가된 오프셋을 갖는 매입된 변형 반도체 물질을 형성하는 동안의 트랜지스터 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 2f 내지 도 2g는 위에 놓이는 층으로부터의 스트레스 전달을 강화시키기 위해 매입된 변형 반도체 물질 그리고 함몰된 드레인 및 소스 영역을 갖는 트랜지스터 소자의 단면도를 도식적으로 나타낸 것이다.
도 2h는 본 발명의 또 다른 예시적 실시예에 따른, 두 가지 서로 다른 타입의 트랜지스터들을 갖는 반도체 디바이스의 단면도를 도식적으로 나타낸 것으로, 여기서 각각의 트랜지스터는 함몰된 드레인/소스 아키텍처와 함께 변형된 반도체 물질을 갖는다.
본 발명의 다양한 수정 및 대안적 형태가 있을 수 있으며, 그 특정 실시예들이 도면과 함께 예로서 보여지고, 본 명세서에서 상세히 설명된다. 그러나 이해할 것으로, 본 명세서에서 설명되는 특정 실시예들을 통해 본 발명을 이러한 개시되는 특정 형태에 한정시키려 하는 것이 아니며, 이와는 반대로, 본 발명은 첨부되는 특허청구범위에 의해 정의되는 바와 같이 본 발명의 사상 및 범위 내에 있는 모든 수 정물, 등가물, 및 대안물을 포괄하려는 것이다.
본 발명의 예시적 실시예가 아래에서 설명된다. 명확한 설명을 위해서, 실제 실시예들의 모든 특징들이 본 명세서에서 설명되는 것은 아니다. 물론 이해할 것으로, 임의의 이러한 실제 실시예들의 개발에 있어서, 다양한 실시예 마다, 개발자의 특정 목적, 예를 들어 실시예 마다 달라질 수 있는 시스템 관련 제약 및 비즈니스 관련 제약을 달성하기 위해, 여러 결정들이 이루어져야만 한다. 더욱이, 이해할 것으로, 이러한 개발 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고, 본 명세서의 개시 내용으로 혜택을 얻게 되는 본 발명의 기술분야에서 통상의 기술을 가지는 자들이 해야만 하는 일상적인 일이다.
본 발명은 이제 첨부되는 도면을 참조하여 설명된다. 다양한 구조, 시스템 및 디바이스들이 단지 설명 목적으로 그리고 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게는 잘 알려진 세부적인 사항들로 본 발명을 모호하게 하지 않도록 도면에서 도식적으로 도시된다. 그럼에도 불구하고, 첨부된 도면은 본 발명의 예시적 예들을 기술하고 설명하기 위해 포함된다. 본 명세서에서 사용되는 단어 및 어구는 관련 기술분야에서 숙련된 자들이 그러한 단어 및 어구를 이해하는 의미와 일치하는 의미를 가지는 것으로 이해되고 해석되어야만 한다. 용어 혹은 어구의 어떤 특별한 정의, 즉 본 발명의 기술분야에서 숙련된 자들이 이해하는 보통의 의미 및 통상적인 의미와 다른 정의가 본 명세서에서의 용어 혹은 어구의 일관된 사용에 의해 암시되도록 의도되지 않았다. 특별한 의미, 즉, 숙련된 기술자들이 이해하는 것 과 다른 의미를 가지는 것으로 용어 혹은 문구를 사용되는 경우, 그에 관한 특별한 정의가 본 명세서에서 명확하게 설명될 것이고, 그 용어 혹은 문구에 대한 특별한 정의를 직접적으로 그리고 모호하지 않게 설명하는 정의를 내리는 방식으로 설명될 것이다.
일반적으로, 본 발명은 콘택 에칭 정지 층과 같은 위에 놓이는 물질 층 및/또는 각각의 트랜지스터들의 드레인 및 소스 영역에 형성된 변형된 반도체 물질의 스트레스 전달의 효율성을 증가시킴으로써 각각의 트랜지스터들이 채널 영역으로의 스트레스 전달을 강화시키는 기술에 관한 것이다. 예를 들어, 앞서의 실시형태, 즉 콘택 에칭 정지 층과 같은 스트레스받는 위에 놓이는 층을 사용함으로써 스트레스 전달 매커니즘을 강화시키는 실시예에 관하여, 본 발명에 의해 고려되는 것으로, 스트레스 전달은 종래의 방법과 비교하여 다른 트랜지스터 아키텍처를 사용함으로써 크게 강화될 수 있다. 예를 들어, 전형적으로 표준 트랜지스터 구성(여기서, 드레인 및 소스 영역은 채널 영역과 실질적으로 같은 평면임)에서, 즉, 게이트 절연 층과 아래에 놓이는 결정성 반도체 영역 간의 인터페이스에서, 스트레스 전달 및 이로 인한 채널 영역에서의 변형 발생은 콘택 에칭 정지 층에 의해 달성될 수 있고, 이것은 높은 인장성 스트레스 혹은 압축성 스트레스로 트랜지스터 위에 전형적으로 제공되며, 여기서 각각의 스트레스는 게이트 전극의 측벽 스페이서를 통해 채널 영역으로 전달된다. 다른 종래의 방법에서, 상승된 드레인 및 소스 영역이 종종 제공되어, 예를 들어 금속 실리사이드의 강화된 깊이를 제공함으로써 드레인 및 소스 저항을 감소시키고, 또는 실리콘/게르마늄과 같은 변형된 반도체 물질을 수용하 는 데, 이것은 종종 과도하게 제공될 수 있어 채널 영역에 실질적으로 대응하는 높이에서 금속 실리사이드 형성 동안, 변형된 반도체 물질의 소비를 감소시킨다. 이러한 방법에 있어서, 위에 놓이는 콘택 에칭 정지 층에 의해 생성된 스트레스는 상승된 드레인 및 소스 영역으로 인해 스페이서들의 위쪽 부분을 통해 전달되고, 그럼으로써 증가된 양의 물질을 통해 동작하기 위해 스트레스가 필요하게 되고, 그럼으로써 채널 영역에서의 최종적으로 획득된 변형이 크게 감소한다.
본 발명의 일 실시형태에 따르면, 콘택 에칭 정지 층과 같은 위에 놓이는 스트레스 층에 의해 생성된 채널 영역으로의 스트레스 전달은 드레인 및 소스 영역을 함몰시킴으로써 크게 강화될 수 있는데, 왜냐하면 이러한 경우에 실질적으로 동일 평면의 드레인 및 소스 아키텍처 그리고 상승된 드레인 및 소스 아키텍처의 매커니즘은 여전히 효과적이기 때문이고, 반면에 추가적으로 스트레스의 높은 "직접적인" 컴포넌트가 획득되는데, 왜냐하면 게이트 절연 층 아래의 높이 레벨에서 위치하는 위에 놓이는 스트레스 층의 성분들은 채널 영역 상에서 측변으로 "밀릴" 수 있고, 따라서 이웃하는 채널 영역에서 효율적으로 변형을 발생시킬 수 있기 때문이다. 더욱이 본 발명의 일부 예시적 실시예에서, 드레인 및 소스 영역에서의 변형된 반도체 물질에 의해 획득된 변형 전달은 변형된 물질을 채널 영역에 더 가깝게 위치시킴으로써 효율적으로 강화될 수 있고, 일부 예시적 실시예에서, 이러한 기술은 함몰되고 스트레스받는 위에 놓이는 층을 사용하는 앞서 설명된 기술과 결합될 수 있다. 이것은 "처분가능한" 스페이서를 사용함으로서 달성될 수 있고, 여기서 제 1 스페이서는 채널 영역 옆에 캐버티를 정의하기 위해 사용될 수 있고, 그리고 후속 적으로 이러한 스페이서들의 제거 이후에, 실제 디바이스 스페이서들이 증가된 폭으로 형성될 수 있어, 디바이스 스페이서에 근거하여 변형된 반도체 물질에 금속 실리사이드를 형성한 이후에 변형된 반도체 물질의 일부가 측면으로 금속 실리사이드와 채널 영역 사이에 남아있게 된다. 따라서, 처분가능한 스페이서 방법은 함몰된 스트레스 덧층의 방법과 효율적으로 결합될 수 있는데, 왜냐하면, 처분가능한 스페이서 방법에 의해 제공된 오프셋은 채널 영역에 근접하는 변형된 반도체 물질을 제공하고, 이것은 심지어 실리사이드화 이후에 유지되고, 반면에, 함몰된 스트레스 층은 앞서 설명된 바와 같이 더 직접적으로 동작할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 스트레스 전달 매커니즘을 강화시키기 위한 다양한 실시형태들이 적절하게 결합될 수 있고, 그리고 또한 각각의 채널 영역들에 다른 타입의 변형을 만들기 위해 사용될 수 있으며, 그럼으로써 잠재적으로 N-채널 트랜지스터 및 P-채널 트랜지스터의 성능을 개별적으로 강화시킬 수 있으며, 여기서 또한 일부 실시형태들에서, 강화된 스트레스 전달 매커니즘이 SOI형 트랜지스터 아키텍처에 대해 제공되는데, 비록 변형된 반도체 물질에 의한 스트레스 전달이 대응하는 활성 반도체 층의 가용 두께로 제한될 지라도 그러하고, 이것은 벌크 디바이스들과는 다른 것이며, 여기서 변형된 반도체 물질은 드레인 및 소스 영역의 상당한 깊이까지 아래로 제공될 수 있다.
도 1a 내지 도 1i 및 도 2a 내지도 2h를 참조하면, 본 발명의 또 다른 예시적 실시예가 이제 더 상세히 설명된다. 도 1a는 트랜지스터 소자(100)를 포함하는 반도체 디바이스(150)의 단면도를 도식적으로 예시한 것이다. 트랜지스터(100)는 P-채널 트랜지스터 혹은 N-채널 트랜지스터와 같은 특정 전도도 타입의 전계 효과 트랜지스터를 나타낼 수 있다. 트랜지스터(100)는, 일부 예시적 실시예들에서, 기판(101) 위에 형성될 수 있고, 기판(101)은 임의의 적절한 기판, 예를 들어 벌크 실리콘 기판, 실리콘-온-절연체(Silicon-On-Insulator, SOI) 기판, 혹은 임의의 다른 적절한 캐리어 물질을 나타낼 수 있다. 도시된 실시예에서, 트랜지스터(100)는 SOI형 트랜지스터를 나타낼 수 있고, 따라서, 기판(101)은 그 위에 형성된 매입된 절연 층(102)을 가질 수 있고, 이것은 실리콘 다이옥사이드, 실리콘 나이트라이드 등과 같은 임의의 적절한 절연 물질로 구성될 수 있다. 반도체 층(103)이 기판(101) 위에 형성될 수 있고, 그리고 실질적으로 결정성 반도체 물질로 구성될 수 있으며, 여기서 일부 예시적 실시예들에서, 반도체 층(103)은 상당한 양의 실리콘을 포함할 수 있는데, 왜냐하면, 대다수의 복합 직접 회로는 현재 실리콘 기반의 반도체 물질로부터 제조되기 때문이다. 그러나. 이해해야만 하는 것으로, 본 발명의 원리는 또한 임의의 다른 적절한 반도체 물질에도 적요될 수 있고, 여기서 변형의 발생은 트랜지스터(100)의 디바이스 성능에 크게 영향을 미칠 수 있다. 트랜지스터(100)는 또한 게이트 전극(105)을 포함할 수 있으며, 이것은 이러한 제조 단계에서 폴리실리콘 등과 같은 임의의 적절한 물질로 구성될 수 있고, 여기서 이해해야만 하는 것으로, 다른 프로세스 전략에 따르면, 게이트 전극(105)은 이후의 단계에서 적어도 부분적으로 강화된 전도도의 전도성 물질로 변환될 수 있는 물질을 나타낼 수 있거나, 또는 이것은 이후의 단계에서 금속, 금속 화합물 등과 같은 다른 전도성 물질로 실질적으로 완전히 대체될 수 있는 플레이스 홀더 물질(place holder material)을 나타낼 수 있다. 게이트 전극(105)은 게이트 절연 층(104)에 의해 반도체 층(103)으로부터 분리되고, 그럼으로써 게이트 절연 층(104) 아래에 위치하는 채널 영역(106)이 정의된다.
유의해야만 하는 것으로, 본 명세서 및 특허청구범위에서, 임의의 위치 정보는 "상대적인" 위치 정보로서 고려되어야 하고, 그리고 기판(101)의 표면(101S)과 같은 기준 위치에 대한 것으로 고려되어야 하며, 여기서 "위로 향하는" 방향은 트랜지스터(100)에 의해 결정되어, 매입된 층(102)은 기판(101) "위에" 형성되고, 반면에 트랜지스터(100)는 매입된 층(102) "위에" 형성된다. 마찬가지로, 게이트 절연 층(104)은 게이트 전극(105) "밑에" 혹은 "아래에" 위치되고, 그리고 채널 영역(106)은 게이트 전극(105) 및 게이트 절연 층(104) 아래에 위치한다. 더욱이, 측면 방향은 표면(101S)에 실질적으로 평행한 방향으로서 고려되야 한다. 마찬가지로, 수평 방향은 또한 표면(101S)에 실질적으로 평행한 방향으로서 고려되어야 하고, 반면에 수직 방향은 표면(101S)에 직교하는 방향에 실질적으로 대응한다.
이러한 제조 단계에서, 트랜지스터(100)의 게이트 전극(105)은 일부 예시적 실시예들에서 실리콘 다이옥사이드, 실리콘 나이트라이드, 혹은 임의의 다른 적절한 물질로 구성될 수 있는 캡핑 층(107) 및 대응하는 측벽 스페이서들(108)에 의해 캡슐화될 수 있는데, 대응하는 측벽 스페이서들(108)은 예를 들어 게이트 전극(105)의 측벽에 형성되는 적절한 라이너 물질(liner material)(109)과 결합될 수 있다. 예를 들어, 측벽 스페이서(108)는 실리콘 나이트라이드, 실리콘 다이옥사이드, 실리콘 옥시나이트라이드 등과 같은 임의의 적절한 유전체 물질로 구성될 수 있다. 더욱이, 채널 영역(106)에 인접하여 반도체 층(103) 내에 위치하는 고밀도로 도핑된 영역(이것은 또한 확장 영역(111)으로 언급되기도 함)이, 측벽 스페이서들(108)에 의해 결정되는 게이트 전극(105)으로부터의 측면 오프셋을 가지고 형성될 수 있다. 확장 영역(111)이 트랜지스터(100)의 전도도 타입에 따라 P-타입 도펀트 혹은 N-타입 도펀트와 같은 임의의 적절한 도펀트 물질에 의해 형성될 수 있다.
도 1a에 도시된 바와 같이 반도체 디바이스(150)를 형성하는 전형적인 프로세스 흐름은 다음의 프로세스를 포함할 수 있다. 예를 들어 적절한 SOI형 기판을 제공함으로써, 혹은 에피택셜 성장 기술에 의해 반도체 층(103)을 형성한 이후에, 기판(101)이 매입된 층(102) 없이 반도체 벌크 기판일 때, 각각의 주입 프로세스가 반도체 층(103) 내에 요구된 수직 도펀트 프로파일(미도시)을 얻기 위해 수행될 수 있다. 이후에, 예를 들어 잘 확립된 기술에 근거하는 산화 및/또는 증착에 의해 유전체 층이 형성될 수 있고, 이후 예를 들어 폴리실리콘이 고려되는 경우 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD)과 같은 잘 확립된 증착 기술에 의해 게이트 전극 물질의 증착이 수행된다.
다음으로, 게이트 전극 물질 및 유전체 층이 정교한 포토리소그래피 및 에칭 기술에 근거하여 패터닝 될 수 있어, 게이트 전극(105) 및 게이트 절연 층(104)을 얻어질 수 있다. 이해해야만 하는 것으로, 일부 예시적 실시예들에서, 게이트 전극 물질에 각각의 캡핑 층이 제공될 수 있고, 이것은 또한 게이트 전극 물질과 함께 패터닝될 수 있고, 그럼으로써 캡핑 층(107)이 형성된다.
이후에, 측벽 스페이서들(108)이, 만약 제공된다면, 라이너 물질(109)을 증 착함으로써 형성될 수 있고, 그리고 후속적으로 실리콘 나이트라이드 층, 실리콘 다이옥사이드 층 등과 같은 스페이서 층이 형성되며, 여기서 높은 에칭 선택도가 라이너(109)와 스페이서 층 사이에 제공되어, 디바이스(150)의 수평 부분으로부터 스페이서 층 물질을 제거하는 후속적 이방성 에칭 프로세스가 효율적으로 제어될 수 있으며, 그럼으로써 스페이서(108)가 남게 된다. 스페이서 층의 두께 및 이로 인한 스페이서(108)의 폭은, 반도체 층(103)의 특정 깊이에서의 특정 농도를 갖는 요구된 도펀트 종을 도입하기 위한 후속적 이온 주입 프로세스(129) 동안 게이트 전극(105)으로부터의 확장 영역(111)의 요구된 오프셋을 얻도록, 디바이스 요건에 따라 선택된다. 프로세스 전략에 따라, 어닐링 프로세스가 이온 주입(129) 이후에 수행될 수 있어 영역(111)에서의 도펀트가 활성화될 수 있고, 반면에 다른 전략에서, 대응하는 어닐링 프로세스가 이후 제조 단계에서 수행될 수 있다.
다음으로, 예시적 일 실시예에서, 또 다른 스페이서 층이, 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)과 같은 잘 확립된 기술에 근거하여 디바이스(150) 위에 형성될 수 있고, 여기서 또 다른 스페이서 층은 스페이서(108)와 실질적으로 동일한 물질로 구성될 수 있거나 또는 스페이서(108)에 대해 높은 에칭 선택도를 갖는 물질로 구성될 수 있다. 예를 들어, 실리콘 나이트라이드 혹은 실리콘 다이옥사이드는 특정 층 두께로 실질적으로 컨포멀(conformal)하게 증착될 수 있고, 그리고 이후에 이방성 에칭 프로세스가 수행될 수 있어 디바이스(150)의 수평 부분으로부터 후속 스페이서 물질이 제거될 수 있다.
도 1b는 앞서 설명된 프로세스 시퀀스 완료 이후에 그리고 에칭 프로세스(128) 동안의 반도체 디바이스(150)를 도식적으로 나타낸 것이다. 따라서, 디바이스(150)의 트랜지스터(100)는, 프로세스 요건에 따라 스페이서(108) 상에 바로 형성될 수 있거나 혹은 또 다른 라이너(미도시)를 포함할 수 있는 또 다른 스페이서 요소(110)를 포함한다. 스페이서(110)는 에칭 프로세스(128) 동안 반도체 층(103)의 물질에 관하여 높은 에칭 선택도를 갖는 적절한 물질로 구성되며, 여기서 에칭 프로세스(128)는 일부 실시예들에서 실질적으로 이방성 에칭 프로세스로서 설계될 수 있으며, 반면에 다른 예시적 실시예들에서, 에칭 프로세스(128)는 감소된 이방성도로 수행될 수 있거나 또는 높은 등방성 에칭 프로세스로서 수행될 수 있다. 예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드 등에 대해 높은 선택도를 갖는 실리콘 기반의 물질을 에칭하는 효율적인 에칭 방법이 본 발명의 기술분야에서 잘 확립되어 있다. 에칭 프로세스(128) 동안, 리세스(112)가 형성될 수 있고, 여기서 게이트 전극(105)에 대한 리세스(112)의 측면 오프셋(112O)은 스페이서(108 및 110)의 폭 및 에칭 프로세스(128)의 특성에 의해 결정된다. 도 1b에 도시된 예에서, 에칭 프로세스(128)는 이방성 정도가 높은 것으로 가정하고, 반면에 다른 경우에 있어서, 일정 정도의 언더-에칭이 달성될 수 있다. 리세스(112)가 크게 스트레스받는 위에 놓이는 물질에 의해 채워진 이후에, 리세스(112)는 채널 영역(106)으로의 매우 효율적인 스트레스 전달을 확실히 하는 깊이(112D)로 아래에 형성될 수 있다. 깊이(112D)가, 적절하게 선택된 타겟 값에 근거하여, 프로세스(128)의 에칭 시간의 대응하는 제어와 함께 획득될 수 있다. 예를 들어, 예시적 실시예에서, 트랜지스터(100)의 게이트 길이, 즉 도 1b에서 105L로 표시된 게이트 전극(105)의 수평 확장의 길이는 약 100 nm 및 이보다 훨씬 작고, 혹은 50 nm 및 그 이하이며, 깊이(112D)는 약 1-20 nm 범위에 있을 수 있다. 리세스(112)의 오프셋(112O)은 에칭 프로세스(128)의 특성 및 스페이서(110 및 108)의 폭에 따라, 대략 육칠 나노미터 내지 십 또는 그 이상의 나노미터 범위에 있을 수 있으며, 스페이서(110 및 108)의 폭은 앞서 특정된 범위에서의 게이트 길이에 대해 대략 5-20 nm 범위에 있을 수 있다.
도 1c는 더 진행된 제조 단계에서의 반도체 디바이스(150)를 도식적으로 나타낸 것이고, 여기서 디바이스(150)는 리세스(112)에 인접한 드레인 및 소스 영역(114)을 정의하는 후속 주입 프로세스(113)에 놓인다. 주입 에너지 및 주입량에 관하여 적절하게 선택된 프로세스 파라미터에 근거하여 수행될 수 있는 이온 주입 프로세스(113) 동안, 프로세스 전략에 따라, 게이트 전극(105)이 또한 노출될 수 있다. 예를 들어, 캡핑 층(107)이 선택적 에칭 프로세스에 근거하여 제거될 수 있고, 여기서 일부 예시적 실시예들에서, 스페이서(108 및 110)는 또한, 만약 캡핑 층(107) 및 스페이서(108, 110)가 실리콘 나이트라이드 등과 같은 동일 물질로 실질적으로 구성된다면, 제거될 수 있다. 이러한 경우에, 대응하는 새로운 스페이서(115)가 프로세스(113) 동안 주입 마스크로서 동작하도록 잘 확립된 방식에 근거하여 형성될 수 있다. 다른 프로세스 전략에서, 적어도 스페이서(110)가 캡핑 층(107)에 관하여 높은 에칭 선택도를 갖는 물질로 구성될 수 있는데, 예를 들어 스페이서(110)는 실리콘 다이옥사이드로 구성될 수 있고, 그리고 캡핑 층(107)은 실리콘 나이트라이드로 구성될 수 있으며, 그 반대의 경우도 가능하고, 그럼으로써 스페이서(110 및 108)가 실질적으로 유지될 수 있어 이온 주입 프로세스(113)가 스페이서(110 및 108)에 근거하여 수행될 수 있다. 이해해야만 하는 것으로, 할로 주입, 비결정 주입 등과 같은 또 다른 주입 프로세스가, 프로세스 전략에 따라, 드레인 및 소스 영역(114)을 형성하기 위한 실제 주입(113) 이전에 혹은 이후에 수행될 수 있다. 더욱이, 이해해야만 하는 것으로 주입(113)을 포함하는 이러한 주입 프로세스들 중 어느 하나는, 리세스(112)의 측벽(112A)에서 각각의 도펀트 종을 적절하게 위치시키기 위해, 경사 주입 프로세스(tilted implantation process)를 포함할 수 있다. 결과적으로, 주입량, 주입 에너지 및 경사 각(즉, 수직 방향에 대한 각)에 관하여 적절하게 선택된 프로세스 파라미터(이것은 잘 확립된 시뮬레이션 모델에 근거하여 획득될 수 있음)에 근거하여, 드레인 및 소스 영역(114)에 대해 요구된 측면 및 수직 도펀트 프로파일이 달성될 수 있다. 이후에, 어닐링 프로세스가 수행될 수 있어 도입된 도펀트 종이 활성화될 수 있고 뿐만 아니라 드레인 및 소스 영역(114)에 주입으로 유도된 손상이 적어도 부분적으로 재결정화될 수 있다.
도 1d는 앞서 설명된 프로세스 시퀀스의 완료 이후 더 진행된 제조 단계에서의 반도체 디바이스(150)를 도식적으로 나타낸 것이고, 여기서 내화 금속의 층(116)이 트랜지스터(100) 위에 형성된다. 층(116)은 니켈, 백금, 코발트, 및 이들의 결합 등과 같은 하나 또는 그 이상의 금속으로 구성될 수 있고, 이것은 스퍼터 증착 혹은 임의의 다른 적절한 증착 기술과 같은 잘 확립된 기술에 근거하여 형성될 수 있고, 플라즈마 기반의 세정 프로세스 및/또는 열적으로 활성화되는 세정 프로세스를 포함하는 임의의 앞선 세정 방법과 함께 형성될 수 있다. 이후에, 적절한 열처리 시퀀스가 수행될 수 있어 금속 층(116)의 밑에 놓인 반도체 물질과의 화학적 반응이 개시될 수 있으며, 이것은 게이트 전극(105)과 드레인 및 소스 영역(114)에 제공될 수 있으며, 그럼으로써 실리콘, 실리콘/게르마늄, 실리콘/카본 등과 같은 반도체 물질이 금속 실리사이드와 같은 높은 전도성의 반도체 금속 화합물로 변환될 수 있다. 화학적 반응 이후 그리고 스페이서(115)와 같은 유전체 부분 상에 남아 있을 수 있는 임의의 과다 물질의 제거 이후에, 후속 프로세싱이 계속될 수 있어 스트레스받는 콘택 에칭 정지 층이 형성된다.
도 1e는 반도체 디바이스(150)을 도식적으로 나타낸 것이고, 여기서, 트랜지스터 소자(100)가, 드레인 및 소스 영역(114) 뿐만 아니라 게이트 전극(105)에 형성되는 금속 실리사이드 영역(117)을 포함하는데, 이해해야만 하는 것으로, 다른 프로세스 전략에 있어서, 금속 실리사이드 영역(117)은 이후에 설명되는 바와 같이 공통 프로세스에서 반드시 형성되지 않을 수 있으며 혹은 전혀 형성되지 않을 수 있다. 더욱이, 스트레스받는 콘택 에칭 정지 층(118)이 트랜지스터 위에 형성되고, 그래서 스트레스받는 층(118)이 또한 리세스(112) 내에 형성되는데, 즉, 스트레스받는 층(118)은 게이트 절연 층(104)의 하부 표면(104B) 아래로 확장한다. 잘 알려진 바와 같이, 실리콘 나이트라이드와 같은 복수의 유전체 물질이 증착될 수 있어 특정 크기 및 타입의 내재적 스트레스가 나타나게 되고, 여기서 내재적 스트레스의 타입 및 크기는 증착 파라미터에 근거하여 제어될 수 있다. 예를 들어, 실리콘 나이트라이드는 플라즈마 강화 증착 기술에 근거하여 매우 효율적으로 증착될 수 있 어, 예를 들어 1.5 GPa(기가파스칼(GigaPascal)) 혹은 그 이상의 인장성 스트레스 내지 실질적으로 동일한 크기의 압축성 스트레스 범위를 갖는 높은 내재적 스트레스 크기가 나타나는데, 이것은 프로세스 파라미터, 예를 들어 증착 온도, 증착 압력, 전구체 물질의 비율, 증착 동안의 이온 충격(ion bombardment) 등을 적절하게 조절함으써 수행될 수 있다. 결과적으로, 전도도 타입 및 채널 영역(106)에서의 요구된 변형 크기에 근거하여, 층(118)에 각각의 내부 스트레스가 제공될 수 있다. 예를 들어, 만약 트랜지스터(100)가 P-채널 트랜지스터를 나타내야만 한다면(여기서 채널 영역(106)에서의 압축성 변형은 홀 이동도 및 트랜지스터(100)의 드라이브 전류 능력을 증가시킴), 콘택 에칭 정지 층(118)에는 압축성 스트레스가 제공될 수 있고, 이것은 채널 영역(106)에 대응하는 압축성 변형을 생성한다. 화살표(118A)에 의해 표시된 바와 같이, 스트레스받는 층(118)은, 실질적으로 동일 평면의 드레인 및 소스 영역을 갖는 트랜지스터 아키텍처에서와 유사한 방식으로, 특정 변형도를 채널 영역(106)에 제공할 수 있으며, 그러나 이러한 경우에, 층(118)이 채널 영역(106)의 위치에 대략적으로 대응하는 높이에서 위치한다는 사실 때문에, 추가적으로 스트레스가 채널 영역(106)으로 매우 효율적으로 전달된다. 결과적으로, 화살표(118B)에 의해 표시된 대응하는 스트레스가 채널 영역(106) 상에 "직접적인" 방식으로 매우 효율성 높게 측면으로 작용하고, 그럼으로써 추가적인 변형이 형성된다. 따라서, 채널 영역(106)에서의 높은 변형도가, 이후 설명되는 바와 같이, 다른 트랜지스터 아키텍처들에서 빈번하게 사용되는 바와 같이, 변형된 반도체 물질 없이도 생성될 수 있으며, 그럼으로써 제조 비용이 감소되는 데, 왜냐하면 대응하는 에피택셜 성장 프로세스가 생략될 수 있기 때문이다.
임의의 요구된 타입의 스트레스를 층(118)에 제공함으로서, 요구된 타입의 변형이 채널 영역(106)에 생성될 수 있다. 예를 들어, 만약 트랜지스터(100)가 채널 영역(106)에서의 전자 이동도를 증가시키기 위해 인장성 스트레스를 필요로 하는 N-채널 트랜지스터를 나타낼 수 있다면, 층(118)은 앞서 설명된 바와 같이 적절하게 선택된 증착 파라미터들에 근거하여 높은 인장성 스트레스로 형성될 수 있다. 더욱이, 다른 타입의 트랜지스터들이 이후에 더 상세히 설명되는 바와 같이 다른 스트레스를 갖는 층(118)을 수용할 수 있고, 그럼으로써 설계 유연도가 매우 높아 질 수 있다. 더욱이, 콘택 에칭 정지 층(118)이 각각의 드레인 및 소스 영역 상에 직접적으로 형성될 수 있는데, 즉, 도 1a에 도시된 예에서 각각의 금속 실리사이드 영역(117) 상에 바로 형성될 수 있으며, 반면에, 다른 방법에서, 중간 라이너(미도시)가 증착될 수 있고, 여기서 아래에서 설명되는 바와 같이 각각의 디바이스 영역들로부터 층(118)의 원하지 않는 부분들을 제거하기 위해 에칭 정지 층으로서 사용될 수 있는 중간 라이너는 반드시 변형 전달 매커니즘에 부정적인 영향을 미치는 않는데, 왜냐하면, 이와 같음에도 불구하고 스트레스(118B)가 채널 영역(106) 상에 실질적으로 바로 작용하기 때문이다(비록 얇은 중간 층이 제공될 지라도).
도 1f는 또 다른 실시예에 따른 반도체 디바이스(150)를 도식적으로 나타낸 것이며, 여기서 확장 영역(111)뿐만 아니라 드레인 및 소스 영역(114)이 리세스(112)의 형성 이전에 이온 주입(113)에 의해 형성될 수 있다. 예를 들어, 트랜지스터(100)는 캡핑 층(107) 및 대응하는 스페이서(108 및 110)에 의해 캡슐화된 게 이트 전극(105)을 가질 수 있고, 여기서, 앞서 설명된 바와 같이, 스페이서(108)가 게이트 전극(105)에 대한 확장 영역(111)의 요구된 오프셋을 제공할 수 있으며, 반면에 스페이서(110)가 드레인 및 소스 영역(114)의 요구된 오프셋을 제공할 수 있다. 이온 주입(113) 동안, 각각의 프로세스 파라미터들이, 후속 제조 단계에서 형성되어야 하는 리세스와 일치하여 드레인 및 소스 영역(114)이 설계되도록 선택될 수 있다. 즉, 주입(113) 동안, 그리고 할로 주입 및 비결정화를 위한 임의의 관련 주입 프로세스 동안, 프로세스 파라미터, 예를 들어, 주입량, 주입 에너지, 및 가능하게 경사 각이, 도 1c에 관하여 또한 설명된 바와 같이, 드레인 및 소스 영역(114)이 PN 접합에서 요구된 도펀트 농도 및 구배를 수용할 수 있도록 선택될 수 있으며, 그래서 드레인 및 소스 영역(114)이 적절하게 함몰될 수 있고, 반면에 그럼에도 불구하고 영역(114)의 요구된 기능이 유지될 수 있다.
도 1g는 이온 주입(113) 이후의 디바이스(150)를 도식적으로 나타내며, 여기서 일부 예시적 실시예에서, 에칭 프로세스(128)(이것은 앞서 설명된 바와 같이 이방성 프로세스 혹은 등방성 프로세스일 수 있음)가 영역(114)에서의 도펀트들을 활성화시키기 위한 적절한 어닐링 프로세스를 수행하기 이전에 수행될 수 있다. 결과적으로, 에칭 프로세스(128) 동안, 에칭 속도가 증가될 수 있는데, 왜냐하면 앞선 주입 프로세스 때문이며, 이것은 결정 구조에 실질적으로 영향을 미칠 수 있고, 따라서 프로세스(128) 동안 에칭 속도에 실질적으로 영향을 미칠 수 있다. 이러한 방식으로, 스페이서(110) 및 캡핑 층(107)에 대한 에칭 선택도가 증가할 수 있는데, 왜냐하면 앞선 이온 주입 프로세스 동안의 이온 충격이 스페이서(110) 및 캡핑 층(107)의 유전체 물질과 비교하여 더 효율적으로 반도체 층(103)을 수정할 수 있기 때문이다. 다른 예시적 실시예에서, 에칭 프로세스(128)가, 도펀트 종을 활성화시키고 그리고 주입으로 인한 손상을 재결정화하기 위한 임의의 어닐링 싸이클 이후에 수행될 수 있다. 에칭 프로세스(128) 동안, 리세스(112)가 드레인 및 소스 영역(114) 내에 형성되고, 여기서 리세스(112)의 깊이에 대해 그리고 게이트 전극(105)에 대한 그 측면 오프셋에 대해, 동일한 기준이 앞서 설명된 바와 같이 적용된다. 이후에 또 다른 프로세싱이 도 1d 내지 도 1e를 참조하여 설명된 바와 같이 계속될 수 있다.
이해해야만 하는 것으로, 다른 예시적 실시예들에서(미도시), 캡핑 층(107)이 반드시 에칭 프로세스(128) 이전에 제공되지 않을 수 있으며, 그래서 대응하는 프로세스 동안, 게이트 전극(105)은 폴리실리콘으로 구성되는 경우 함몰될 수 있고, 여기서 게이트 전극(105)의 대응하는 물질 제거가 게이트 전극(105)의 형성 동안 고려될 수 있다. 즉, 게이트 전극 물질이 리세스(112)의 깊이(112D)(도 1b)에 실질적으로 대응하는 어떤 여분의 두께로 제공될 수 있으며, 여기서 추가적으로 에칭 속도에서의 차이가 고려될 수 있는데, 이러한 경우는 예를 들어 에칭 프로세스(128)가 반도체 층(103)에서의 실질적으로 결정성인 물질에 근거하여 수행되며, 반면에 게이트 전극(105)의 실리콘이 실질적으로 다결정성 물질일 수 있는 경우이다.
이전에 설명된 바와 같이, 실질적으로 실리콘 기반의 반도체 디바이스(150)에 대해 드레인 및 소스 영역 그리고/또는 게이트 전극에 높은 전도성의 금속 실리 사이드를 제공하는 것이 유익할 수 있다. 영역(117)(도 1e)과 같은 각각의 금속 실리사이드 영역이 게이트 전극(105)과 드레인 및 소스 영역(114)에 대해 공통적으로 형성될 때, 게이트 전극(105)에서의 금속 실리사이드 두께는 각각의 드레인 및 소스 영역(114)의 특성에 의해 부여된 디바이스 제약에 의해 실질적으로 결정되는데, 왜냐하면 이러한 영역들에서, 금속 실리사이드가 전도성을 적절하게 강화시키기 위해 게이트 전극(105)에 대해 바람직한 두께로 형성되지 않을 수 있기 때문이다. 결과적으로, 일부 예시적 실시예들에서, 드레인 및 소스 영역(114) 그리고 게이트 전극(105)에서의 각각의 금속 실리사이드 영역의 형성이 서로 독립적으로 효율적으로 형성될 수 있다.
도 1h는 예시적 일 실시예에 따른 반도체 디바이스(150)를 도식적으로 나타내며, 여기서 각각의 금속 실리사이드 영역의 형성은 매우 독립적인 방식으로 달성될 수 있다. 디바이스(150)는, 이러한 제조 단계에서, 즉 함몰된 드레인 및 소스 영역(114)의 형성 이후에, 내화 금속의 층(116)을 포함할 수 있으며, 여기서 추가적으로 실리사이드화 마스크(119)가 형성되어 드레인 및 소스 영역(114)을 덮고 반면에 게이트 전극(105)의 적어도 상부 표면을 노출시킨다. 게이트 전극(105)의 노출을 위해, 캡핑 층(107)이, 가능하게는 스페이서(110 및 108)와 함께, 제거될 수 있고 그리고 스페이서(130)에 의해 대체될 수 있다. 다른 경우에 있어, 게이트 전극(105)이 앞서 설명된 바와 같이 캡핑 층(107) 없이 형성될 수 있다. 예를 들어, 실리사이드화 마스크(119)는, 층(116)을 증착시키고 게이트 전극(105) 물질과의 화학적 반응을 개시시키기 위해 요구되는 온도를 견딜 수 있는 임의의 적절한 물질 예를 들어 폴리머 물질로 구성될 수 있다. 실리사이드화 마스크(119)는 적절한 물질, 예를 들어 폴리머, 포토레지스트 혹은 임의의 다른 유전체 물질을 컨포멀하지 않게, 예를 들어 스핀-온 기술(spin-on techniques)과 같은 실질적으로 플로우형 필 동작(flow-like fill behavior)을 제공하는 임의의 증착 기술에 의해 증착시킴으로써 형성될 수 있는데, 이러한 경우는 점성도가 낮은 물질이 고려될 때 등이다. 만약 실리사이드화 마스크(119)의 물질이 과다하게 제공되어 게이트 전극(105)을 덮는다면, 예를 들어 게이트 전극(105)에 대해 상기 물질을 선택적으로 에칭함으로써 후속 제거 프로세스가 수행될 수 있어, 게이트 전극(105)의 상부 표면을 적어도 노출시키는 실리사이드화 마스크(119)에 대해 임의의 레벨이 획득될 수 있다.
노출된 게이트 전극(105)으로부터 임의의 오염물질을 제거하기 위한 적절한 세정 프로세스 이후에, 층(116)이 앞서 설명된 임의의 적절한 증착 기술에 근거하여 증착될 수 있다. 그럼으로써, 층(116)의 두께 및 그 물질 성분이 게이트 전극(105)에 대한 요건에 대해 선택될 수 있어 게이트 전극(105)에서의 금속 실리사이드의 요구된 양과 타입이 획득될 수 있다. 이후에, 화학적 반응이 적절한 열처리에 근거하여 개시될수 있어 게이트 전극(105)에서 요구된 양의 전도성 높은 금속 실리사이드가 획득될 수 있다. 이해해야만 하는 것으로, 다른 실리사이드화 방식이 사용될 수 있으며, 여기서, 예를 들어 게이트 전극 물질의 실리사이드화는 증착 동안 그리고 동시에 적절한 금속을 금속 실리사이드로 변환하는 동안 달성될 수 있다. 이후에, 임의의 과다 물질이 제거될 수 있고, 그리고 이후에, 혹은 동일한 프로세스 시퀀스에서, 실리사이드화 마스크(119)가 또한 임의의 적절한 에칭 기술에 의해 제거될 수 있다. 예를 들어, 금속 실리사이드 및 다른 물질(예를 들어 스페이서(110) 그리고 드레인 및 소스 영역(114)의 물질)에 대해 높은 선택도를 가질 수 있는 잘 확립된 에칭 기술이 잘 확립되고, 그리고 이러한 프로세스 시퀀스 동안 사용될 수 있다.
다음으로, 적절한 실리사이드화 프로세스가 드레인 및 소스 영역(114)에 대해 수행될 수 있고, 여기서 각각의 프로세스 파라미터들이 선택되어 적절한 타입 및 두께의 금속 실리사이드가 드레인 및 소스 영역(114)에서 획득된다. 이러한 경우, 후속 실리사이드화 프로세스는 게이트 전극(105)에서 이전에 형성된 금속 실리사이드에 대해 단지 작은 영향만을 미칠 수 있다. 이후에, 후속 프로세싱이 도 1e를 참조하여 설명된 바와 같이 계속될 수 있다.
도 1i는 제 1 트랜지스터(100p) 및 제 2 트랜지스터(100n)를 포함하는 반도체 디바이스(150)를 도식적으로 나타내고, 이것은 P-채널 트랜지스터 및 N-채널 트랜지스터와 같은 다른 전도도 타입의 트랜지스터들을 나타낼 수 있다. 트랜지스터(100p, 100n)는 이전에 설명된 트랜지스터 소자(100)와 동일한 구성을 실질적으로 가질 수 있고, 그러나 여기서, 각각의 드레인 및 소스 영역 및 대응하는 채널 영역은 요구된 전도도 타입을 제공하기 위해 적절한 도펀트 종을 가질 수 있다. 트랜지스터(100p, 100n)는 트랜지스터(100)를 참조하여 앞서 설명된 프로세스 기술에근거하여 형성될 수 있고, 그러나, 여기서 다양한 주입 프로세스가 잘 확립된 마스킹 기술에 근거하여 트랜지스터(100p, 100n)에 요구된 도펀트 종을 선택적으로 도입하기 위해 각각의 주입 마스크에 근거하여 수행될 수 있다. 더욱이, 양쪽 트랜지 스터(100p, 100n)에서, 각각이 리세스(112)는 앞서 설명된 것과 유사한 프로세스 기술에 따라 형성될 수 있고, 그리고 후속 프로세싱, 예를 들어 금속 실리사이드 영역(미도시)의 형성이 이전에 설명된 바와 같이 달성될 수 있다.
이후에, 제 1 콘택 에칭 정지 층(118p)이 제 1 및 제 2 트랜지스터(100p, 100n) 위에 형성될 수 있고, 여기서 일부 예시적 실시예들에서, 선택적 에칭 정지 층(120)이 제공될 수 있다. 예를 들어, 선택적 에칭 정지 층(120)은 실리콘 다이옥사이드로 구성될 수 있는데, 이 경우 제 1 콘택 에칭 정지 층(118p)은 실리콘 나이트라이드로 구성될 수 있다. 다른 예시적 실시예들에서, 에칭 정지 층(120)은 생략될 수 있다. 이후에, 제 1 콘택 에칭 정지 층(118p)이 트랜지스터(100n)로부터 예를 들어, 만약 제공된다면, 에칭 정지 층(120)에 근거하여 제거될 수 있고, 그리고 제 2 콘택 에칭 정지 층(118n)이, 가능하게는 제 2 에칭 정지 층(121)과 함께, 형성될 수 있어 제 2 트랜지스터(100n)을 덮는다. 예를 들어, 제 1 콘택 에칭 정지 층(118p)은 트랜지스터(100p)가 P-채널 트랜지스터를 나타낼 때 높은 내재적 압축성 스트레스를 가질 수 있고, 반면에 제 2 콘택 에칭 정지 층(118n)은 트랜지스터(100n)가 N-채널 트랜지스터를 나타낼 때 높은 인장성 스트레스를 포함할 수 있다. 더욱이, 적절한 에칭 마스크, 예를 들어 레지스트 마스크(123)가 형성될 수 있어 트랜지스터(100p)를 노출시킬 수 있고, 그래서 대응하는 에칭 프로세스(124)에 의해 제 2 콘택 에칭 정지 층(118n)이 제거되는데, 이러한 에칭 프로세스(124)는, 만약 제공된다면, 에칭 정지 층(121)에 근거하여 제어될 수 있다.
결과적으로, 제 1 트랜지스터(100p) 위의 층(118n)의 원하지 않는 부분의 제 거 이후에, 양쪽 트랜지스터들 상에는 적절하게 스트레스받는 콘택 에칭 정지 층이 형성되는 데, 즉 트랜지스터(100p) 위에 효율성 높게 각각의 변형을 생성하는 층(118p)이 형성될 수 있고, 여기서 트랜지스터(100n)는 다른 타입의 내재적 스트레스를 갖는 층(118n)을 포함하여, 요구된 서로 다른 타입의 변형이 각각의 채널 영역에 생성된다. 이해해야만 하는 것으로, 트랜지스터(100p, 100n) 위에 서로 다르게 스트레스받는 층들을 형성하기 위한 다른 방법이 사용될 수 있으며, 예를 들어 층(118p 혹은 118n)의 일부의 선택적 스트레스 완화가 있을 수 있으며, 또는 다른 방식에서는, 대응하는 층(118p 및 118n) 양쪽 모두가 임의의 중간 에칭 정지 층(120, 121) 없이 각각의 트랜지스터(100p, 100n) 상에 직접적으로 형성될 수 있다. 결과적으로, 에피택셜 성장 기술을 요구함이 없이 설계 유연도가 높아지고, 여기서 각각의 채널 영역으로 전달된 스트레스의 타입 및 크기는 각각의 콘택 에칭 정지 층에 제공된 스트레스에 근거하여 쉽게 제어될 수 있다.
도 2a 내지 도 2h를 참조하면, 본 발명의 추가적인 예시적 실시예가 이제 더 상세히 설명되며, 여기서 변형된 반도체 물질은 처분가능한 스페이서에 의해 채널 영역에 가깝게 근접하여 배치되고, 그럼으로써 두 개의 변형 유도 매커니즘, 즉 채널 가까이에 변형된 반도체 물질을 제공하는 것과 함몰된 트랜지스터 구성을 사용하는 것의 효율적인 결합이 가능하게 되는데, 이것은 도 1a 내지 도 1i를 참조하여 이전에 설명된 실시예들과 유사한 것이다.
도 2a 내지 도 2d를 참조하면, 처분가능한 스페이서 방법의 개념이 실질적으로 동일 평면 구성에 대한 것으로 설명되고, 그리고 도 2e 내지 도 2g를 참조하면, 함몰된 트랜지스터 구성과 함께 설명된다.
도 2a에서, 반도체 디바이스(250)는 트랜지스터(200)를 포함할 수 있고, 이것은 확장 영역(111)을 제외하고, 도 1a에서의 트랜지스터(100)와 유사한 구성을 가질 수 있다. 따라서, 트랜지스터(200)는 기판(201) 위에 제공된 반도체 층(203) 위에 형성되는 게이트 전극(205)을 포함할 수 있고, 여기서 게이트 전극(205)은 게이트 전연 층(204)에 의해 반도체 층(203)으로부터 분리된다. 더욱이, 게이트 전극(205)은, 가능하게는 라이너(209)와 함께, 캡핑 층(207) 및 스페이서(208)에 의해 캡슐화될 수 있다. 반도체 디바이스(250)를 제조하는 프로세스 흐름에 관하여, 실질적으로 동일한 프로세스가 도 1a에서의 디바이스(150)를 참조하여 앞서 설명된 바와 같이 포함될 수 있다. 더욱이, 디바이스(250)는 게이트 전극(205)에 인접하여 이로부터의 오프셋(이것은 스페이서(208)의 폭(208W)에 대응함)을 갖는 리세스를 형성하기 위한 에칭 프로세스(228)에 놓일 수 있으며, 에칭 프로세스(228)의 특성은 에칭 프로세스(128)를 참조하여 앞서 설명된 바와 같다. 즉, 프로세스(228)는 특정 깊이를 갖는 게이트 전극(205)에 인접하는 반도체 층(203)을 함몰시키기 위해 이방성 에칭 프로세스 혹은 등방성 에칭 프로세스로서 설계될 수 있어, 각각의 리세스에 변형된 반도체 물질이 형성되고, 이것은 트랜지스터(200)의 채널 영역(206)에서의 요구된 변형을 제공할 수 있다. 대응하는 변형된 반도체 물질이 잘 확립된 선택적 에피택셜 성장 기술에 근거하여 형성될 수 있으며, 여기서, 에칭 프로세스(228)에 의해 함몰된 이후, 층(203)의 남아있는 결정성 물질은 성장 템플릿으로서 사용되어, 변형된 반도체 물질이 재성장되고, 이것은 남아있는 반도체 층(203) 의 템플릿 물질과 비교하여 자연적 상태 혹은 변형되지 않은 상태에서 약간 다른 격자 간격을 갖도록 선택된다. 예를 들어, 실리콘/게르마늄 혹은 실리콘/카본은 결정성 반도체 화합물이고, 이것은 실질적으로 교란되지 않은 실리콘 격자 상에 성장될 때, 격자 간격에서의 각각의 약간의 부정합으로 인해 변형된 반도체 물질을 형성할 수 있다. 즉, 실질적으로 교란되지 않은 실리콘 격자 상에 성장된 실리콘/게르마늄 물질은, 실리콘과 비교하여 약간 더 큰 비변형된 실리콘/게르마늄 격자 간격으로 인해 압축성으로 변형된 격자를 형성할 수 있다. 마찬가지로, 실리콘 상에 성장된 실리콘/카본은 인장성 변형의 반도체 물질을 형성할 수 있다.
도 2b는 하나의 예시적 실시예에 따른 디바이스(250)를 도식적으로 나타낸 것이고, 여기서 에칭 프로세스(228) 및 임의의 사전-에피택셜 프로세스(pre-epitaxial processes), 예를 들어 세정 프로세스 등의 완료 이후에, 변형된 반도체 물질(230)이 대응하는 리세스에 형성되고, 이러한 실시예에서, 후속 실리사이드화 프로세스에 대해 과다 물질을 제공하는 과성장을 요구함이 없이, 변형된 반도체 물질(230)이 대응하는 리세스를 실질적으로 완전히 채우도록 형성될 수 있다. 이후에 설명되는 바와 같이, 다른 실시예들에서, 선택적 에피택셜 성장 프로세스 이후에, 일정 언더필(underfill)의 정도가 유지될 수 있다. 예시된 실시예에서, 실리콘/게르마늄 반도체 물질(230)은 각각의 압축성 변형을 제공하기 위해 형성될 수 있다. 이후에, 에칭 프로세스(228)의 프로세스 파라미터와 함께 게이트 전극(205)에 대하여 변형된 반도체 물질(230)의 오프셋을 실질적으로 결정하는 폭(208W)을 갖는 스페이서(208)가 잘 확립된 선택적 에칭 방법에 근거하여 제거될 수 있다. 그럼으로 써, 캐핑 층(207)이 또한 제거될 수 있다. 스페이서(208)의 제거 이후에, 대응하는 스페이서 방식이 요구된 측면 및 수직 도펀트 프로파일을 반도체 층(203)에 제공하기 위해 사용될 수 있고, 그럼으로써 각각의 확장 영역 그리고 드레인 및 소스 영역이 형성될 수 있다.
도 2c는 대응하는 프로세스 시퀀스 동안의 반도체 디바이스(250)를 도식적으로 나타낸 것이고, 여기서 오프셋 스페이서(231)는 확장 영역(211)을 정의하기 위해 사용될 수 있으며, 반면에 하나 또는 그 이상의 최종 스페이서(232)가 드레인 및 소스 영역(214)을 형성하기 위한 이온 주입 프로세스(213) 동안 주입 마스크로서 사용될 수 있다. 스페이서(231)와 함께 스페이서(232)는 대응하는 폭(208W)보다 더 큰 폭(232W)을 가지며, 여기서 이해해만 하는 것으로 폭(232W)은 오프셋 스페이서(231)의 폭을 포함할 수 있다. 스페이서(232)는 또한 후속 실리사이드화 프로세스와 같은 또 다른 제조 프로세스를 위해 사용될 수 있기 때문에, 증가된 폭(232W)은, 변형된 반도체 물질(230) 내에 형성될 금속 실리사이드화 영역과, 채널 영역(206) 다음에 위치한 물질(230)의 부분(230A) 사이에 각각의 오프셋을 제공한다.
도 2d는 대응하여 형성된 금속 실리사이드 영역(217)을 갖는 반도체 디바이스(250)를 도식적으로 나타낸 것이며, 여기서 드레인 및 소스 영역(214)의 변형된 반도체 물질(230A)에서의 금속 실리사이드 영역(217)의 대응하는 오프셋(217A)이 제공되며, 그럼으로써 실질적으로 완화된 금속 실리사이드 영역(217)과 채널 영역(206) 사이에 변형된 반도체 물질이 측면으로 배치된다. 결과적으로, 폭(232W)의 스페이서가 또한 변형된 반도체 물질(230)을 형성하기 위해 사용될 수 있는, 즉 도 2d에 도시된 예시적 실시예에 대응하는 실리사이드화 프로세스에 의해 실질적으로 완전히 소비되는 각각의 캐버티를 형성하기 위해 사용될 수 있는 종래의 방법과 달리, 변형된 반도체 물질의 상당한 부분, 즉 부분(230A)은 여전히 게이트 절연 층(204)과 채널 영역(206) 사이의 인터페이스에 실질적으로 대응하는 높이에서 채널 영역(206) 옆에 제공된다. 결과적으로, 종래의 방법과 비교하여, 더 효율적인 변형 전달이 발생할 수 있고, 그럼으로써 이에 대응하여 강화된 트랜지스터(200) 성능을 얻어진다. 이후에, 후속 프로세싱이 층(118)(도 1e)과 같은 각각의 콘택 에칭 정지 층을 형성함으로써 계속될 수 있고, 일부 예시적 실시예들에서, 대응하는 에칭 정지 층에 적절한 내재적 스트레스가 제공될 수 있어 채널 영역(206)에 생성되는 변형이 훨씬 더 강화될 수 있다.
도 2e는 또 다른 예시적 실시예에 따른 반도체 디바이스(250)를 도식적으로 나타낸 것이며, 여기서 도 2a를 참조하여 설명된 바와 같이 프로세스 시퀀스의 완료 이후에, 즉 대응하는 캐버티 에칭 및 선택적 에피택셜 성장 프로세스 이후에, 리세스(212)는 여전히 게이트 전극(205)에 인접하여 제공된다. 즉, 에피택셜 성장 프로세스는 게이트 절연 층(204)에 의해 정의된 레벨 아래에 있는 높이 레벨에서 정지될 수 있다. 예를 들어, 리세스(212)는 대략 1-20 nm의 깊이를 가질 수 있고, 이 경우, 물질(230)은 대략 30-40 nm의 깊이까지 아래로 형성된다. 따라서, 에피택셜 성장 프로세스 동안 이전에 형성된 캐버티를 완전히 채우지 않음으로써, 변형 유도 매커니즘을 더 강화시키는 것에 더하여, 프로세스 시간이 줄어들 수 있다.
다른 경우에, 선택적 에피택셜 성장 프로세스의 제어가 결과적으로 요구된 프로세스 균일화를 달성할 수 없을 때, 리세스(212)를 제공하기 위해, 도 2b에 도시된 바와 같은 디바이스(250)가 변형된 반도체 물질을 제거하기 위한 후속 에칭 프로세스에 놓일 수 있다. 이후에, 스페이서(208)가 제거될 수 있고, 그리고 후속 프로세싱이, 증가된 스페이서 폭(232W)을 갖는 스페이서(231 및 232)와 같은 디바이스 스페이서에 근거하여 수행될 수 있어, 드레인 및 소스 영역(214) 그리고 확장(211)이 형성될 수 있다.
도 2f는 앞서 설명된 프로세스의 완료 이후의 디바이스(250)를 도식적으로 나타낸 것이다.
도 2g는 더 진행된 제조 단계에서의 디바이스(250)를 도식적으로 나타낸 것이다. 트랜지스터(200)는 도 2d를 참조하여 앞서 설명된 바와 같이 스페이서(232)에 근거하여 형성될 수 있는 금속 실리사이드 영역(217)을 포함할 수 있다. 결과적으로, 각각의 변형된 반도체 물질(230)을 형성하기 위해 사용되는 스페이서 폭(208W)과 비교하여, 증가된 스페이서 폭(232W)에 의해 제공되는 오프셋으로 인해, 일정 양의 실리사이드화되지 않은 변형된 반도체 물질(230A)이 금속 실리사이드 영역(217)과 채널 영역(206) 사이에 제공된다. 이해해야만 하는 것으로, 금속 게이트(205) 그리고 드레인 및 소스 영역(214)에서의 금속 실리사이드 영역(217)의 형성은 도 2g에서 도시된 바와 같이 공통 프로세스에서 수행될 수 있거나 또는 예를 들어, 도 1h를 참조하여 설명된 바와 같이 더 독립적인 방식에서 수행될 수 있거나 또는 임의의 다른 적절한 방식에 따라 수행될 수 있다. 더욱이, 디바이스(250)는 스트레스받는 콘택 에칭 정지 층(218)을 포함하고, 이것은 임의의 적절 한 내재적 스트레스를 포함할 수 있어 채널 영역(206)에서의 변형이 더 강화된다. 도 2g에 도시된 실시예에서, 각각의 실리콘/게르마늄 물질(230)에 의해 생성된 변형을 강화시키기 위해 높은 압축성 스트레스가 층(218)에 제공될 수 있다. 다른 실시예들에서, 변형된 반도체 물질(230)이 실리콘 및 카본으로 구성될 수 있고, 그럼으로써 채널 영역(206)에서의 인장성 변형을 포함할 수 있다. 이러한 경우에, 콘택 에칭 정지 층(218)에 높은 내재적 인장성 스트레스가 제공될 수 있고, 이것은 앞서 설명된 바와 같이 적절하게 선택된 증착 파라미터에 근거하여 달성될 수 있다. 마찬가지로, 앞서 설명된 바와 같이, 리세스(212)가 채널 영역(206)에 더 강화된 스트레스 전달을 제공할 수 있는데, 왜냐하면, 층(218)의 상당한 부분이 리세스(212) 내에 형성되기 때문이며, 그럼으로써 스트레스의 타입에 따라 채널 영역(206)에 관하여 직접적인 "밀기(pushing)"(218B) 또는 "당기기(drawing)"를 제공할 수 있다. 이러한 방식에서, 실리사이드화되지 않은 부분(230A)의 변형은 추가적인 직접적 스트레스(218B)와 결합될 수 있고, 그럼으로써 결과적으로 채널 영역(206)에 대응하는 큰 변형이 일어나게 된다. 예를 들어, 약 1-20 nm의 리세스(212)의 깊이(212D) 및 대략 30-50 nm 범위에서의 변형된 반도체 물질(230)의 깊이(230D)에 대해, 채널 영역(206)에서의 변형의 상당한 증가가 관측될 수 있다.
도 2h는 또 다른 예시적 실시예에 따른 반도체 디바이스(250)를 도식적으로 나타낸 것이고, 여기서 디바이스(250)는 서로 다른 전도도 타입의 제 1 트랜지스터(200p) 및 제 2 트랜지스터(200n)를 포함한다. 예를 들어, 트랜지스터(200p)는 P-채널 트랜지스터를 나타낼 수 있고, 그리고 트랜지스터(200n)는 N-채널 트랜지스 터를 나타낼 수 있다. 트랜지스터(200p, 200n)의 구성에 관하여, 동일한 기준이 트랜지스터(200)를 참조하여 이전에 설명된 바와 같이 적용될 수 있으며, 그러나 여기서 채널 영역(206)과 드레인 및 소스 영역에서의 대응하는 프로파일 및 농도(명확하게 도시되지는 않음)가 각각의 전도도 타입에 대응하도록 선택될 수 있다. 따라서, 제 1 트랜지스터(200p) 위에는 제1 콘택 에칭 정지 층(218p)이 형성될 수 있고, 이것은 변형된 반도체 물질(230p)에 의해 생성된 변형을 더 강화하기 위해 대응하는 리세스(212)로 확장한다. 마찬가지로, 제 2 트랜지스터(200n)는 다른 타입의 내부 스트레스를 갖는 제 2 콘택 에칭 정지 층(218n)을 포함하여, 변형된 반도체 물질(230n)에 의해 제공된 각각의 채널 영역에서의 변형이 이에 대응하여 증가된다. 제 1 및 제 2 콘택 에칭 정지 층(218p 및 218n)의 형성에 관하여, 대응하는 층(118, 118n)에 관하여 앞서 설명된 바와 같이, 동일한 기준이 적용된다. 결과적으로, 두 개의 변형 유도 소스, 즉 변형된 반도체 물질 및 스트레스받는 위에 놓이는 층은, 게이트 전극에 더 가깝게 변형된 반도체 물질을 적어도 위치시킴으로써, 서로 다른 타입의 트래지스터들에 대해 더 효율적으로 결합될 수 있고, 일부 예시적 실시예들에서, 각각 스트레스받는 콘택 에칭 정지 층에 대해 스트레스 전달 매커니즘을 훨씬 더 강화시키기 위해 추가적으로 함몰된 트랜지스터 구성이 제공될 수 있다.
결과적으로, 본 발명은 트랜지스터 소자들을 제조하는 개선된 기술을 제공하는데, 트랜지스터 소자들 내에는 하나 또는 그 이상이 변형 유도 소스가 형성되고, 그 효율성은, 각각의 트랜지스터 소자의 채널 영역에 더 가깝게 각각의 변형 유도 소스를 위치시킴으로써, 크게 증가된다. 일 실시형태에서, 이것은 드레인 및 소스 영역을 함몰시킴으로써 달성될 수 있고, 스트레스받는 콘택 에칭 정지 층과 같은 리세스에서의 스트레스받는 층을 형성함으로써 달성될 수 있으며, 이것은 더 직접적으로 채널 영역에 변형을 발생시킬 수 있다. 다른 실시형태에서, 변형된 반도체 물질은 채널 영역에 더 가깝게 위치될 수 있고, 여기서 금속 실리사이드로부터의 해로운 변형 완화 영향이 감소될 수 있거나 혹은 실질적으로 없을 수 있다. 결과적으로, 채널 영역에 변형을 제공함에 있어서 효율성 증가될 수 있다. 더욱이, 유리하게는 다른 기술들이 결합될 수 있어, 변형된 반도체 물질에 의해 제공된 변형 유도 매커니즘이 강화되고, 또한 함몰된 드레인 및 소스 영역에서 동일한 것을 형성함으로써 위에 놓이는 스트레스받는 층의 효율성이 강화된다. 앞서의 기술들 중 하나 또는 그 이상은 다른 트랜지스터 타입에 쉽게 적용될 수 있기 때문에, 이러한 트랜지스터들의 성능을 개별적으로 개선함에 있어서 높은 유연도가 획득될 수 있다.
앞서 개시된 특정 실시예들은 단지 예시적인 것인데, 왜냐하면 본 발명은 본 명세서의 설명을 통해 혜택을 받는 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게 명백한 것으로 다른지만 등가적인 방식으로 수정될 수 있고 실시될 수 있기 때문이다. 예를 들어, 앞서 설명된 프로세스 단계는 다른 순서로 형성될 수 있다. 더욱이, 아래의 특허청구범위에서 설명된 것과 다른 그 어떤 한정 사항도 본 명세서세에서의 세부적 구성 또는 설계에 대해 의도되지 않는다. 따라서, 명백한 것으로 앞서 개시된 특정 실시예들은 변경 혹은 수정될 수 있으며, 이러한 모든 변형들 은 본 발명의 범위 및 사상 내에 있는 것으로 고려된다. 따라서, 본 출원에서 구하고자 하는 보호범위는 아래의 특허청구범위에서 설명되는 바와 같다.

Claims (13)

  1. 제 1 전도도 타입의 제 1 트랜지스터(100, 200)를 포함하는 반도체 디바이스(150, 250)로서, 상기 제 1 트랜지스터(100, 200)는,
    재 1 채널 영역(106, 206) 위에 형성된 제 1 게이트 전극(105, 205)과;
    상기 제 1 게이트 전극(105, 205)과 상기 제 1 채널 영역(106, 206) 사이에 형성된 제 1 게이트 절연 층(104, 204)과;
    상기 제 1 채널 영역(106, 206)에 인접하여 형성된 제 1 드레인 및 소스 영역(114, 214)과, 여기서 상기 제 1 드레인 및 소스 영역(114, 214)은 상기 제 1 게이트 절연 층(104, 204)의 하부 표면에 대해 함몰된(112D, 212D) 상부 표면를 가지며; 그리고
    상기 제 1 드레인 및 소스 영역(114, 214) 위에 형성된 제 1 스트레스 층(118, 218)을 포함하여 구성되며, 상기 제 1 스트레스 층(118, 218)은 함몰된 상기 제 1 드레인 및 소스 영역(114, 214)에 의해 형성된 리세스(112, 212)로 확장하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 반도체 디바이스(150, 250)는 상기 제 1 전도도 타입과는 다른 제 2 전도도 타입의 제 2 트랜지스터(100, 200)를 더 포함하고, 상기 제 2 트랜지스터(100, 200)는,
    재 2 채널 영역(106, 206) 위에 형성된 제 2 게이트 전극(105, 205)과;
    상기 제 2 게이트 전극(105, 205)과 상기 제 2 채널 영역(106, 206) 사이에 형성된 제 2 게이트 절연 층(104, 204)과;
    상기 제 2 채널 영역(106, 206)에 인접하여 형성된 제 2 드레인 및 소스 영역(114, 214)과, 여기서 상기 제 2 드레인 및 소스 영역(114, 214)은 상기 제 2 게이트 절연 층(104, 204)의 하부 표면에 대해 함몰된(112D, 212D) 상부 표면를 가지며; 그리고
    상기 제 2 드레인 및 소스 영역(114, 214) 위에 형성된 제 2 스트레스 층(118, 218)을 포함하여 구성되며, 상기 제 2 스트레스 층(118, 218)은 함몰된 상기 제 2 드레인 및 소스 영역(114, 214)에 의해 형성된 리세스(112, 212)로 확장하는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서,
    함몰된 상기 제 1 드레인 및 소스 영역(214)이 제 1 변형 반도체 물질(230n, 230p)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제2항에 있어서,
    함몰된 상기 제 1 드레인 및 소스 영역(114, 214)은 제 1 변형 반도체 물질(23On, 23Op)을 포함하고, 그리고 함몰된 상기 제 2 드레인 및 소스 영역(114, 214)은 상기 제 1 변형 반도체 물질(23On, 23Op)과는 다른 제 2 변형 반도체 물 질(23On, 23Op)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제 1 게이트 전극(205)의 측벽 상에 형성되는 측벽 스페이서(232)와;
    상기 측벽 스페이서(232)에 인접하여 상기 제 1 드레인 및 소스 영역(214)에 형성되는 금속 실리사이드(217)와; 그리고
    상기 제 1 드레인 및 소스 영역(214)에서의 변형된 반도체 물질(230)을 더 포함하여 구성되고, 상기 변형된 반도체 물질(230)의 일부는 상기 금속 실리사이드(217)와 상기 제 1 채널 영역(206) 사이에서 측면으로 배치되도록 상기 측벽 스페이서(232) 아래에 형성되는 것을 특징으로 하는 반도체 디바이스.
  6. 게이트 전극 구조(205)에 인접하여 반도체 층(203)에 리세스(212)를 형성하는 단계와, 여기서 상기 게이트 전극 구조(205)는 제 1 폭(208W)을 가진 제 1 측벽 스페이서(208)를 포함하고;
    상기 리세스(212)에 변형된 반도체 물질(230)을 형성하는 단계와;
    상기 제 1 측벽 스페이서(208)를 제거하는 단계와; 그리고
    상기 제 1 폭(208W)보다 큰 제 2 폭(232W)을 갖는 제 2 측벽 스페이서(232)에 근거하여 적어도 상기 변형된 반도체 물질(230)에 드레인 및 소스 영역(214)을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 변형된 반도체 물질(230)을 형성하는 단계는, 상기 게이트 전극 구조(205)와 상기 반도체 층(203) 사이에 위치하는 게이트 절연 층(204)에 대하여 함몰되도록 적어도 일 부분을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 드레인 및 소스 영역(214) 위에 스트레스 층(218)을 형성하는 단계를 더 포함하고, 상기 스트레스 층(218)은 상기 변형된 반도체 물질(230)에 의해 정의된 리세스(212)로 확장하는 것을 특징으로 하는 방법.
  9. 제6항에 있어서,
    상기 제 2 측벽 스페이서(232)에 근거하여 상기 변형된 반도체 물질(230)에 금속 실리사이드(217)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 1 전계 효과 트랜지스터(100, 200)의 게이트 전극(105, 205)에 인접하는 제1의 리세스(112, 212)를 형성하는 단계와, 여기서 상기 게이트 전극(105, 205)은 반도체 층(103, 203) 위에 위치하고 그리고 상기 게이트 전극(105, 205)의 측벽들 상에 측벽 스페이서(115, 232)가 형성되고;
    상기 측벽 스페이서(115, 232)에 인접한 드레인 영역 및 소스 영역(114, 214)을 형성하는 단계와; 그리고
    상기 제 1 전계 효과 트랜지스터(100, 200) 위에 제 1 유전체 스트레스 층(118, 218)을 형성하는 단계를 포함하여 구성되며, 상기 제 1 유전체 스트레스 층(118, 218)은 상기 리세스(112, 212)에 형성되어, 상기 제 1 유전체 스트레스 층(118, 218)의 하부 표면이 상기 게이트 전극(105, 205)과 상기 반도체 층(103, 203) 사이에 위치하는 게이트 절연 층(104, 204)의 하부 표면 아래로 확장하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 게이트 전극(105, 205)의 상기 측벽들 상에 오프셋 스페이서(108, 231)를 형성하는 단계와; 그리고
    상기 오프셋 스페이서(108, 231)에 근거하여 드레인 및 소스 확장 영역(111, 211)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 드레인 및 소스 확장 영역(111, 211)은 상기 리세스(112, 212)를 형성하기 이전에 형성되는 것을 특징으로 하는 방법.
  13. 제10항에 있어서,
    제 2 전계 효과 트랜지스터(100, 200)의 게이트 전극(105, 205)에 인접하는 제2의 리세스(112, 212)를 형성하는 단계와, 여기서 상기 제 2 전계 효과 트랜지스 터(100, 200)의 상기 게이트 전극(105, 205)은 반도체 층(103, 203) 위에 위치하고 그리고 상기 게이트 전극(105, 205)의 측벽들 상에 측벽 스페이서(115, 232)가 형성되고;
    상기 제 2 전계 효과 트랜지스터(100, 200)의 상기 측벽 스페이서(115, 232)에 인접한 드레인 영역 및 소스 영역(114, 214)을 형성하는 단계와; 그리고
    상기 제 2 전계 효과 트랜지스터(100, 200) 위에 제 2 유전체 스트레스 층(118, 218)을 형성하는 단계를 더 포함하여 구성되며, 상기 제 2 유전체 스트레스 층(118, 218)은 상기 제2의 리세스(112, 212)에 형성되어, 상기 제 2 유전체 스트레스 층(118, 218)의 하부 표면이 상기 제 2 전계 효과 트랜지스터(100, 200)의 상기 게이트 전극(105, 205)과 상기 반도체 층(103, 203) 사이에 위치하는 게이트 절연 층(104, 204)의 하부 표면 아래로 확장하고, 상기 제 2 유전체 스트레스 층(118, 218)은 상기 제 1 유전체 스트레스 층(118, 218)과 비교하여 다른 타입의 내재적 스트레스를 가지는 것을 특징으로 하는 방법.
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