JP2009532861A - ドレイン及びソース領域にリセスを設けることでチャネル領域に極めて近接するトランジスタにストレスソース与える技術 - Google Patents

ドレイン及びソース領域にリセスを設けることでチャネル領域に極めて近接するトランジスタにストレスソース与える技術 Download PDF

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Abstract

電界効果トランジスタ（１００、２００）の隣接するチャネル領域（１０４、２０４）中の歪みの生成が向上するように、ドレインならびにソース領域（１１４、２１４）にリセス（１１２Ｄ、２１２Ｄ）を設けることによって、コンタクトエッチストップ層などの高応力層（１１８、２１８）がリセス（１１２、２１２）に形成される。さらに、金属シリサイド（２１７）の望ましくない緩和効果を低減するか回避することによって、歪みのある半導体材料（２３０）がチャネル領域（１０４、２０４）に非常に近接して設けられることから、歪みを生成する実効性もまた向上する。ある態様では、さらに実効的な歪み生成メカニズムを得るように、両方の効果を組み合わせてもよい。

Description

概して、本発明は集積回路の形成に関し、より詳細には、ＭＯＳトランジスタのチャネル領域の電荷キャリア移動度が向上するように、埋め込まれた歪み層、応力のかけられたオーバーレイヤなどのストレスソースを用いることで、歪みのあるチャネル領域を有するトランジスタを形成する技術分野に関する。
集積回路を製造するには、特定の回路レイアウトに応じて所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの複合回路の場合、動作速度および／あるいは電力消費量および／あるいは費用効率の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。
ＣＭＯＳ技術を用いた複合集積回路の製造において、数百万ものトランジスタ、すなわち、ｎチャネルトランジスタとｐチャネルトランジスタが、結晶半導体層を含む基板に形成される。ＭＯＳトランジスタは、ｎチャネルトランジスタであるかｐチャネルトランジスタであるかに拘わらず、いわゆるｐｎ接合を備え、このｐｎ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された高濃度ドープドレインならびにソース領域の境界に形成される。
チャネル領域の導電性、すなわち、導電性チャネルの駆動電流の容量は、チャネル領域の近傍に形成され、薄い絶縁層によってチャネル領域から分離されるゲート電極によって制御される。チャネル領域の導電性は、導電チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。従って、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の全体の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。従って、チャネル長さを縮小し、これによりチャネルの抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要なデザイン基準となる。
しかしながら、トランジスタの寸法を縮小すると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。これに関する主要な課題の１つとして、新たなデバイス世代に対して、トランジスタのゲート電極などの極限寸法の回路素子を確実に再現して生成することができる、強化されたフォトリソグラフィおよびエッチストラテジーを構築することが挙げられる。さらに、所望のチャネル制御性と組み合わせてシート抵抗と接触抵抗とを低くするために、ドレイン領域およびソース領域において、横方向に加えて垂直方向にも非常に高度なドーパントプロファイルが要求される。
極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、上述のプロセスステップに関して非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩との互換性があるパフォーマンスの向上させる可能性が与えられる。電荷キャリア移動度を増加する１つの実効的メカニズムとして、例えば、チャネル領域の近傍に引張あるいは圧縮応力を生成して、チャネル領域に対応の歪みを生成することによって、チャネル領域中の格子構造を変えることが挙げられる。これにより、電子ならびに正孔に対する移動度がそれぞれ変化する。例えば、チャネル領域に引張歪みを生成することで電子の移動度が増加し、これに対応して導電性が増加し得る。
他方では、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、ｐ型トランジスタのパフォーマンスを強化することができる。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは「新たな」種類の半導体材料として考えられ、このシリコンにより、高額な半導体材料を使わずに高速でパワフルな半導体デバイスの製造が可能となる一方で、十分に確立された多くの製造技術を依然として使用することができるからである。この結果、例えばシリコン／ゲルマニウム層あるいはシリコン／カーボン層をチャネル領域に、あるいはその下に導入し、対応の歪みをもたらす引張応力や圧縮応力を生成することが提案されている。
チャネル領域に、あるいはその下に応力生成層を導入することで、トランジスタのパフォーマンスを著しく向上することができるが、対応の応力層の形成において、従来の充分に確立されたＭＯＳ技術を実行するには大きな努力が必要である。例えば、チャネル領域に、あるいはその下の適所にゲルマニウムやカーボンを含む応力層を形成するには、さらなるエピタキシャル成長技術を構築しプロセスフローに実装する必要がある。よって、プロセスが非常に複雑になるので、製造コストが増え、さらに製造歩留まりが減少するおそれがある。従って、他のアプローチでは、チャネル領域に所望の応力を生成するために、例えば、オーバーレイ層、スペーサ素子などによって生成される外部応力が用いられる。
しかし、特定の外部応力を加えることでチャネル領域に歪みを生成するプロセスでは、外部応力をチャネル領域中の歪みに実効的に変換することができない。したがって、チャネル領域内に付加的な応力層を必要とする上述のアプローチには著しい利点が得られているものの、応力伝達メカニズムの実効性はプロセスならびにデバイスの仕様に左右され、さらに、この実効性に起因して、十分に確立された標準のトランジスタ設計のパフォーマンスゲインが低下することがある。その理由は、オーバーレイ層がチャネル領域から実質的にずれるのでチャネル領域に最終的に生成される歪みが減るからである。
別のアプローチでは、ＰＭＯＳトランジスタの正孔移動度は、埋め込み式の歪みシリコン／ゲルマニウム層をトランジスタのドレインならびにソース領域に形成することで向上させることができる。ここでは、圧縮歪みのかけられたドレインならびにソース領域は、隣接するシリコンチャネル領域に一軸性の歪みを生成する。このために、ＰＭＯＳトランジスタのドレインならびにソース領域には選択的にリセスが設けられる一方で、ＮＭＯＳトランジスタはマスキングされ、その後、シリコン／ゲルマニウム層がエピタキシャル成長によりＰＭＯＳトランジスタに選択的に形成される。
典型的には、接触抵抗を低減するためにドレインならびにソース領域に金属シリサイドを形成するためのシリサイデーションプロセスにおいて「貴重な」歪みシリコン／ゲルマニウム材料の消費を抑えるために、エピタキシャル成長プロセスにおいて、ある程度「余分」に歪みシリコン／ゲルマニウムが埋め込まれる。しかし、このようにドレインならびにソース領域が隆起すると、いずれのオーバーレイ層（埋め込み式の歪み層とともに、そのようなオーバーレイ層が設けられていれば）の応力伝達効率が低下するおそれがある。上述の状況を鑑みて、応力伝達メカニズムによりＭＯＳトランジスタのパフォーマンスを実効的に向上させる一方で、上述した問題点の１つ以上を回避するか少なくとも減らすことができる改善された技術が求められている。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。概して、本発明は、１以上のストレスソースからチャネル領域にさらに実効的に応力を伝達することでチャネル領域中の応力を著しく増加させることによりトランジスタのパフォーマンスを向上させる技術に関する。このために、応力絶縁層は、応力伝達が著しく向上するようにチャネル領域にさらに近接して位置決めされる。
本発明のある例示的実施形態では、例えば、オーバーレイ誘電応力層に基づいて得られる応力伝達メカニズムは、それぞれのドレインならびにソース領域にリセスを設け、ゲート絶縁層よりも低い深さで応力誘電層を形成するようにすることで実質的に増加し、これにより、応力誘電層は、それぞれの応力をより直接的にチャネル領域に伝達することができるので、応力伝達が実質的に向上する。ある実施形態では、リセスを設けたドレインならびにソース領域は、チャネル領域にもたらされる歪みをさらに強化するように、歪みのある半導体材料をさらに含む。
本発明の別の例示的実施形態では、半導体デバイスは、第１チャネル領域上方に形成される第１ゲート電極と、第１ゲート電極と第１チャネル領域との間に形成される第１ゲート絶縁層とを含む第１導電型の第１トランジスタを含む。さらに、この第１トランジスタは、第１チャネル領域に近接して形成され、第１ゲート絶縁層に対してリセスを設けた第１ドレインならびにソース領域を含む。最後に、この第１トランジスタは、第１ドレインならびにソース領域の上方に形成され、リセスを設けた第１ドレインならびにソース領域によって形成されるリセスにまで延びる第１応力層を含む。
本発明のさらに別の例示的実施形態によれば、半導体デバイスは、基板の上方に形成される埋め込み絶縁層とこの埋め込み絶縁層上に形成される半導体層とを含む。半導体デバイスは、半導体層の上方に形成され、ゲート絶縁層によって分離されるゲート電極をさらに含む。半導体層中には、ゲート絶縁層上方に延びる歪みのある半導体材料が形成される。この歪みのある半導体材料内にはドレインならびにソース領域が部分的に形成され、さらに、ゲート電極のサイドウォールと歪みのある半導体材料の上方にはサイドウォールスペーサが形成される。最後に、半導体デバイスは、サイドウォールスペーサに隣接するドレインならびにソース領域に形成される金属シリサイド領域を含む。
本発明のさらに別の例示的実施形態では、方法は、半導体層において、第１の幅を有する第１サイドウォールスペーサを含むゲート電極構造に隣接してリセスを形成するステップを含む。さらに、歪み半導体材料がリセスに形成され、ドレインならびにソース領域は、第１の幅よりも広い第２の幅を有する第２サイドウォールスペーサに基づいて、少なくとも歪みのある半導体材料中に形成される。本発明のさらなる例示的実施形態によると、方法は、第１電界効果トランジスタのゲート電極に近接して第１のリセスを形成するステップを含み、ゲート電極は半導体層の上方に設けられており、そのサイドウォール上にはサイドウォールスペーサが形成されている。
さらに、上記方法において、サイドウォールスペーサに隣接してドレインならびにソース領域が形成される。最後に、上記方法において、第１電界効果トランジスタ上方に第１誘電応力層が形成され、この第１誘電応力層は、ゲート電極と半導体層との間に設けられるゲート絶縁層の下方に延びるようにリセスに設けられる。
本発明は添付の図面とともに以下の記載を参照することで理解することができる。図面において、同じ参照符号は同様の要素を示す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら記載する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本発明は、コンタクトエッチストップ層などのオーバーレイ材料層、および／または、それぞれのトランジスタのドレインならびにソース領域に形成される歪みのある半導体材料の応力伝達効率を増加することにより、それぞれのトランジスタのチャネル領域への応力伝達を向上する技術に関する。例えば、前者の態様に関して、つまり、コンタクトエッチストップ層などの応力のかけられたオーバーレイ層を用いて応力伝達メカニズムを向上することに関して、従来のアプローチ法とは違ったトランジスタアーキテクチャを用いることによって、応力伝達が著しく向上するということが本発明により検討される。例えば、典型的には、ドレインならびにソース領域がチャネル領域と同一平面上にある標準トランジスタ構造においては、つまり、ゲート絶縁層と下方の結晶性半導体領域との間の境界では、チャネル領域中への応力伝達と、したがって、歪み生成とは、コンタクトエッチストップ層によって実現される。該層は、典型的には、高引張応力や圧縮応力を伴ってトランジスタの上方に形成される。ここでは、それぞれの応力は、ゲート電極のサイドウォールスペーサを通じてチャネル領域に伝達される。
他の従来のアプローチ法では、隆起したドレインならびにソース領域が設けられることが多く、例えば、金属シリサイドの深度を高めてドレインならびにソース抵抗を低減するように、または、チャネル領域に実質的に一致する高さで金属シリサイドを形成する間に歪み半導体材料の消費を抑えるように余分に供給されるシリコン／ゲルマニウムなどの歪み半導体材料を収容するようにする。このようなアプローチ法では、オーバーレイコンタクトエッチストップ層により生成される応力は、ドレインならびにソース領域が隆起していることからスペーサの上部を介して伝達される。この結果、応力が作用するには材料を増加させなければならないので、チャネル領域に最終的に得られる歪みが著しく低減する。
本発明の一態様では、コンタクトエッチストップ層などのオーバーレイ応力層により生成されるチャネル領域への応力伝達は、ドレインならびにソース領域にリセスを設けることで著しく向上する。その理由は、この場合、実質的に同じ平面上の、隆起したドレインならびにソースアーキテクチャのメカニズムは依然として有効である一方で、さらに、非常に「直接的」な応力の構成要素を得ることができる。その理由は、ゲート絶縁層に満たない高さで設けられているオーバーレイ応力層の構成要素は、チャネル領域上で横方向に「押す」ために、近隣のチャネル領域に実効的に歪みを生成するからである。
さらに、本発明のある実施形態では、ドレインならびにソース領域中の歪みのある半導体材料によって得られる歪みは、歪みのある材料をチャネル領域にさらに近接して位置決めすることで、その伝達効率を向上させることができ、ある実施形態では、この技術は、リセスを設けた応力のかけられたオーバーレイヤを用いた上述の技術と組み合わせることができる。このことは、「ディスポーザブル」スペーサによって実現される。これは、第１スペーサはチャネル領域に近接するキャビティを画定するために用いられ、続いて、これらのスペーサを除去後に、現実のデバイススペーサが幅を広くして形成される。したがって、デバイススペーサに基づいて歪みのある半導体材料に金属シリサイドを形成後に、歪みのある半導体材料の一部は、金属シリサイドとチャネル領域との間に横方向に残る。したがって、このディスポーザブルスペーサ法は、リセスを設けた応力のかけられたオーバーレイヤのアプローチ法と実効的に組み合わせることができる。
その理由は、ディスポーザブルスペーサ法によって生じるずれにより、チャネル領域の近くに歪みのある半導体材料が設けられ、これは、シリサイデーション後であっても維持され、その一方で、上述のように、リセスを設けた応力層がより直接的に作用するからである。以下にさらに詳述しているように、応力伝達メカニズムを向上させる様々な態様が適切に組み合わせられ、さらに、それぞれのチャネル領域に種類の違う歪みを生成するためにも用いることができる。これにより、ｎチャネルトランジスタとｐチャネルトランジスタのパフォーマンスを個々に向上することができる可能性が与えられる。
さらに、ある態様では、たとえ、歪みのある半導体材料による歪みの伝達が対応のアクティブな半導体層の有効な厚みに制限されていたとしても、ＳＯＩのようなトランジスタアーキテクチャに対して、応力伝達メカニズムを向上させることができる。このことは、歪みのある半導体材料がドレインならびにソース領域の実質的な深度にまで下がって供給されるバルクデバイスとは異なる。図１ａ〜１ｉおよび２ａ〜２ｈに関して、以下に本発明のさらなる例示的実施形態を詳述する。図１ａに、トランジスタ素子１００を含む半導体デバイス１５０の断面図を概略的に示す。トランジスタ１００は、ｐチャネルトランジスタやｎチャネルトランジスタなどの特定の導電型の電界効果トランジスタであってもよい。ある実施形態では、トランジスタ１００は基板１０１の上方に形成することができる。
基板１０１はバルクシリコン基板、シリコン−オン−インシュレータ（ＳＯＩ）基板などの任意の適切な基板や任意の他の適切なキャリア材料であってもよい。図示している実施形態では、トランジスタ１００はＳＯＩ状のトランジスタであってもよい。したがって、基板１０１の上には埋め込み絶縁層１０２が形成されている。この絶縁層１０２は、二酸化シリコン、窒化シリコンなどの任意の適切な絶縁材料から構成されうる。半導体層１０３は基板１０１の上方に形成され、実質的に結晶性の半導体材料から構成されうる。ある例示的実施形態では、現在のところ、大半の複合集積回路がシリコンベースの半導体材料から製造されることから、半導体層１０３は、かなりの量のシリコンを含み得る。しかし、本発明の原理は、歪みの生成がトランジスタ１００のデバイスパフォーマンスに実質的影響を及ぼしうる任意の他の適切な半導体材料にも適用可能であることは明白であろう。
トランジスタ１００は、この製造段階においては、ポリシリコンなどの任意の適切な材料から構成されうるゲート電極１０５をさらに含み、他の製造ストラテジーによれば、ゲート電極１０５は、後の段階で少なくとも一部を高導電性の導電材料に変更することのできる材料であってもよい。あるいは、ゲート電極１０５は、金属、金属化合物などの他の導電材料に後の段階で実質的に完全に置換できるプレースホルダー材料としてもよい。ゲート電極１０５はゲート絶縁層１０４によって半導体層１０３から分離されており、これにより、ゲート絶縁層１０４の下方に設けられるチャネル領域１０６が画定される。本明細書および請求項においては、どのような位置情報も「相対的な」位置情報としてみなされるとともに、基板１０１の表面１０１Ｓなどの基準位置に対して検討されることに留意されたい。
ここでは「上方の」方向は埋め込み層１０２が基板１０１の「上方」に形成され、トランジスタ１００が埋め込み層１０２の「上方」に形成されるように、トランジスタ１００によって決定される。同様に、ゲート絶縁層１０４はゲート電極１０５の「上方」または「下方」に設けられ、チャネル領域１０６はゲート電極１０５およびゲート絶縁層１０４の下方に設けられる。さらに、横方向とは、表面１０１Ｓに対して実質的に平行な方向と考えられる。同様に、水平方向とは、表面１０１Ｓに対して実質的に平行な方向と考えられ、一方で垂直方向とは、表面１０１Ｓに対して垂直な方向に実質的に一致する。この製造段階では、トランジスタ１００のゲート電極１０５は、ある例示的実施形態では、二酸化シリコン、窒化シリコンまたは任意のその他の適切な材料から形成されうるキャップ層１０７と、例えばゲート電極１０５のサイドウォールに形成される適切なライナ材料と合わせた対応のサイドウォールスペーサ１０８とによってカプセル化されてもよい。
例えば、サイドウォールスペーサ１０８は、窒化シリコン、二酸化シリコン、酸窒化シリコンなどの任意の適切な誘電材料から構成されてもよい。さらに、チャネル領域１０６に隣接する半導体層１０３内に設けられる、拡張領域１１１とも呼ばれる高濃度領域がサイドウォールスペーサ１０８によって決定されるゲート電極１０５から横方向にずれて形成される。拡張領域１１１は、トランジスタ１００の導電型に応じてｐ型ドーパントやｎ型ドーパントなどの任意の適切なドーパント材料で形成される。図１ａに示す半導体デバイス１５０を形成する典型的なプロセスフローは以下のプロセスを含みうる。基板１０１が埋め込み層１０２を含まない半導体バルク基板の場合は、適切なＳＯＩ状の基板を供給したりエピタキシャル成長技術によって半導体層１０３を形成後に、半導体層１０３内に所望の垂直方向のドーパントプロファイル（図示せず）得るようにそれぞれの注入プロセスが行われる。その後、十分に確立された技術に基づいた酸化および／または蒸着によって誘電層が形成され、続いて、例えばポリシリコンが考慮されるときは、低圧化学気相蒸着（ＬＰＣＶＤ）などの十分に確立された蒸着技術によってゲート電極材料が蒸着される。
次に、高度なフォトリソグラフィおよびエッチ技術に基づいてゲート電極材料と誘電層とをパターニングし、ゲート電極１０５とゲート絶縁層１０４とを得るようにしてもよい。ある例示的実施形態では、ゲート電極材料はそれぞれのキャップ層を伴って供給され、このキャップ層もまた、ゲート電極材料とともにパターニングされ、その結果、キャップ層１０７が形成される。その後、サイドウォールスペーサ１０８は、ライナ材料１０９が供給されていればライナ材料を蒸着することで形成され、続いて、窒化シリコン層、二酸化シリコン層などのスペーサ層が形成される。その際に、ライナ１０９とスペーサ層との間に高度なエッチ選択性を与えて、後続の異方性エッチプロセスを実効的に制御し、デバイス１５０の水平方向部位からスペーサ層を除去して、スペーサ１０８を残すようにする。半導体層１０３の特定の深度において特定の濃度で所望のドーパント種を導入するために、後続のイオン注入プロセス１２９においてゲート電極１０５から拡張領域１１１を所望の程度ずらすように、デバイス要件に従ってスペーサ層の厚みと、従ってスペーサ１０８の幅とが選択される。
プロセスストラテジーに応じて、イオン注入１２９後にアニールプロセスを実行し領域１１１中のドーパントを活性化させるようにしてもよく、一方で他のストラテジーでは、後続の製造段階で対応のアニールプロセスを実行してもよい。次に、１つの例示的実施形態では、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）などの十分に確立された技術に基づいて、さらなるスペーサ層をデバイス１５０の上方に形成してもよい。このさらなるスペーサ層は、スペーサ１０８と実質的に同じ材料で構成されてもよいし、もしくは、スペーサ１０８に対するエッチ選択性が高い材料から構成されてもよい。例えば、窒化シリコンや二酸化シリコンを特定の層厚で、実質的にコンフォーマルな方法で蒸着し、その後、デバイス１５０の水平方向部位からさらなるスペーサ材料を除去するように異方性エッチプロセスを行ってもよい。図１ｂに、上述のプロセスシーケンスが完了し、エッチプロセス１２８を行っている間の半導体デバイス１５０を概略的に示す。したがって、デバイス１５０のトランジスタ１００は、さらなるスペーサ素子１１０を含む。
この素子はプロセス要件に応じて、スペーサ１０８上に直接的に形成してもよいし、あるいは、更なるライナ（図示せず）を含んでもよい。スペーサ１１０は、エッチプロセス１２８において、半導体層１０３の材料に対するエッチ選択性が高い適切な材料から構成される。このエッチプロセスは、ある実施形態では、実質的な異方性エッチプロセスとして設計される。一方、他の例示的実施形態では、このエッチプロセス１２８は異方性の程度を抑えた、つまり、等方性の高いエッチプロセスとして実行することができる。例えば、二酸化シリコン、窒化シリコンなどに対する選択性が高いシリコンベースの材料をエッチングするための実効的なエッチ法が従来技術で十分に確立されている。エッチプロセス１２８においてリセス１１２を形成してもよく、その際に、ゲート電極１０５に対するリセス１１２の横方向のずれ１１２Ｏは、スペーサ１０８、１１０の幅と、エッチプロセス１２８の仕様とによって決定される。
図１ｂに示す例では、エッチプロセス１２８は非常に異方性であると想定され、一方、その他の場合では、ある程度のアンダーエッチが実現される。リセス１１２は深度１１２Ｄに至るまで形成される。この深度１１２Ｄにより、リセス１１２が高応力のオーバーレイ材料によって埋め込まれた後、確実にチャネル領域１０６に応力を非常に実効的に伝達することができる。深度１１２Ｄは、適切に選択した目標値に基づいて、プロセス１２８のエッチ時間をこれに対応して制御することで得ることができる。例えば、１０５Ｌと示すトランジスタ１００のゲート長、つまり、図１ｂにおいてゲート電極１０５の水平方向の拡張部が約１００ｎｍかそれよりも著しく短い、つまり、５０ｎｍやそれ以下の例示的実施形態では、深度１１２Ｄは約１〜２０ｎｍの範囲の値をとりうる。リセス１１２のずれ１１２Ｏは、エッチプロセス１２８の仕様と、上記に特定した範囲のゲート長に対しては約５〜２０ｎｍの範囲の値をとりうるスペーサ１１０および１０８の幅に応じて、約数ナノメータから１０あるいは１０以上のナノメータの範囲の値をとりうる。
図１ｃに、デバイス１５０をさらなる注入プロセス１１３にさらして、リセス１１２に隣接してドレインならびにソース領域１１４を画定するその後の製造段階における半導体デバイス１５０を概略的に示す。注入エネルギーおよび注入量に対して適切に選択されたプロセスパラメータに基づいて実行されるイオン注入プロセス１１３において、ゲート電極１０５はプロセスストラテジーに応じて露出される。例えば、選択的エッチプロセスに基づいてキャップ層１０７が除去され、その際に、ある実施形態では、キャップ層とスペーサ１０８および１１０とが窒化シリコンなどの同じ材料から実質的に構成されていれば、このスペーサ１０８および１１０も除去される。この場合、対応の新たなスペーサ１１５は、プロセス１１３において注入マスクとして機能するように、十分に確立された方法に基づいて形成されうる。
他のプロセスストラテジーでは、少なくともスペーサ１１０は、キャップ層１０７に対するエッチ選択性が高い材料から構成され、例えば、スペーサ１１０は二酸化シリコンから構成され、キャップ層は窒化シリコンから構成されてもよく、この逆であってもよいので、スペーサ１１０と１０８とを実質的に維持することができ、よって、イオン注入プロセス１１３をスペーサ１１０と１０８に基づいて実行することができる。プロセスストラテジーに応じてドレインならびにソース領域１１４を形成するために、現実の注入１１３の前後にハロ注入、アモルファイゼーション注入などのさらなる注入プロセスを行ってもよいのは明らかである。さらに、注入１１３を含むこれらのどの注入プロセスも、リセス１１２の側壁１１２Ａでそれぞれのドーパント種を適切に位置決めすることができるように、傾斜注入プロセスを含んでもよいのは明らかである。
その結果、注入量、注入エネルギー、および傾斜角、つまり、垂直方向に対する角度であって、十分に確立されたシミュレーションモデルに基づいて得ることができる角度に対して適切に選択されたプロセスパラメータに基づいて、ドレインならびにソース領域１１４に対する所望の横方向および垂直方向のドーパントプロファイルを実現することができる。その後、導入したドーパント種を活性化するとともにドレインならびにソース領域１１４において注入により生じる損傷の少なくとも一部を再結晶化するようにアニールプロセスを行ってもよい。図１ｄに、上述のプロセスシーケンスが完了し、トランジスタ１００の上方に形成された耐火金属層１１６を有するその後の製造段階における半導体デバイス１５０を概略的に示す。
層１１６は、ニッケル、白金、コバルト、およびこれらの組合せなどの１以上の金属などから構成され、プラズマベースの洗浄プロセスおよび／または熱的に活性化された洗浄プロセスを含む任意の前洗浄法とともに、スパッタ蒸着や任意の他の適切な蒸着技術などの十分に確立された技術に基づいて形成される。その後、適切な熱処理シーケンスを実行して、金属層１１６を下方の半導体材料と化学反応を起こすようにしてもよい。この半導体材料はゲート電極１０５とドレインならびにソース領域１１４とに供給することができるので、シリコン、シリコン／ゲルマニウム、シリコン／炭素などの半導体材料を金属シリサイドなどの高導電性の半導体金属化合物に変えることができる。化学反応を起こし、スペーサ１１５などの誘電部位に残留している可能性のある余分な材料を全て除去した後、応力コンタクトエッチストップ層の形成とともにさらなるプロセスを継続してもよい。
図１ｅに、トランジスタ素子１００がドレインならびにソース領域１１４とゲート電極１０５とに形成された金属シリサイド領域１１７を含む半導体デバイス１５０を概略的に示す。ここでは、後述しているように、他のプロセスストラテジーでは、金属シリサイド領域１１７は共通のプロセスで形成されなくてもよいし、全く形成されなくてもよいことが分かる。さらに、応力層１１８がリセス１１２内にも形成されるように、つまり、応力層１１８がゲート絶縁層１０４の底面１０４Ｂの下方に延びるように、応力コンタクトエッチストップ層１１８がトランジスタ１００の上方に形成される。周知のように、窒化シリコンなどの複数の誘電材料は、固有応力の特定の大きさと種類とを示すように蒸着される。その際に、固有応力の種類と大きさとは蒸着パラメータに基づいて制御される。
例えば、窒化シリコンは、プロセスパラメータ、例えば、蒸着温度、蒸着圧力、前駆物質比率、蒸着中のイオンボンバードメントなどを適切に調整することによって、例えば、１．５ＧＰａ(GigaPascal)あるいはそれ以上の引張応力から、実質的に同程度の大きさの圧縮応力の範囲にまで固有応力値が高くなるように、プラズマエンハンスト蒸着技術に基づいて非常に実効的に蒸着することができる。その結果、チャネル領域１０６中の導電型ならびに歪みの所望の大きさに基づいて、層１１８がそれぞれの内部応力を伴って供給される。例えば、トランジスタ１００がｐチャネルトランジスタであれば、チャネル領域１０６中の圧縮歪みは、トランジスタ１００の正孔移動度と、従って、駆動電流容量とを増加させ、コンタクトエッチスチップ層１１８は、チャネル領域１０６中に対応の圧縮歪みを生成する圧縮応力を伴って供給される。
矢線１１８Ａに示すように、応力層１１８は、実質的に同一平面のドレインならびにソース領域を有するトランジスタアーキテクチャと同じ方法で、ある程度の歪みをチャネル領域１０６に供給するが、この場合は、層１１８がチャネル領域１０６の位置に略対応する高さで設けられているので、付加的応力を非常に実効的にチャネル領域１０６に伝達できる。したがって、矢線１１８Ｂに示す対応の応力は、チャネル領域１０６上で、「直接的」に、非常に実効的に横方向に作用するので、さらなる歪みが生成される。よって、以下に記載しているように、他のトランジスタ構造で頻繁に使用されるような歪み半導体材料がなくても、チャネル領域１０６中に高度な歪みを生成でき、これにより、対応のエピタキシャル成長プロセスを省略できることから、生産コストを抑えることができる。
所望の応力種を有する層１１８を供給することによって、チャネル領域１０６中に所望の種類の歪みを生成することができる。例えば、トランジスタ１００がチャネル領域１０６中の電子移動度を増加させるために引張応力を必要とするｎチャネルトランジスタを表していれば、層１１８は上述のように適切に選択された蒸着パラメータに基づいて高引張応力を伴って形成されうる。さらに、以下に詳述しているように、トランジスタの型が違えば、異なる応力を有する層１１８を受け入れることができるので、高度な設計上のフレキシビリティが与えられる。さらに、コンタクトエッチストップ層１１８は、それぞれのドレインならびにソース領域上に直接的に、つまり、図１ｅに示す例では、それぞれの金属シリサイド領域１１７上に直接的に形成することができる。
一方で他のアプローチにおいては、中間ライナ（図示せず）を蒸着してもよく、この中間ライナは、後述しているように、それぞれのデバイス領域から層１１８の不要な部位を除去するためのエッチストップ層として用いられるものであって、薄い中間層が設けられていても応力１１８Ｂはチャネル領域１０６上で実質的に直接的に作用しうることから、この中間ライナは歪み伝達メカニズムに必ずしも悪影響を与えるものではない。
図１ｆに、ドレインならびにソース領域１１４に加えて拡張領域１１１がリセス１１２の形成前にイオン注入１１３によって形成される、さらに他の例示的実施形態による半導体デバイス１５０を概略的に示す。例えば、トランジスタ１００は、キャップ層１０７と対応のスペーサ１０８および１１０とによってカプセル化されたゲート電極１０５を有することができる。上述のように、このスペーサ１０８は、ゲート電極１０５に対して拡張領域１１１を所望の程度ずらすことができ、スペーサ１１０は、ドレインならびにソース領域１１４を所望の程度ずらすことができる。
イオン注入１１３において、それぞれのプロセスパラメータは、ドレインならびにソース領域１１４が後続の製造段階で形成されるリセス１１２にあわせて設計されるように選択されてもよい。つまり、注入１１３において、さらに、ハロ注入とアモルファイゼーションのための関連の注入プロセスにおいて、注入量、注入エネルギー、および場合によっては傾斜角などのプロセスパラメータは、図１ｃに関しても説明しているように、ドレインならびにソース領域１１４が所望のドーパント濃度と傾斜とをＰＮ接合において受け入れるように選択される。したがって、ドレインならびにソース領域１１４にリセスを適切に設けることができる一方で、領域１１４の所望の機能性を維持することができる。
図１ｇに、イオン注入１１３後のデバイス１５０を概略的に示しており、ある実施形態では、すでに説明したように、領域１１４中のドーパントを活性化する適切なアニールプロセスを行う前に、エッチプロセス１２８を行ってもよく、このエッチプロセスは、異方性プロセスや等方性プロセスであってもよい。したがって、結晶構造と、したがって、プロセス１２８におけるエッチ速度とに実質的に影響を及ぼしうる先行の注入プロセスにより、エッチプロセス１２８においてエッチ速度が増加しうる。このようにして、先行の注入プロセスにおけるイオンボンバードにより、スペーサ１１０およびキャップ層１０７の誘電材料よりも実効的に半導体層１０３を変性させることができるので、スペーサ１１０とキャップ層１０７に対するエッチの選択性が増加する。
他の例示的実施形態では、ドーパント種を活性化し、注入によって生じる損傷を再結晶化するいずれのアニールサイクル後にエッチプロセス１２８を実行してもよい。エッチプロセス１２８において、リセス１１２はドレインならびにソース領域１１４内に形成される。その際に、リセス１１２の深度に関して、およびゲート電極１０５に対するリセス１１２の横方向のずれに関しては、すでに説明したものと同じ基準が適用される。
その後、図１ｄ〜１ｅに関しても記載しているように、さらなるプロセスを継続してもよい。他の例示的実施形態では（図示せず）、エッチプロセス１２８の前に必ずしもキャップ層１０７を設ける必要性はない。したがって、対応のプロセスにおいて、ゲート電極１０５がポリシリコンから構成される場合には、該ゲート電極にもリセスが設けられる。その際に、ゲート電極１０５の材料は、ゲート電極１０５を形成する間に除去されることが考慮に入れられる。つまり、ゲート電極材料は、リセス１１２の深度１１２Ｄ（図１ｂ）に実質的に対応するある程度余分な厚みで供給され、さらに、例えばエッチプロセス１２８が半導体層１０３の実質的な結晶材料に基づいて実行され、一方でゲート電極１０５のシリコンが実質的に多結晶材料のときには、エッチ速度の差も考慮に入れられる。
すでに説明したように、実質的にシリコンベースの半導体デバイス１５０のドレインならびにソース領域および／またはゲート電極に高導電性の金属シリサイドを供給することは利点である。領域１１７（図１ｅ）などのそれぞれの金属シリサイド領域がゲート電極１０５とドレインならびにソース領域１１４に対して共通に形成される場合、ゲート電極１０５の金属シリサイドの厚みは、それぞれのドレインならびにソース領域１１４の特徴によって課されるデバイスの制約によって実質的に決定される。その理由は、これらの領域では、ゲート電極の導電性を適切に向上させるように、ゲート電極１０５に対して望ましいとされる厚みで金属シリサイドを形成することができないからである。したがって、ある例示的実施形態では、ドレインならびにソース領域１１４とゲート電極１０５中のそれぞれの金属シリサイド領域は、相互から独立して実効的に形成することができる。
図１ｈに、非常に独立したやり方でそれぞれの金属シリサイド領域を形成することができる１つの例示的実施形態に係る半導体デバイス１５０を概略的に示す。デバイス１５０は、この製造段階においては、つまり、ドレインならびにソース領域１１４にリセスを形成後は、耐火金属層１１６を含み、これに加えて、ドレインならびにソース領域１１４をカバーしつつ、ゲート電極１０５の少なくとも上面を露出するように、シリサイデーションマスク１１９が形成される。ゲート電極１０５を露出するために、場合によってはスペーサ１１０および１０８とともにキャップ層１０７が除去され、スペーサ１３０に置き換えられる。その他の場合では、ゲート電極１０５は、すでに説明したように、キャップ層１０７なしに形成されていてもよい。
例えば、シリサイデーションマスク１１９は、層１１６を蒸着しゲート電極１０５の材料と化学反応を起こすために求められる温度に対する耐性のあるポリマー材料などの任意の適切な材料から構成されうる。このシリサイデーションマスク１１９は、ポリマー、フォトレジスト、あるいは任意の他の誘電材料などの適切な材料を、非常に非コンフォーマルなやり方で、例えば、低粘性の材料が考慮されるときは、実質的に流れるような埋め込み挙動を与えるスピンオン技術などの任意の蒸着技術によって蒸着することによって形成することができる。ゲート電極１０５もカバーするようにシリサイデーションマスク１１９の材料が余分に与えられていれば、後続の除去プロセスを、例えばゲート電極１０５に対して選択的に材料をエッチングすることによって、シリサイデーションマスク１１９が少なくともゲート電極１０５の上面が露出する高さにとなるようにする。
露出したゲート電極１０５から全ての汚染物を除去するために適切な洗浄プロセスを行った後、層１１６は、上述した任意の適切な蒸着技術に基づいて蒸着される。したがって、層１１６の厚みとその材料組成とは、ゲート電極１０５の要件に対して選択され、ゲート電極１０５中に所要量ならびに所要の種類の金属シリサイドを得るようにする。その後、ゲート電極１０５に所要量の高導電性金属シリサイドを得るように、適切な熱処理に基づいて化学反応を起こしてもよい。他のシリサイデーション法を用いることができることは明らかであり、例えば、蒸着ならびに、これと並行して、金属を金属シリサイドに変換する間にゲート電極材料のシリサイデーションを行ってもよい。その後、余分な材料が除去され、その後、同じプロセスシーケンスにおいて、任意の適切なエッチ技術などでシリサイデーションマスク１１９も除去される。
例えば、金属シリサイドならびに他の材料、例えば、スペーサ１１０およびドレインならびにソース領域１１４の材料に対する選択性が高い、十分に確立されたエッチ技術が十分に確立されており、このプロセスシーケンスにおいて用いることができる。次に、適切なシリサイデーションプロセスがドレインならびにソース領域１１４に対して実行され、その際に、それぞれのプロセスパラメータは、ドレインならびにソース領域１１４中の金属シリサイドが適切な種類と厚みのものとなるように選択することができる。この場合、さらなるシリサイデーションプロセスがゲート電極１０５中にすでに形成済みの金属シリサイドに与える影響はごく僅かである。
その後、図１ｅに関しても説明しているように、さらなるプロセスを継続してもよい。図１ｉに、ｐチャネルトランジスタおよびｎチャネルトランジスタなど、導電型の異なるトランジスタを表す第１トランジスタ１００ｐと第２トランジスタ１００ｎとを含む半導体デバイス１５０を概略的に示す。各トランジスタ１００ｐ、１００ｎの構造はすでに説明したトランジスタ素子１００の構造と実質的に同じであるが、それぞれのドレインならびにソース領域ならびに対応のチャネル領域は、所望の導電型を与えるように適切なドーパント種を有していてもよい。トランジスタ１００ｐ、１００ｎは、トランジスタ１００に関して上述したプロセス技術に基づいて形成することができるが、各種の注入プロセスはそれぞれの注入マスクに基づいて実行され、十分に確立されたマスキング技術に基づいてトランジスタ１００ｐ、１００ｎに所要のドーパント種を選択的に導入するようにしてもよい。
さらに、両トランジスタ１００ｐ、１００ｎでは、それぞれのリセス１１２はすでに説明したものと同様のプロセス技術に従って形成することができ、金属シリサイド領域（図示せず）の形成などのさらなるプロセスはすでに説明したように形成することができる。その後、第１および第２トランジスタ１００ｐ、１００ｎの上方に第１コンタクトエッチストップ層１１８ｐが形成され、ある実施形態では、任意のエッチストップ層１２０が設けられてもよい。例えば、任意のエッチストップ層１２０は、第１コンタクトエッチストップ層１１８ｐが窒化シリコンから構成されるときは二酸化シリコンから構成されてもよい。
他の例示的実施形態では、エッチストップ層１２０を省略してもよい。その後、例えば、エッチストップ層１２０が設けられていれば、該層に基づいてトランジスタ１００ｎから第１コンタクトエッチストップ層１１８ｐが除去され、第２トランジスタ１００ｎをカバーするように、場合によっては第２エッチストップ層１２１とともに第２コンタクトエッチストップ層１１８ｎが形成されてもよい。例えば、第１コンタクトエッチストップ層１１８ｐは、トランジスタ１００ｐがｐチャネルトランジスタを表すときには固有圧縮応力が高く、その一方で、第２コンタクトエッチストップ層１１８ｎは、トランジスタ１００ｎがｎチャネルトランジスタを表すときは、高引張応力を有しうる。
さらに、レジストマスク１２３などの適切なエッチマスクを形成し、トランジスタ１００ｐを露出するように、対応のエッチプロセス１２４によって第２コンタクトエッチストップ層１１８ｎを除去するようにしてもよく、このエッチプロセスプロセスは、エッチストップ層１２１が設けられていれば、該層に基づいて制御されうる。したがって、第１トランジスタ１００ｐ上方の層１１８ｎの不要な部位を除去後に、両トランジスタの上にはすでに適切な応力コンタクトエッチストップ層が形成されている。つまり、トランジスタ１００ｐ上には、それぞれの歪みを非常に実効的な方法で生成する層１１８ｐがすでに上方に形成されており、その際に、トランジスタ１００ｎは、様々な種類の固有応力を有する層１１８ｎを含み、それぞれのチャネル領域に所望の様々な種類の歪みが生成されるようにする。
トランジスタ１００ｐ、１００ｎの上方に様々に応力がかけられた層を形成するために、例えば、層１１８ｐや１１８ｎの一部を選択的に応力緩和するといった他の方法を用いてもよく、あるいは、他の方法では、対応の層１１８ｐおよび１１８ｎは双方とも、どのような中間エッチストップ層１２０、１２１を有さずにそれぞれのトランジスタ１００ｐ、１００ｎ上に直接形成することができる。したがって、所要のエピタキシャル成長技術を用いることなく非常に高度な設計上のフレキシビリティが与えられる。その際に、それぞれのチャネル領域に伝達される応力の種類ならびに大きさは、それぞれのコンタクトエッチストップ層に与えられる応力に基づいて容易に制御することができる。
図２ａ〜２ｈに関して、本発明のさらなる例示的実施形態をより詳細に記載する。ここでは、歪みのある半導体材料はディスポーザブルスペーサによってチャネル領域に非常に近接して位置決めされるので、図１ａ〜１ｉに関してすでに説明した実施形態と同様に、２つの歪み生成メカニズム、つまり、チャネルの近傍に歪みのある半導体材料を供給し、リセスを設けたトランジスタ構造を用いるという２つのメカニズムを実効的に組み合わせることができる。図２ａ〜２ｄに関しては、実質的に同一平面上の構造に対するディスポーザブルスペーサアプローチ法のコンセプトが説明されており、図２ｅ〜２ｇに関しては、リセスを設けたトランジスタ構造との組合せが記載されている。
図２ａにおいて、半導体デバイス２５０はトランジスタ２００を含む。該トランジスタの構造は拡張領域１１１以外はトランジスタ１００と同様である。したがって、トランジスタ２００は、基板２０１上方に設けられる半導体層２０３の上方に形成されるゲート電極２０５を含む。ここでは、ゲート電極２０５はゲート絶縁層２０４によって半導体層２０３から分離される。さらに、ゲート電極２０５は、キャップ層２０７とスペーサ２０８によって、場合によってはライナ２０９とともにカプセル化されうる。半導体デバイス２５０を製造するためのプロセスフローに関しては、図１ａのデバイス１５０に関してすでに説明したものと実質的に同じプロセスが含まれうる。さらに、デバイス２５０はゲート電極２０５に隣接してリセスを形成するためにエッチプロセス２２８にさらされる。形成されるリセスはスペーサ２０８の幅２０８Ｗに対応する分だけゲート電極からずれている。
さらに、エッチプロセス１２８に関しても上述したようなエッチプロセス２２８の特徴を有する。つまり、プロセス２２８は、特定の深度でゲート電極２０５に隣接して半導体層２０３にリセスを設けるために、異方性または等方性エッチプロセスとして設計され、それぞれのリセスに歪みのある半導体材料を形成するようにする。この半導体材料はトランジスタ２００のチャネル領域２０６に所望の歪みを与えることができる。十分に確立された選択的エピタキシャル成長技術に基づいて対応の歪みのある半導体材料が形成される。該技術では、層２０３の残りの結晶材料は、エッチプロセス２２８によってリセスが設けられた後に成長テンプレートとして使用され、歪みのある半導体材料を再成長させるようする。この材料は、そのままの状態で、つまり歪みのない状態で、残りの半導体層２０３のテンプレート材料とは格子間隔がわずかに異なるように選択される。
例えば、シリコン／ゲルマニウムあるいはシリコン／炭素は結晶性半導体化合物であり、これは、実質的に乱れていないシリコン格子上で成長する場合は、格子間隔においてそれぞれがわずかに一致しないことに起因して歪みのある半導体材料を形成する。つまり、実質的に乱れていないシリコン格子上に成長したシリコン／ゲルマニウム材料は、シリコンに対して歪みのないシリコン／ゲルマニウムの格子間隔がわずかに大きいことから、圧縮歪みのある格子を形成することができる。
同様に、シリコン上で成長するシリコン／炭素は、引張歪みの半導体材料を形成しうる。図２ｂに、１つの例示的実施形態によるデバイス２５０を概略的に示す。ここでは、エッチプロセス２２８と洗浄プロセスなどの任意の前エピタキシャルプロセスが完了後に、対応のリセスに歪みのある半導体材料２３０が形成され、その際に、本実施形態では、後続のシリサイデーションプロセスのために材料を余分に供給するように過成長させる必要なしに対応のリセスを実質的に完全に埋め込むように、歪みのある半導体材料２３０が形成されうる。他の実施形態では、後述しているように、選択的エピタキシャル成長プロセス後に、ある程度のアンダーフィルを維持することができる。
図示している例示的実施形態では、シリコン／ゲルマニウム半導体材料２３０は、それぞれの圧縮歪みを供給するようにすでに形成されている。その後、幅２０８Ｗを有し、エッチプロセス２２８のプロセスパラメータとともに、ゲート電極２０５に対しての、歪みのある半導体材料２３０のずれを実質的に決定するスペーサ２０８は、十分に確立された選択的エッチプロセスに基づいて除去される。よって、キャップ層２０７も除去される。スペーサ２０８の除去後、半導体層２０３に所要の横方向ならびに垂直方向のドーパントプロファイルを設けるように対応のスペーサ法を用いてもよく、従って、それぞれの拡張領域およびドレインならびにソース領域が形成される。
図２ｃに、対応のプロセスシーケンスにおける半導体デバイス２５０を概略的に示す。ここでは、拡張領域２１１を画定するようにオフセットスペーサ２３１を用いることができる一方で、ドレインならびにソース領域２１４を形成するためのイオン注入プロセス２１３において１以上の最後のスペーサ２３２を注入マスクとして用いることができる。スペーサ２３１とあわせたスペーサ２３２の幅２３２Ｗは対応の厚み２０８Ｗよりも大きい。ここでは、幅２３２Ｗはオフセットスペーサ２３１の幅を含むことは明らかである。スペーサ２３２を後続のシリサイデーションプロセスなどのさらなる製造プロセスにも用いることができるので、幅２３２Ｗを増加することで、歪みのある半導体材料２３０内に形成される金属シリサイド領域とチャネル領域２０６の隣に設けられる材料２３０の部位２３０Ａ間がこれに対応してずれる。
図２ｄに、対応して形成された金属シリサイド領域２１７を有する半導体デバイス２５０を概略的に示す。ここでは、金属シリサイド領域２１７に対応するずれ２１７Ａが、ドレインならびにソース領域２１４の歪みのある半導体材料２３０Ａ中に生じるので、実質的に緩和した金属シリサイド領域２１７とチャネル領域２０６との間に歪みのある半導体材料が横方向に設けられる。したがって、従来のストラテジー、つまり、幅２３２Ｗのスペーサが歪みのある半導体材料２３０の形成にも、つまり、それぞれのキャビティの形成にも用いられ、次いでこのキャビティが図２ｄに図示した例示的実施形態に対応するシリサイデーションプロセスによって実質的に完全に消費されるという従来のストラテジーとは違って、歪みのある半導体材料の実質的な部分、つまり部位２３０Ａは、ゲート絶縁層２０４とチャネル領域２０６との間の境界に実質的に対応する高さでチャネル領域２０６の隣にさらに設けられる。その結果、従来のストラテジーと比べると、歪みの伝達がより実効的になり、これに対応して、トランジスタ２００のパフォーマンスも向上する。
その後、層１１８（図１ｅ）などのそれぞれのコンタクトエッチストップ層を形成することによってさらなるプロセスを継続してもよく、ある実施形態では、チャネル領域２０６に生成される歪みをさらに一層強化するように、適切な固有応力を備えた対応のエッチストップ層が設けられてもよい。図２ｅに、さらに別の例示的実施形態に係る半導体デバイス２５０を概略的に示す。ここでは、図２ａに関して説明したプロセスシーケンス完了後に、つまり、対応のキャビティエッチおよび選択的エピタキシャル成長プロセス後に、ゲート電極２０５に隣接してリセス２１２がさらに設けられる。つまり、エピタキシャル成長プロセスは、ゲート絶縁層２０４が画定した高さに満たない高さで停止する。例えば、リセス２１２の深度は、材料２３０が約３０〜４０ｎｍの深度に至るまで形成されているときは、約１〜２０ｎｍである。
したがって、エピタキシャル成長プロセスにおいてすでに形成済みのキャビティを完全に埋め込まないようにすることで処理時間が短縮し、加えて、歪み生成メカニズムがさらに向上する。他の場合では、選択的エピタキシャル成長プロセスを制御することで、所望するようなプロセスの均一性が得られないときは、リセス１２１を設けるように歪みのある半導体材料を除去するために、図２に示すようなデバイス２５０を更なるエッチプロセスにさらしてもよい。その後、スペーサ２０８が除去され、スペーサ２３１および２３２などの、スペーサ幅２３２Ｗが増加したデバイスのスペーサに基づいて更なるプロセスを行い、ドレインならびにソース領域２１４と拡張領域２１１とを形成するようにしてもよい。
図２ｆに、上述のプロセスが完了した後のデバイス２５０を概略的に示す。図２ｇに、さらに進んだ製造段階におけるデバイス２５０を概略的に示す。トランジスタ２００は、図２ｄに関しても上述しているように、スペーサ２３２に基づいて形成されうる金属シリサイド領域２１７を含む。したがって、それぞれの歪みのある半導体材料２３０を形成するために用いられるスペーサ幅２０８Ｗよりも増加したスペーサ幅２３２Ｗによって生じるずれによって、一定量のシリサイド化されていない歪みのある半導体材料２３０Ａが金属シリサイド領域２１７とチャネル領域２０６との間に設けられる。
ゲート電極２０５とドレインならびにソース領域２１４中の金属シリサイド領域２１７は、図２ｇに示すような共通のプロセスによって形成されるか、例えば図１ｈに関して説明しているような、さらに独立した方法で、あるいは、任意の他の適切な方法で形成されてもよいことは明らかである。さらに、デバイス２５０は応力のあるコンタクトエッチストップ層２１８を含む。該層は、チャネル領域２０６において歪みをさらに強化することができるように、任意の適切な固有応力を含むことができる。図２ｇに示す実施形態では、層２１８は、それぞれのシリコン／ゲルマニウム材料２３０によって生成される歪みを強化するように、高圧縮応力を伴って供給されてもよい。
他の実施形態では、歪みのある半導体材料２３０はシリコンおよび炭素から構成されてもよいので、チャネル領域２０６に引張歪みが生じる。この場合、コンタクトエッチストップ層２１８は、高固有応力を伴って供給されてもよく、これは、すでに説明したように、適切に選択された蒸着パラメータに基づいて実現することができる。同様に、上述のように、リセス２１２により、チャネル領域２０６への応力伝達をさらに向上することができる。その理由は、層２１８の実質的な部分がリセス２１２内に形成されており、従って、応力の種類に応じて、チャネル領域２０６に対して２１８Ｂを直接的に「押す」つまり「引き寄せる」ことができる。このようにして、シリサイド化されていない部位２３０Ａの歪みはさらなる直接応力２１８Ｂと組み合わせることができるので、チャネル領域２０６中に対応の高応力が生じる。例えば、リセス２１２の約１〜２０ｎｍの深度２１２Ｄと、約３０〜５０ｎｍの範囲の歪みのある半導体材料２３０の深度２３０Ｄに対しては、チャネル領域２０６中の歪みが著しく増加する。
図２ｈに、デバイス２５０が導電型の異なる第１トランジスタ２００ｐと第２トランジスタ２００ｎとを備えた更なる例示的実施形態に係る半導体デバイス２５０を概略的に示す。例えば、トランジスタ２００ｐはｐチャネルトランジスタであり、トランジスタ２００ｎはｎチャネルトランジスタであってもよい。トランジスタ２００ｐ、２００ｎの構造に関しては、トランジスタ２００に関連してすでに説明したものと同じ基準が採用される。しかし、チャネル領域２０６とドレインならびにソース領域（明瞭化のために図示せず）の対応のプロファイルおよび濃度は、それぞれの導電型に一致するように選択することができる。したがって、第１トランジスタ２００ｐは、その上方に第１コンタクトエッチストップ層２１８ｐが形成されている。該層は、対応のリセス２１２にまで拡張しており、歪みのある半導体材料２３０ｐによって生成される歪みをさらに強化するようにする。
同様に、第２トランジスタ２００ｎは、歪みのある半導体材料２３０ｎによって設けられるそれぞれのチャネル領域中の歪みを対応して増加するように、種類の異なる内部応力を有する第２コンタクトエッチストップ層２１８ｎを含む。第１および第２コンタクトエッチストップ層２１８ｐおよび２１８ｎの形成に関しては、対応の層１１８ｐ、１１８ｎに対してすでに説明したものと同じ基準を採用する。その結果、少なくとも、歪みのある半導体材料をゲート電極にさらに近づけることで、種類の異なるトランジスタに対して、２つの歪み誘発ソース、つまり、歪みのある半導体材料と応力のかけられたオーバーレイ層とを実効的に組み合わせることができる。その際に、ある実施形態ではさらに、それぞれの、応力のかけられたコンタクトエッチストップ層に対する応力伝達メカニズムをさらに強化するように、リセスを設けたトランジスタ構造を設けてもよい。その結果、本発明は１以上の歪み誘発ソースが形成されたトランジスタ素子を製造するための向上した技術を提供し、その実効性は、それぞれの歪み誘発ソースをそれぞれのトランジスタ素子のチャネル領域にさらに近づけて設けることによって実質的に増加する。
１つの態様では、このことは、ドレインならびにソース領域にリセスを設け、このリセスに現在は応力をチャネル領域にさらに直接的に生成する、応力のかけられたコンタクトエッチストップ層などの応力層を形成することによって実現される。他の態様では、歪みのある半導体材料は、チャネル領域にさらに近づけて設けられる。その際に、金属シリサイドからの有害な歪み緩和効果が低減するか、実質的に回避される。その結果、チャネル領域に歪みを設ける際の実効性が増加する。さらに、歪みのある半導体材料がもたらす歪み生成メカニズムを向上させるとともに、リセスを設けたドレインならびにソース領域に歪みのある半導体材料を形成することで、オーバーレイ応力層の実効性が向上するように、様々な技術を有利に組み合わせることができる。１つ以上の先行の技術を様々なトランジスタ型に容易に適用できることから、これらのトランジスタのパフォーマンスを個別に向上する、高度なフレキシビリティを得ることができる。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
本発明の例示的実施形態に係るリセスを設けた応力層を受け入れるために、リセスを設けたドレインならびにソース領域を形成する各種製造段階におけるトランジスタの概略的断面図。 本発明の例示的実施形態に係るリセスを設けた応力層を受け入れるために、リセスを設けたドレインならびにソース領域を形成する各種製造段階におけるトランジスタの概略的断面図。 本発明の例示的実施形態に係るリセスを設けた応力層を受け入れるために、リセスを設けたドレインならびにソース領域を形成する各種製造段階におけるトランジスタの概略的断面図。 本発明の例示的実施形態に係るリセスを設けた応力層を受け入れるために、リセスを設けたドレインならびにソース領域を形成する各種製造段階におけるトランジスタの概略的断面図。 本発明の例示的実施形態に係るリセスを設けた応力層を受け入れるために、リセスを設けたドレインならびにソース領域を形成する各種製造段階におけるトランジスタの概略的断面図。 さらに別の例示的実施形態に係るイオン注入後にドレインならびにソース領域にリセスを設けるためにエッチプロセスが行われる、リセスを設けたドレインならびにソース領域の形成におけるトランジスタの概略的断面図。 さらに別の例示的実施形態に係るイオン注入後にドレインならびにソース領域にリセスを設けるためにエッチプロセスが行われる、リセスを設けたドレインならびにソース領域の形成におけるトランジスタの概略的断面図。 さらに別の例示的実施形態に係る、非常に分離した(decoupled)方法でドレインならびにソース領域とゲート電極とに金属シリサイドを形成する間のトランジスタの概略的断面図。 本発明の他の例示的実施形態に係る、別々に応力がかけられたオーバーレイ層を受け入れる型の違う２つのトランジスタを含む半導体デバイスの概略的断面図。 本発明の例示的実施形態に係る、金属シリサイドに対するずれが増加した、埋め込まれた歪みのある半導体材料を形成する間のトランジスタデバイスの概略的断面図。 本発明の例示的実施形態に係る、金属シリサイドに対するずれが増加した、埋め込まれた歪みのある半導体材料を形成する間のトランジスタデバイスの概略的断面図。 本発明の例示的実施形態に係る、金属シリサイドに対するずれが増加した、埋め込まれた歪みのある半導体材料を形成する間のトランジスタデバイスの概略的断面図。 本発明の例示的実施形態に係る、金属シリサイドに対するずれが増加した、埋め込まれた歪みのある半導体材料を形成する間のトランジスタデバイスの概略的断面図。 本発明の例示的実施形態に係る、金属シリサイドに対するずれが増加した、埋め込まれた歪みのある半導体材料を形成する間のトランジスタデバイスの概略的断面図。 オーバーレイ層からの応力伝達を向上するために、埋め込まれた歪みのある半導体材料とリセスを設けたドレインならびにソース領域とを有するトランジスタ素子の概略的断面図。 オーバーレイ層からの応力伝達を向上するために、埋め込まれた歪みのある半導体材料とリセスを設けたドレインならびにソース領域とを有するトランジスタ素子の概略的断面図。 本発明のさらに他の例示的実施形態に係る、それぞれが歪みのある半導体材料と、リセスを設けたドレイン／ソースアーキテクチャとを有する導電型の違う２つのトランジスタを有する半導体デバイスの概略的断面図。

Claims (13)

  1. 半導体デバイス（１５０、２５０）であって、
    第１導電型の第１トランジスタ（１００、２００）を含み、前記第１トランジスタ（１００、２００）は、
    第１チャネル領域（１０６、２０６）の上方に形成される第１ゲート電極（１０５、２０５）と、
    前記第１ゲート電極（１０５、２０５）と前記第１チャネル領域（１０６、２０６）との間に形成される第１ゲート絶縁層（１０４、２０４）と、
    前記第１チャネル領域（１０６、２０６）に隣接して形成される第１ドレインならびにソース領域（１１４、２１４）と、を含み、前記第１ドレインならびにソース領域（１１４、２１４）は前記第１ゲート絶縁層（１０４、２０４）の底面に対してリセス（１１２Ｄ、２１２Ｄ）を設けた上面を有するものであって、さらに、
    前記第１ドレインならびにソース領域（１１４、２１４）の上方に形成される第１応力層（１１８、２１８）を含み、前記第１応力層（１１８、２１８）は、前記第１リセスを設けたドレインならびにソース領域（１１４、２１４）によって形成されるリセス（１１２、２１２）にまで延びている、半導体デバイス（１５０、２５０）。
  2. 前記第１導電型とは異なる第２導電型の第２トランジスタ（１００、２００）をさらに含み、前記第２トランジスタ（１００、２００）は、
    第２チャネル領域（１０６、２０６）の上方に形成される第２ゲート電極（１０５、２０５）と、
    前記第２ゲート電極（１０５、２０５）と前記第２チャネル領域（１０６、２０６）との間に形成される第２ゲート絶縁層（１０４、２０４）と、
    前記第２チャネル領域（１０６、２０６）に隣接して形成される第２ドレインならびにソース領域（１１４、２１４）を含み、前記第２ドレインならびにソース領域（１１４、２１４）は前記第２ゲート絶縁層（１０４、２０４）の底面に対してリセス（１１２Ｄ、２１２Ｄ）を設けた上面を有するものであって、さらに、
    前記第２ドレインならびにソース領域（１１４、２１４）の上方に形成される第２応力層（１１８、２１８）を含み、前記第２応力層（１１８、２１８）は、前記第２リセスを設けたドレインならびにソース領域（１１２、２１４）によって形成されるリセス（１１２、２１２）にまで延びている、請求項１記載の半導体デバイス（１５０、２５０）。
  3. 前記第１リセスを設けたドレインならびにソース領域（２１４）は、第１の歪みのある半導体材料（２３０ｎ、２３０ｐ）を含む、請求項１記載の半導体デバイス（１５０、２５０）。
  4. 前記第１リセスを設けたドレインならびにソース領域（１１４、２１４）は、第１の歪みのある半導体材料（２３０、２３０ｐ）を含み、前記第２リセスを設けたドレインならびにソース領域（１１４、２１４）は、前記第１の歪みのある半導体材料（２３０ｎ、２３０ｐ）とは異なる第２の歪みのある半導体材料（２３０ｎ、２３０ｐ）を含む、請求項２記載の半導体デバイス（１５０、２５０）。
  5. 前記第１ゲート電極（２０５）のサイドウォールに形成されるサイドウォールスペーサ（２３２）と、
    前記サイドウォールスペーサ（２３２）に隣接する前記第１ドレインならびにソース領域（２１４）に形成される金属シリサイド（２１７）と、
    前記第１ドレインならびにソース領域（２１４）中の歪みのある半導体材料（２３０）と、を含み、前記歪みのある半導体材料（２３０）の一部は、前記金属シリサイド（２１７）と前記第１チャネル領域（２０６）との間に横方向（２１７Ａ）に設けられるように前記サイドウォールスペーサの下方に形成される、請求項１記載の半導体デバイス（２５０）。
  6. 第１の幅（２０８Ｗ）の第１サイドウォールスペーサ（２０８）を含むゲート電極構造（２０５）に隣接するリセス（２１２）を半導体層（２０３）に形成するステップと、
    前記リセス（２１２）に歪みのある半導体材料（２３０）を形成するステップと、
    前記第１サイドウォールスペーサ（２０８）を除去するステップと、
    前記第１の幅（２０８）よりも広い第２の幅（２３２Ｗ）を有する第２サイドウォールスペーサ（２３２）に基づいて、少なくとも前記歪みのある半導体材料（２３０）にドレインならびにソース領域（２１４）を形成するステップと、を含む、方法。
  7. 前記歪みのある半導体（２３０）を形成するステップは、前記ゲート電極構造（２０５）と前記半導体層（２０３）との間に設けられるゲート絶縁層（２０４）に対してリセス（２１２Ｄ）が設けられるように、少なくとも一部を形成するステップを含む、請求項６記載の方法。
  8. 前記ドレインならびにソース領域（２１４）の上方に、前記歪みのある半導体材料（２３０）によって画定されるリセス（２１２）にまで延びる応力層（２１８）を形成するステップをさらに含む、請求項７記載の方法。
  9. 前記第２サイドウォールスペーサ（２３２）に基づいて前記歪みのある半導体材料（２３０）に金属シリサイド（２１７）を形成するステップをさらに含む、請求項６記載の方法。
  10. 第１電界効果トランジスタ（１００、２００）のゲート電極（１０５、２０５）に隣接して第１リセス（１１２、２１２）を形成するステップを含み、前記ゲート電極（１０５、２０５）は半導体層（１０３、２０３）の上方に設けられ、そのサイドウォールにはサイドウォールスペーサ（１１５、２３２）が形成されているものであって、さらに、
    前記サイドウォールスペーサ（１１５、２３２）に隣接してドレイン領域ならびにソース領域（１１４、２１４）を形成するステップと、
    前記第１電界効果トランジスタ（１００、２００）の上方に第１誘電応力層（１１８、２１８）を形成するステップを含み、前記第１誘電応力層（１１８、２１８）は、前記第１誘電応力層（１１８、２１８）の底面が、前記ゲート電極（１０５、２０５）と前記半導体層（１０３、２０３）との間に設けられるゲート絶縁層（１０４、２０４）の底面の下方に延びるように、前記リセス（１１２、２１２）に形成される、方法。
  11. 前記ゲート電極（１０５、２０５）の前記サイドウォールにオフセットスペーサ（１０８、２３１）を形成するステップと、
    前記オフセットスペーサ（１０８、２３１）に基づいてドレインならびにソース拡張領域（１１１、２１１）を形成するステップと、を含む請求項１０記載の方法。
  12. 前記ドレインならびにソース拡張領域（１１１、１２１）は前記リセス（１１２、２１２）の形成前に形成される、請求項１１記載の方法。
  13. 第２電界効果トランジスタ（１００、２００）のゲート電極（１０５、２０５）に隣接して第２リセス（１１２、２１２）を形成するステップを含み、前記第２電界効果トランジスタ（１００、２００）の前記ゲート電極（１０５、２０５）は、前記半導体層（１０３、２０３）の上方に設けられており、さらに、そのサイドウォールにはサイドウォールスペーサ（１１５、２３２）が形成されているものであって、
    前記サイドウォールスペーサ（１１５、２３２）に隣接してドレイン領域ならびにソース領域（１１４、２１４）を形成するステップと、
    前記第２電界効果トランジスタ（１００、２００）の上方に第２誘電応力層（１１８、２１８）を形成するステップを含み、前記第２誘電応力層（１１８、２１８）は、前記第１２誘電応力層（１１８、２１８）の底面が、前記第２電界効果トランジスタ（１００、２００）の前記ゲート電極（１０５、２０５）と前記半導体層（１０３、２０３）との間に設けられるゲート絶縁層（１０４、２０４）の底面の下方に延びるように、前記リセス（１１２、２１２）に形成されるものであって、前記第２誘電応力層（１１８、２１８）の固有応力は前記第１誘電応力層（１１８、２１８）の固有応力とは異なる、請求項１０記載の方法。
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