KR101290819B1 - 얇은 ｓｏｉ 트랜지스터의 내장된 스트레인층 및 이를형성하는 방법 - Google Patents

얇은 ｓｏｉ 트랜지스터의 내장된 스트레인층 및 이를형성하는 방법 Download PDF

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Abstract

매립 절연층(103, 203)을 통과하는 깊은 리세스(111, 211)를 형성하고, 긴장된 반도체 물질(112, 212)을 재-성장시킴으로써, 개선된 스트레인 생성 매커니즘이 SOI-유사 트랜지스터(100, 200)에 제공될 수 있다. 결과적으로, 내장된 스트레인된 반도체 물질에 의해서, 전체 활성영역에 걸쳐서 스트레인이 효율적으로 생성될 수 있는바, 따라서 2개의 채널 영역이 정의될 수도 있는 트랜지스터 디바이스의 성능은 상당히 개선될 수 있다.
스트레인, 에피택셜 성장, 리세스, SOI

Description

얇은 ＳＯＩ 트랜지스터의 내장된 스트레인층 및 이를 형성하는 방법{AN EMBEDDED STRAIN LAYER IN THIN SOI TRANSISTOR AND A METHOD OF FORMING THE SAME}
일반적으로, 본 발명은 집적회로의 형성에 관한 것이며, 좀더 상세하게는, 채널 영역 내에서 전하 캐리어 이동도를 향상시키기 위하여 내장된 스트레인층을 이용함으로써, 얇은 반도체층 안에 및 상에 형성되며 스트레인된 채널 영역을 갖는 SOI-유사 타입의 트랜지스터(가령, 완전 공핍 및 부분적으로 공핍된 트랜지스터) 형성에 관한 것이다.
집적회로를 제조하기 위해서는, 소정의 회로 레이아웃에 따라 주어진 칩 면적(chip area)에 다수의 회로 요소들을 형성해야 한다. 일반적으로, 마이크로프로세서, 저장칩 등과 같은 복잡한 회로들에 대하여 다수의 공정 기술들이 현재 구현되고 있다. 그중에서 CMOS 기술이 가장 유망한 기술인바, 이는 구동 속도 및/또는 소비전력 및/또는 비용 효율 측면에서 우수한 특성을 갖기 때문이다. CMOS 기술을 이용하여 복잡한 집적 회로들을 제조할 때, 수 백만개의 트랜지스터들, 즉 N-채널 트랜지스터들 및 P-채널 트랜지스터들이 결정질 반도체층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 또는 P-채널 트랜지스터인지에 상관없이, MOS 트랜 지스터는, 일명 PN 접합(PN junctions)을 포함한다. PN 접합은, 강하게 도핑된(highly doped) 드레인 및 소스 영역들과 상기 드레인 및 소스 영역 사이에 배치된 반대로 도핑된(inversely doped) 채널 영역간의 인터페이스(interface)에 의해 형성된다.
채널영역의 전도성, 즉 전도성 채널의 전류 구동 능력은, 채널영역 위에 형성되어 있으며 얇은 절연층에 의해 상기 채널영역으로부터 분리되어 있는 게이트 전극에 의해 제어된다. 적절한 제어 전압을 게이트 전극에 인가하여 전도성 채널이 형성되면, 채널영역의 전도성은, 도판트(dopant) 농도, 다수 전하 캐리어의 이동도에 따라 달라지며, 또한 트랜지스터 폭 방향으로 채널영역이 소정만큼 확장된 부분에 대해서는, 채널 길이라고도 하는 소스 및 드레인 영역들간의 거리에 따라 달라진다. 따라서, 제어 전압을 게이트 전극에 인가하자마자 절연층 하부에 전도성 채널을 빠르게 형성하는 능력과 더불어, 채널영역의 전체적인 전도성은 MOS 트랜지스터의 성능을 실질적으로 결정한다. 그러므로, 채널길이의 감소 및 이와 관련하여 채널 저항이 감소함에 따라, 채널길이는, 집적회로의 동작 속도를 증가시키기 위한 주요한 설계 기준이 된다.
그러나, 트랜지스터 치수(transistor dimensions)의 계속적인 감소는 이와 관련하여 많은 문제점(issue)들을 수반하는바, MOS 트랜지스터의 채널 길이를 지속적으로 감소시킴으로써 얻을 수 있는 장점을 과도하게 상쇄시키지 않으려면, 이들 문제점들이 해결되어야 한다. 이러한 면에서 주요한 문제점중 하나로는, 차세대 디바이스를 위해서, 가령 트랜지스터들의 게이트 전극과 같은 임계치수(critical dimensions) 회로소자들을 신뢰성 있고 반복재생적으로 제조하는 것이 가능한, 개선된 포토리소그라피(photolithography) 및 식각 방법(etch strategies)의 개발에 있다. 또한, 원하는 채널 제어성(channel controllability)과 더불어 낮은 시트 저항 및 컨택 저항을 제공하기 위해서는, 측면 방향뿐만 아니라 수직 방향으로도 매우 정교한 도판트 프로파일들이 드레인 및 소스 영역에서 요구된다. 또한, 게이트 절연층에 대한 PN 접합의 수직 위치는, 누설전류 제어 측면에서 주요한 디자인 기준이 되고 있다. 따라서, 채널길이를 감소시키게 되면, 게이트 절연층 및 채널영역에 의해 형성된 인터페이스에 대해서 드레인 및 소스 영역들의 깊이도 역시 감소시켜야만 하므로, 복잡한 이온주입 기술(implantation techniques)이 필요하게 된다. 다른 접근법들에 따르면, 융기된 드레인 및 소스영역(raised drain and source regions)이라 지칭되는 에피택셜(epitaxial) 성장 영역들이 상기 게이트 전극과 특정 오프셋을 갖도록 형성되는바, 이는 상기 융기된 드레인 및 소스 영역의 전도성을 증가시키면서도 동시에 상기 게이트 절연층에 대하여 얕은 PN 접합을 유지할 수 있다.
임계치수(critical dimensions)의 계속적인 감소 즉, 트랜지스터의 게이트 길이의 계속적인 감소로 인해, 상기 언급된 공정 단계들에 관한 매우 복잡한 공정 기술들의 변경이 요구되며 또한 가능하다면 새로운 개발이 요구되고 있으므로, 소정 채널 길이에 대하여 채널영역 내에서 전하 캐리어의 이동도를 증가시켜 트랜지스터 소자들의 채널 전도성을 향상시키는 것이 제안되어 왔는바, 이에 의해 미래의 기술 노드로의 진전과 비교할 수 있을 만큼의 성능 향상을 성취할 수 있는 가능성과 더불어 디바이스 스케일링(device scaling)과 연관된 상기의 공정 변경들 중 많은 부분을 회피하거나 적어도 지연시킬 수 있다. 전하 캐리어 이동도를 증가시키기 위한 하나의 효율적인 메커니즘으로는, 채널 영역내의 격자 구조를 변경하는 것인바, 예를 들면 채널 영역에서 해당 스트레인을 생성하기 위해서 채널 영역의 인근에서 인장성(tensile) 혹은 압축성(compressive) 스트레스(stress)를 생성하는 것이며, 이는 전자 및 홀들에 대한 이동도를 각각 변경할 수 있다. 예를 들면, 채널영역에서 인장성 스트레인을 생성하는 것은 전자의 이동도를 증가시키는데, 상기 인장성 스트레인의 크기와 방향에 따라 50% 이상의 이동도 증가를 얻을 수 있으며, 이는 직접적으로 이에 해당하는 전도성의 증가로 해석될 수 있다. 반면에, 채널영역의 압축성 스트레인은 홀들의 이동도를 증가시키므로 P형 트랜지스터의 성능을 향상시킬 가능성을 제공할 수 있다. 집적회로 제조에 스트레스 혹은 스트레인 공학을 도입시킨 것은, 차세대 디바이스를 위한 매우 획기적인 접근법이다. 왜냐하면, 예를 들어 스트레인된 실리콘(strained silicon)은 새로운 유형의 반도체 물질로 여겨질 수 있으며, 이에 따라 고가의 반도체 물질 및 제조 기술 없이도 빠르고 강력한 반도체 장치들을 제조할 수 있기 때문이다.
결과적으로, 인장성 혹은 압축성 스트레스를 생성하여 해당 스트레인을 얻기 위하여, 채널영역 내에 혹은 채널영역 하부에 예를 들어 실리콘/게르마늄층 혹은 실리콘/탄소층을 도입하는 방법이 제안되었다. 채널영역 내에 혹은 채널영역 하부에 스트레스 생성층(stress-creating layers)을 도입하는 방식에 의해서 트랜지스터 성능이 상당히 향상될 수 있다 하더라도, 해당 스트레스 층들의 형성을 잘 정립 된 종래의 MOS 기술에서 구현하는 데에는 상당한 노력이 요구된다. 예를 들면, 채널영역 내에 혹은 채널영역 하부의 적합한 위치에 게르마늄 함유 혹은 탄소 함유 스트레스 층들을 형성하기 위해서는, 추가적인 에피택셜 성장 기술(epitaxial growth techniques)이 개발되어야 하며, 공정 흐름(process flow) 내에서 실현되어야 한다. 따라서, 공정의 복잡성이 상당히 가중되어, 생산비용을 증가시키며 생산 수율이 감소될 수도 있다.
그러므로, 다른 측면에서는, 예를 들어 중첩층(overlaying layers), 스페이서 요소들 등에 의해 생성된 외부 스트레스가, 채널영역 내에서 원하는 스트레인을 형성하기 위한 시도에 이용된다. 그러나, 소정의 외부 스트레스를 인가하여 채널영역에서 스트레인을 생성하는 프로세스는, 외부 스트레스가 채널영역내의 스트레인으로 매우 비효율적으로 변환(translation)된다는 점을 감수해야만 한다. 따라서, 나중에 설명된 접근법은, 채널영역 내에 추가적인 스트레스 층을 요구하는 앞서 설명된 접근법에 비해서는 상당한 장점을 제공할 수 있지만, 스트레스 전달(transfer) 매커니즘의 효율이 공정 및 디바이스에 따라 달라질 수도 있으며, 어떤 유형의 트랜지스터에 대해서는 감소된 성능 이득을 야기할 수도 있다.
또 다른 접근법에 있어서, PMOS 트랜지스터의 홀 이동도는 스트레인된 실리콘/게르마늄 층을 트랜지스터의 드레인 및 소스 영역들 내에 형성함으로써 향상되는데, 압축성으로 스트레인된 드레인 및 소스 영역들은, 인접한 실리콘 채널영역 내에 단일축(uniaxial) 스트레인을 생성한다. 이를 위하여, NMOS 트랜지스터들은 마스크되는 반면에, PMOS 트랜지스터들의 드레인 및 소스 영역들은 선택적으로 리 세스되며, 이후 에피택셜 성장에 의해 실리콘/게르마늄 층이 상기 PMOS 트랜지스터에 선택적으로 형성된다. 하지만, 약 100nm 또는 그 이하의 두께를 갖는 매우 얇은 실리콘층들에 형성된 SOI 트랜지스터에 대해서, 이러한 기술은, 덜 스케일된 활성 실리콘층을 포함하는 SOI 디바이스들 또는 벌크 디바이스들의 경우에서 예상했던 만큼의 성능이득은 얻지 못할 수 있는데, 이는 스트레스 전달(stress transfer)이 게이트 절연층 아래에 위치한 채널 영역으로 실질적으로 제한되며, 얇은 SOI 트랜지스터내의 하부쪽에 놓여있는(lower-lying) 활성영역이 효율적으로 스트레인 되지 않을 수도 있기 때문인바, 따라서 스트레인 공학 프로세스의 전체적인 효율을 감소시킬 수 있다.
전술한 바와같은 상황을 참조하면, PMOS 트랜지스터 및 NMOS 트랜지스터의 성능을 효율적으로 증가시키는 반면에 상기 언급된 문제점들 중 하나 이상을 실질적으로 회피하거나 또는 적어도 감소시킬 수 있는 개선된 기술이 요구된다.
앞으로 설명될 내용은 본 발명에 대한 개요로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 요약은 본 발명에 대한 완전한 개괄은 아니다. 이러한 요약은 본 발명의 핵심적인 또는 중대한(key/critical) 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것이 아니다. 이러한 개요의 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇몇 개념들을 간단한 형식으로 제공하기 위한 것이다.
일반적으로, 본 발명은 가령, 완전히 또는 부분적으로 공핍된(depleted) 트랜지스터와 같은, SOI 트랜지스터의 형성을 가능케하는 기술에 관한 것이며, 원하는 스트레인을 게이트 전극 구조 아래에 위치한 전체 활성영역의 도처에 생성할 수 있는 향상된 스트레인 생성 매커니즘이 제공된다. 따라서, 얇은 SOI 트랜지스터에 대해서 효율적인 스트레인 생성 매커니즘이 제공되는바, 게이트 절연층과 활성층 사이의 계면에서 채널이 생성될 수 있으며, 또한 매립된 절연층과 그 위에 놓인(overlying) 반도체층 사이의 계면에서도 채널이 생성될 수 있다. 결론적으로, 완전 공핍 또는 부분적으로 공핍된 SOI 트랜지스터에서 상당한 성능 이득이 얻어질 수 있다.
본 발명의 예시적인 일실시예에 따르면, 트랜지스터 디바이스는, 그 위에 제 1 결정질 반도체층이 형성된 기판 및 상기 제 1 결정질 반도체층 상에 형성된 매립 절연층을 포함하여 이루어진다. 또한, 상기 디바이스는 상기 매립 절연층 상에 형성된 제 2 결정질 반도체층 및 게이트 전극을 포함하며, 상기 게이트 전극은 제 2 결정질 반도체층 위에 형성된다. 마지막으로, 상기 트랜지스터 디바이스는 소스 영역 및 드레인 영역을 포함하는바, 상기 소스 영역 및 드레인 영역은 스트레인된 반도체 물질을 포함하여 이루어지며 상기 제 1 반도체층 안으로 확장된다.
본 발명의 또 다른 예시적인 일실시예에 따르면, 제 1 결정질 반도체층이 그 위에 형성된 기판, 상기 제 1 결정질 반도체층 상에 형성된 매립 절연층, 상기 매립 절연층 상에 형성된 제 2 결정질 반도체층을 포함한다. 또한, 반도체 디바이스는, 제 2 반도체층 내에 형성된 제 1 드레인 영역 및 제 1 소스 영역을 갖는 제 1 트랜지스터를 포함한다. 마지막으로, 상기 반도체 디바이스는, 스트레인된 반도체 물질을 포함하는 제 2 드레인 영역 및 제 2 소스 영역을 갖는 제 2 트랜지스터를 포함하는바, 상기 제 2 드레인 영역 및 제 2 소스 영역은 상기 제 2 반도체층으로부터 제 1 반도체층 안으로 확장한다.
본 발명의 또 다른 예시적인 일실시예에 따른 방법은, 제 1 트랜지스터의 제 1 게이트 전극에 인접한 리세스를 형성하는 단계를 포함하며, 여기서 상기 제 1 게이트 전극은 기판 위에 형성되며, 상기 기판은 제 1 결정질 반도체층, 상기 제 1 결정질 반도체층 상에 형성된 매립 절연층 및 상기 매립 절연층 상에 형성된 제 2 결정질 반도체층을 포함한다. 또한, 상기 리세스는 상기 제 1 결정질 반도체층 안으로 확장한다. 더 나아가, 상기 방법은, 스트레인된 반도체 물질을 상기 리세스 내에 에피택셜 성장시키는 단계를 포함한다.
본 발명은 첨부된 도면과 관련하여 제시된 하기의 설명을 통해 이해될 것이며, 상기 도면들에서 동일한 도면부호는 동일한 구성요소를 나타낸다.
도1a 내지 도1g는 다양한 공정 단계들 동안에 트랜지스터 요소의 단면을 도시적으로 도시한 것으로, 스트레인된 반도체 물질이 매립 절연층을 통해 형성되어 있는바, 이는 본 발명의 예시적인 일실시예에 따라 트랜지스터 요소의 채널 영역내의 실질적인 전체 깊이를 따라서 연속적으로(continuously) 스트레인을 생성하기 위함이다.
도2a 내지 도2f는, 상이한 전도성 유형의 SOI 트랜지스터들을 포함하는 반도체 디바이스의 단면을 도시한 것으로, 이들 SOI 트랜지스터들 중 하나는, 본 발명 의 또 다른 실시예에 따라, 스트레인된 반도체 물질을 받는바, 이는 매립 절연층 및 그 위에 놓인 반도체 물질 사이의 계면에서 스트레인을 제공하기 위함이다.
본 발명은 다양한 수정예들 및 대안 형태들이 가능하며, 이에 대한 특정한 실시예들이 상기 도면들에 예시되어 도시되어 있으며 이하에서 상세히 설명된다. 그러나, 특정 실시예들에 대한 하기의 설명은, 본 발명을 개시된 특정한 형태에 한정시키고자 의도된 것이 아니며, 첨부된 특허청구범의에 정의된 바와 같이 본 발명의 사상 및 범위 내에서 모든 수정예들, 동등물 및 대안적 형태들을 모두 커버하도록 의도되었다는 점을 유의해야 한다.
이하에서, 본 발명의 실시예들이 설명된다. 명료함을 위하여, 실제 구현에서의 모든 특징들이 이 명세서에 기술되는 것은 아니다.이러한 임의의 실제 구현예를 개발하는데 있어서, 개발자들의 특정한 목적(가령, 시스템과 관련된 제한사항 그리고 사업상의 제한 사항에 부합시키는 것)을 달성하기 위해, 구현예별로 특정한 많은 사항들이 결정되어야만 한다는 점이 이해되어야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일 수 있지만, 그럼에도 불구하고 본 명세서에서 개시된 내용에 의해 도움을 받는 당업자에게는 이러한 개발 노력이 통상적인 작업일 수도 있음이 이해되어야만 한다.
이하, 첨부된 도면을 참조하여 본 발명이 설명될 것이다. 다양한 구조, 시스템 및 장치들이 설명만을 위한 목적으로 도시되었으며, 그리고 당업자들에게 잘 알려진 상세한 내용으로 본 발명의 의미를 모호하게 만들지는 않기 위하여 상기 도면들에 개략적으로 묘사되어 있다. 그럼에도 불구하고, 상기 첨부된 도면들은 본 발명의 실시예들을 기술 및 설명하기 위해 포함된 것들이다. 본 명세서에서 이용되는 용어 및 구절들은, 관련기술의 당업자들에 의해 상기 용어 및 구절들이 이해되는 바와 일관된 의미를 갖도록 이해 및 해석되어야 한다. 용어 혹은 구절에 대한 특별한 정의 즉, 당업자들이 이해하는 바와 같은 일반적이고 통상적인 의미와는 다른 정의는, 상기 용어 혹은 구절의 일관된 사용에 의해 내포되지는 않을 것이다. 용어 혹은 구절에 대한 특별한 의미, 즉, 당업자들에 의해 이해되는 바와는 상이한 의미를 갖는 정도에 따라, 그러한 특정 정의는 상기 용어 혹은 구절의 특정 정의를 직접 및 명확하게 제공하는 정의 방식으로 본 명세서에서 설명될 것이다.
일반적으로 본 발명은, 스트레인된 반도체 물질을 채널 영역 인근에 제공함으로써, SOI-유사(SOI-like) 트랜지스터의 채널 영역에서 스트레인의 생성을 고려한 기술에 관한 것이다. 이를 위해서, 활성 반도체층 및 매립 절연층 사이의 계면의 인근에 원하는 스트레인을 효율적으로 제공할 수 있도록, 스트레인된 반도체 물질이 형성되는바, 따라서 정교한 완전 공핍 및 부분 공핍된 SOI 트랜지스터에서 전하 캐리어 운반을 위한 추가적인 채널로서 상기 계면을 효율적으로 이용할 수 있는 가능성을 제공한다. 앞서 설명된 바와같이, 정교한 응용예들에서, SOI 유형의 트랜지스터들은, 100nm 및 이 보다 상당히 더 얇은 두께를 갖는 매우 얇은 활성 반도체층(가령, 실리콘-기반의 층)을 수용할 수도 있는바, 따라서 대응 게이트 절연층 바로 아래의 영역이 채널로서 이용될 수 있을 뿐만 아니라, 상기 활성층 및 상기 매립 절연층 사이의 계면도 전하 캐리어 운반을 위해서 이용될 수 있다. 하지만, 스트레인된 반도체 물질에 의한 종래의 스트레인 유도 매커니즘은, 매립 절연층 인근에서는 스트레인의 효율적인 생성을 허용하지 않을 수도 있는바, 이는 내장된(embedded) 스트레인된 반도체 물질의 에피택셜 성장 동안에, 후속 성장 프로세스를 위한 각각의 성장 템플릿(growth template)을 제공하기 위하여 원래 반도체 물질의 상당 부분이 유지되어야만 하기 때문이다.
본 발명에 따르면, 매립 절연층 아래의 결정질 물질은, 에피택셜 성장 프로세스의 템플릿(template)으로서 효율적으로 사용될 수도 있는바, 따라서 스트레인된 반도체 물질이 상기 매립 절연층 및 그 위에 형성된 활성 반도체층 사이의 계면 인근에서 성장되는 것을 가능케 한다. 향상된 스트레인-유도 매커니즘의 제공과 더불어 트랜지스터 특성을 조절함에 있어서의 향상된 유연성이 또한 제공되는바, 이는 에피택셜 성장된 스트레인된 반도체 물질의 결정 특성과 상기 매립 절연층 상에 형성된 활성 반도체층의 결정 특성이 매우 높은 정도까지 디커플링되기 때문이다. 결과적으로, 성장 템플릿으로서 작용하는 반도체 물질의 결정 방향, 물질 조성 등등과 같은 결정 특성들은, 에피택셜하게 성장된 스트레인된 반도체 물질의 특성을 향상시키고자 하는 관점에서 선택될 수 있으며, 반면에 매립 절연층 상에 형성된 활성 반도체층의 초기 특성들은, 다른 트랜지스터의 증가된 전하 캐리어 이동도와 같은, 다른 공정 요구사항 및 디바이스 요구사항에 따라서 선택될 수 있기 때문인데, 이는 스트레인된 반도체 물질을 수용하지 않을 수도 있다.
내장된 스트레인된 반도체 물질에 의해서 스트레인이 생성되는 임의의 SOI-유사 트랜지스터에도 기본적으로는 본 발명이 적용될 수 있는바, 심지어 상기 활성 반도체층이, 얇은 SOI-유사 트랜지스터의 형성에 적절하지 않은 경우(이 경우에는 매립 절연층 인근에 제 2 채널 영역이 형성됨)에도 적용가능하다. 그럼에도 불구하고, 이 경우에는, 고효율의 스트레인 매커니즘이 제공되어, 스트레인된 반도체 물질의 결정 특성들이 추가적으로 조절(예를 들면, 결정 방향에 대해서)될 수도 있는바, 이는 매립 절연층을 지나서 결정질 기판 물질안으로 확장하지 않는 내장된 긴장층들을 구비한 종래의 접근방법에 비하여, 전체적으로 향상된 성능을 얻기 위함이다. 결론적으로, 상세한 설명 및 첨부된 청구항들에서 명시적으로 언급되지 않는한, 특정한 SOI 구조에만 본 발명이 한정되는 것으로 이해되어서는 않된다.
도1a 내지 도1g 및 도2a 내지 도2f를 참조하여, 본 발명의 다른 예시적인 실시예들이 좀더 상세히 설명될 것이다. 도1a는 기판(101)을 포함하는 트랜지스터 디바이스를 도시한 것으로, 상기 기판은 SOI-유사 트랜지스터들이 형성될 수 있는 임의의 적절한 기판 또는 캐리어 물질을 나타낸다. 예를 들어, 상기 기판(101)은 결정질 반도체층(102)이 그 위에 형성되어 있는 벌크 반도체 기판을 나타낼 수도 있으며 또는 그 위에 반도체층(102)이 형성되어 있으며 후속으로 매립 절연층(103) 및 제 2 결정질 반도체층(104)(이는 "활성층(active layer)" 이라고 지칭되기도 함)이 형성되는 실리콘 기반의 벌크 기판일 수도 있다. 상기 기판(101)은, 층들(102, 103, 104)과 결합되어 SOI-유사 아키텍쳐를 나타낼 수도 있는바, 여기서 상기 활성층(104)은, 꼭 실리콘을 포함하여 구성될 필요는 없다. 따라서, "SOI-유사 트랜지스터(또는 아키텍쳐)" 라는 용어는, 상기 층(104)을 실리콘 물질로 제한하지 않는 일반적인 용어로 해석되어야만 한다. 그러나, 몇몇 예시적인 실시예들에서, 상기 제 1 반도체층(102)은 실리콘을 포함하여 구성될 수 있으며, 제 2 반도체층(104) 역시 실리콘-기반 물질(가령, 도핑된 실리콘 물질, 실리콘/게르마늄 물질 등등)을 나타낼 수도 있다. 다른 실시예에서, 반도체층들(102, 104)은 적어도 하나의 특성(가령, 결정 방향, 물질 조성 등등)이 상이할 수 있다. 예를 들면, 일실시예에서 제 1 및 제 2 반도체층(102, 104)은 상이한 결정 방향을 갖는 실리콘-기반의 층들을 나타낼 수도 있는데, 예컨대 제 1 반도체층(102)은 (110) 또는 (100) 방향을 가질 수 있으며 반면에 제 2 반도체층(104)은 (100) 또는 (110) 방향을 가질 수 있다. 상이한 유형의 트랜지스터들이 형성될 것이며, 각각의 결정 방향에 대해서 전하 캐리어 이동도가 상이할 수도 있는 응용예들에서는, 이러한 구성이 매우 유용할 수 있다. 상이한 트랜지스터 유형들을 갖는 예시적인 실시예들은, 도2a 내지 도2f를 참조하여 좀더 상세히 설명될 것이다.
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트랜지스터 디바이스(100)은, 제 2 반도체층(104) 상에 형성되어 있으며 게이트 절연층(106)에 의해 분리되어 있는 게이트 전극(105)을 더 포함한다. 이러한 제조 단계에서 상기 게이트 전극(105)은, 도핑된 폴리실리콘 또는 임의의 적절한 다른 물질을 포함할 수도 있다. 게이트 절연층(106)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 등등 또는 임의의 적절한 다른 물질을 포함할 수도 있으며, 여기서 이전에 특정된 하나 이상의 물질들과 결합하여 임의의 high-k 유전물질이 또한 사용될 수도 있다. 정교한 응용예들에서는, 상기 게이트 전극(105)은 길이(즉, 도1a에서 게이트 전극(105)의 수평으로 신장된 부분)를 갖는바, 100nm 또는 이보다 상당히 작은 길이를 가질 수 있으며, 90nm 급, 65nm 급 등등의 디바이스에 대해서는 심지어 50nm 또는 이보다 더 작은 길이를 가질 수도 있다. 게이트 전극은 그 위에 캡핑층(capping layer)(107)을 가질 수도 있는바, 이는 실리콘 질화물, 실리콘 산화질화물, 실리콘 이산화물, 앞서 언급된 물질들의 조합 등등을 포함할 수 있다. 또한, 캡핑층(107) 및 제 2 반도체층(104)을 포함하여 게이트 전극(105)을 에워싸기 위하여, 예컨대 실리콘 이산화물로 구성된 라이너(109)가 형성될 수 있다. 더 나아가, 예컨대 실리콘 질화물로 구성되거나 또는 후속 식각공정 및 에피택셜 성장공정에서 대응 하드마스크로서 이용될 수 있는 임의의 적절한 다른 물질로 구성된, 스페이서층(108)이 디바이스(100) 상에 실질적으로 컨포멀(conformal)하게 형성된다.
도1a에 도시된 바와같은 트랜지스터 디바이스(100)를 형성하기 위한 전형적인 공정 플로우는 다음의 공정들을 포함할 수 있다. 잘 정립된 웨이퍼 본딩 기법 등등에 의해서 제 1 반도체층(102), 매립 절연층(103), 및 제 2 반도체층(104)을 포함하여 기판(101)을 형성한 이후에, 증착 및/또는 산화에 의해서 게이트 유전물질이 형성된다. 이후, 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘과 같은 게이트 전극 물질이 증착된다. 이어서, 증착된 층 스택을 패터닝하기 위하여, 매우 진보된 포토리소그래피 및 식각 기술이 사용될 수도 있는바, 여기서는 임의의 반사-방지 코팅(Anti-Reflective Coating : ARC)층이 또한 형성될 수도 있으며, 이는 캡핑층(107)을 위한 캡핑 물질이 될 수도 있다. 다른 실시예들에서, 게이트 전극(105) 및 게이트 절연층(106)을 위한 상기 패터닝 프로세스는, 하드마스크에 기반하여 수행될 수도 있는바, 상기 하드마스크는 후속 제조 공정에서 캡핑층(107)으 로서 작용하도록 보존될 수도 있다. 또 다른 경우에는, 별도의 캡핑층이 형성되어, 상기 게이트 전극 물질 및 게이트 절연 유전체와 함께 패터닝될 수도 있다. 이후, 잘 정립된 레시피(recipe)에 기반하여 라이너(109)가 증착될 수도 있으며, 스페이서층(108)의 증착이 이에 후속되는바, 상기 스페이서층(108)은 플라즈마 강화 화학기상증착(PECVD)에 의해서 형성될 수도 있다. 다음으로, 잘 정립된 스페이서 형성 기술에 의해 스페이서층(108)을 패터닝하기 위해서, 이방성 식각공정이 수행될 수도 있는바, 따라서 수평 부분상의 물질은 제거되는 반면에, 게이트 전극(105)의 측벽 상에 형성된 물질은 실질적으로 보존된다. 이후, 라이너(109)의 노출된 부분은 제거될 수도 있는바, 예컨대 해당 기술분야에서 잘 정립된 매우 높은 선택도를 갖는 식각공정에 의해서 라이너(109)의 노출된 부분이 제거될 수 있다.
도1b는 후속 제조단계에 있는 트랜지스터 디바이스(100)를 도시한 것으로, 상기 디바이스(100)는 식각공정(110)을 겪게된다. 이러한 식각공정 동안에, 게이트 전극(105)은 스페이서(108A)(즉, 앞선 이방성 스페이서 식각공정의 잔류물들) 및 캡핑층(107)에 의해서 캡슐화되며(encapsulated), 따라서 상기 식각공정(110)의 결과 리세스(또는 캐비티)(111)가 형성되는바, 상기 리세스(111)와 게이트 전극(105) 사이의 수평 오프셋(lateral offset)은, 스페이서(108A) 및 라이너의 잔류물(이제는 109A로 지칭됨)에 의해서 실질적으로 결정된다.
종래기술과 달리, 상기 식각공정(110)은 활성층(104)과 매립 절연층(103)을 지나서 제 1 반도체층(102)의 안으로까지 수행된다. 예를 들면, 상기 식각공정(110)은, 원하는 식각 작용(etch behavior)을 제공하기 위해서, 서로 다른 식각 화학제들로 수행될 수도 있다. 예를 들어, 이방성이며 매우 선택도가 높은 식각 레시피들이, 다수의 물질들(가령, 실리콘 이산화물, 실리콘 질화물 등등에 대한 실리콘)에 대해서 잘 정립되어 있다. 따라서, 상기 층(104)이 실질적으로 실리콘으로 구성된 경우, 층(104)을 관통하여 식각하기 위하여 잘 정립된 레시피들이 사용될 수 있는바, 사용되는 식각 레시피에 따라, 상기 식각공정(110)은 매립 절연층(103)에서 중단될 수도 있다. 이후, 매립 절연층(103)(예컨대, 실리콘 이산화물층의 형태로 제공될 수 있음)을 관통하여 식각하기 위해서, 적절한 식각 화학제가 선택될 수도 있는바, 잘 정립된 레시피가 이 경우에도 사용될 수 있다. 몇몇 예시적인 실시예들에서는, 반도체층(102)의 물질에 대하여 매립 절연층(103)의 물질을 높은 선택도로 제거할 수 있는 식각공정이 이용될 수 있으며, 따라서 해당 식각공정은 층(102)에서 신뢰성있게 중단될 수 있는바, 이에 의해 전체 기판(101)에 걸쳐서 높은 정도의 식각 균일도를 보장할 수 있다. 이후, 잘 정립된 레시피에 기반하여 반도체층(102) 안으로 식각하기 위하여, 상기 식각공정(110)의 마지막 식각 단계가 수행될 수 있다. 매립 절연층(103)을 식각하기 위한 앞선 식각공정이 층(102)에 대해서 매우 높은 선택도를 갖게 수행될 수도 있었기 때문에 특히나, 층(102) 안으로 매우 조금만 침투할 것이 요구되기 때문에, 상기 마지막 식각 단계는 고도로 균일한 방식으로 수행될 수도 있다. 결론적으로, 기판(101) 전체에 걸쳐서 리세스(111)의 깊이에 대한 매우 높은 정도의 균일도가 얻어질 수 있다. 식각공정(110)이 완료된 이후에, 층들(104, 103)의 잔류물들(104A, 103A)은, 마스킹된 게이트 전극(105)의 아래에 잔존된다. 예시적인 일실시예에서 이제, 상기 디바이스(100)는, 스트레인된 반도체 물질을 리세스(111) 내에 형성하기 위한 후속 에피택셜 성장 공정이 수행될 준비가 될 수도 있다. 이후, 디바이스(100)의 노출된 표면으로부터 오염물을 제거하기 위하여, 잘 정립된 세정 공정이 수행될 수도 있다.
도1c는 선택적 에피택셜 성장공정이 완료된 이후에 디바이스(100)를 도시한 것으로, 스트레인된 반도체 물질(112)이 리세스(111)내에 형성된다. 선택적 에피택셜 성장공정 즉, 스페이서(108A)와 캡핑층(107)과 같은 유전물질 상에는 반도체 물질(112)을 실질적으로 부착함이 없이, 유사한 격자 간격(lattice spacing)을 갖는 결정질 '템플릿(template)' 상에 반도체 물질(112)을 선택적으로 성장시키는 것은, 잘 알려진 레시피에 기초하여 수행될 수도 있으며 또는, 테스트 런(runs)에 기초하여 수행될 수도 있다. 예시적인 일례에서, 상기 결정질 반도체층(102)은, 기판(101)의 표면 방향(즉, 도1c에서 수평 방향)에 대해서 특정한 표면 방향을 갖는 실리콘을 포함하여 구성될 수 있으며, 노출된 반도체층(102) 상에 가령, 실리콘/게르마늄, 실리콘/카본 등등과 같이 유사한 격자 간격을 갖는 물질이 형성될 수 있는바, 이에 의해 실질적으로 동일한 격자 구조가 형성된다. 따라서, 상기 반도체 물질(112)은 스트레인된 반도체 물질로 여겨질 수 있는바, 이는 실질적으로 순수한 실리콘의 격자 간격과 실리콘/게르마늄 또는 실리콘/카본 본래의(natural) 격자 간격은 서로 다르기 때문이다. 예를 들어, 실리콘과 게르마늄의 비율이 특정한(게르마늄 성분이 25 원자퍼센트(atomic percentage)까지 될 수 있음) 실리콘/게르마늄 물질의 경우에는, 실리콘/게르마늄 본래의 격자 간격은 실리콘보다 더 크다. 따라서, 상기 물질(112)이 밑에 층(102)의 템플릿과 동일한 격자 간격을 갖게 형성된다면, 스트레인된 물질이 형성되는 것이며, 이러한 스트레인된 물질은 인접한 물질들(가령, 활성층 114A)에게 압축성 스트레스를 제공하는 경향이 있는바, 상기 활성층(114A)은 트랜지스터(100)의 채널 영역(또는, 영역들)을 포함할 수도 있다.
예시적인 일실시예에서, 트랜지스터(100)는 P-채널 트랜지스터일 수 있으며, 트랜지스터의 활성영역 즉, 층(104A)은 다수 전하 캐리어인 홀(hole)의 이동도를 증가시키기 위해서 압축성 스트레인을 받게될 것이다. 따라서, 전체 층(104A)을 지나 깊이 방향으로 확장될 수도 있는, 압축성으로 스트레인된 반도체 물질(112)을 제공함으로써, 압축성 스트레인이 상기 층(104A) 내에 효과적으로 생성될 수 있는바, 게이트 절연층(106)과 층(104A) 사이의 계면(121) 및 매립 절연층(103A)과 층(104A) 사이의 계면(114)에서 생성될 수 있다. 이와 유사하게, 상기 트랜지스터(100)가 N-채널 트랜지스터라면, 상기 물질(112)은 인장성 스트레인을 갖는 물질로서 형성될 수도 있는바, 따라서 영역(104A) 내에는 인장성 스트레인이 생성된다. 이러한 경우, 예를 들어 상기 물질(112)은 실리콘/카본 등등의 형태로 제공될 수도 있다. 몇몇 실시예들에서는, 상기 물질층(112)이 적어도 상기 층(104A)의 전체 두께만큼 형성되는한, 스트레인된 물질층(112)이 상기 층(102) 안으로까지 밑으로 확장될 필요는 없다는 점을 유의해야 한다. 예를 들면, 에피택셜 성장공정 동안에, 상기 층(102)에 제공된 것과 동일한 물질이 증착될 수도 있으며, 이후 그 증착 분위기(deposition atmosphere)는 스트레인된 물질(112)을 증착하도록 변경될 수도 있다. 예컨대, 상기 층(102)이 실리콘으로 구성된 경우, 제 1 단계에서는 층들(104A, 103A) 사이의 계면(114) 보다는 아래인 임의의 높이까지 실리콘이 증착될 수도 있으며, 그 이후 디바이스의 요구에 따라 실리콘/게르마늄 또는 실리콘/카본이 증착되어, 스트레인된 반도체 물질(112)을 형성할 수 있다.
도1d는 또 다른 예시적인 일실시예에 따른 트랜지스터 디바이스(100)을 도시한 것으로, 도1b에 도시된 바와같은 디바이스에서 시작하여, 스페이서(113)가 리세스(111)의 측벽에 형성될 수도 있는데, 이는 에피택셜 성장공정에 대해서 층(104A)의 노출된 측벽부(104S)의 영향을 최소화시키기 위함이다. 따라서, 도1b의 디바이스에서부터 시작하여, 예컨대 실리콘 이산화물로 구성된 적절한 스페이서층이 잘 정립된 레시피에 근거하여 컨포멀한 방식(conformal fashion)으로 증착될 수 있으며, 그 이후에 이방성 식각공정이 진행되어 디바이스의 수직부분으로부터 스페이서층 물질을 제거할 수 있다. 결과적으로, 스페이서 요소(113)가, 스페이서들(108A) 상에, 및 상기 층들(104A, 103A)의 측벽(104S) 상에 형성될 수 있으며, 따라서 상기 층(104A)을 후속 에피택셜 성장공정 동안에 에워쌀 수 있다. 또한, 적절한 에피택셜 성장공정에 기반하여 제 1 부분(112A)이 리세스(111)내에 형성될 수 있는데, 이 경우에는 오직 반도체층(102)의 물질만이 성장 템플릿으로서 작용하는바, 이는 다른 결정질 영역들, 가령 층(104A)의 측벽(104S)들은 스페이서(113)에 의해서 덮혀있기 때문이다. 이와같은 구성은 층(104A)과 층(102)이 상이한 결정 방향, 상이한 물질 조성 등등을 갖는 경우에는 매우 유용할 수 있는데, 이는 물질(112A)을 형성하는 에피택셜 성장공정이, 이제는 층(102)만의 결정 특성에 의해서 좌우되기 때문이다.
도1e는 예시적인 일실시예에 따른 다음 제조 단계에서의 트랜지스터 디바이 스(100)를 도시한 것으로, 여기서는 스페이서 요소(113)의 일부가 제거되어, 층(104A)의 측벽(104S)이 노출된다. 잔류물(113A)을 남기기 위해 스페이서 요소(113)를 이와같이 부분적으로 제거하는 것은, 고 선택도의 등방성 식각공정에 의해 가능하며, 해당 레시피는 다수의 물질들에 대해서 잘 정립되어 있다. 예를 들면, 실리콘 이산화물은 희석된 불화수소산(hydrofluoric acid) 등등에 의해 선택도가 높은 방식으로 효율적으로 제거될 수 있다. 이후에, 에피택셜 성장공정이 계속되는바, 여기서 결정 성장은 상기 부분(112A)의 물질에 의해서 실질적으로 결정된다. 따라서, 노출된 결정질 표면(104S)은, 스트레인된 반도체 물질의 전체 결정구조에 대해서 실질적으로 영향을 끼치지 못한다. 예를 들어, 만일 상기 부분(112A)의 결정구조와 층(104A)의 결정구조가 서로 다르다면, 후속 에피택셜 성장공정 동안에 근소한 불일치(mismatch)만이 노출된 표면(104S) 인근에서 발생하게 될 것이지만, 반면에 성장된 물질의 본질적인 부분은 원하는 결정특성을 나타낼 것이다.
도1f는 에피택셜 성장공정이 완료된 이후의 트랜지스터(100)를 도시한 것으로, 스트레인된 반도체 물질의 제 2 부분(112B)이 상기 제 1 부분(112A) 위에 형성된다. 이 경우에 있어서, 상기 제 1 부분(112A) 및 제 2 부분(112B)은, 스트레인된 반도체 물질의 형태로 완전하게 제공될 필요는 없다는 점을 유의해야 하며, 또한 실질적으로 스트레인되지 않은 반도체 물질의 일부를 포함할 수도 있다. 예를 들어 도1e에서, 상기 제 1 부분(112A)은 노출된 상기 표면(104S)보다 상당히 낮은 높이까지 성장될 수 있으며(스트레인되지 않은 물질에 기초하여), 이후, 상기 제 2 부분(112B)이 일부는 스트레인 되지 않은 물질로서 또 일부는 스트레인된 물질로서 성장될 수 있거나 또는 완전히 스트레인된 물질로 성장될 수 있다. 이와 유사하게, 만일, 디바이스(100)에 관하여 융기된 드레인 영역 및 소스 영역를 제공하기 위해서, 어느 정도까지의 '과도 성장(overgrowth)"이 요구된다면, 상기 부분(112B)의 일부는 스트레인되지 않은 물질 또는 스트레인된 물질의 형태로 제공될 수 있는바, 이는 공정 요구사항 및 디바이스 요구사항에 달려있다. 다른 실시예에서, 융기된 드레인 및 소스 영역이 부적절한 경우에는, 그 어떤 융기된 부분도 제공하지 않고 상기 에피택셜 성장공정이 중단될 수도 있다. 이후, 몇몇 예시적인 실시예들에서는, 잘 정립된 기술에 기초하여 후속 제조 단계가 진행되는바, 이는 스페이서(108A), 라이너(109A) 및 캡핑층(107)의 제거, 적절한 측벽 스페이서 구조의 형성 및 소스 및 드레인 영역을 정의하는 적절한 도판트 프로파일을 제공하기 위한 해당 이온주입 공정을 포함할 수 있다. 다른 몇몇 실시예들에서는, 디바이스(100)의 성능을 향상시키기 위해서 2개의 채널 영역들을 갖고 있으며, 완전 공핍 또는 부분 공핍된 트랜지스터 디바이스로서 디바이스(100)의 동작을 가능케하는 적절한 도판트 프로파일이 제공될 수 있다는 점에서, 앞서 언급된 공정 순서가 변경될 수도 있다. 앞서 언급된 바와같이, 극도로 감소된(scaled) SOI-유사 트랜지스터(즉, 층(104A)의 두께가 100nm 및 그 보다 상당히 얇은 경우)에 대해서는, 층(104A)과 매립 절연층(103A) 사이의 계면(114)이 채널 영역으로도 사용될 수 있는바, 따라서 해당 이온주입 공정은, 이러한 추가 채널 영역에 적절한 연결 즉, PN 접합을 제공하기 위해서 변경될 수도 있다. 이를 위해서는, 해당 측벽 스페이서 구조 즉, 측벽 스페이서 구조의 개별 측벽 스페이서의 폭 및 대응하는 이온주입 파라미터들이, 원 하는 도판트 프로파일을 얻기 위해서 재조절될 수도 있다.
도1g는 앞서 설명된 공정 순서가 완료된 이후의 트랜지스터(100)를 도시한 것이다. 따라서, 상기 트랜지스터(100)는 게이트 전극(105)에 인접한 측벽 스페이서 구조(115)를 포함하여 구성되며, 상기 스페이서 구조(115)는 다수의 개별 스페이서들(115A, 115B)을 포함할 수 있는바, 그 갯수 및 치수는 드레인 및 소스 영역(118) 각각의 요망되는 수평 도판트 프로파일에 의존한다. 현 실시예에서는, 2개의 개별 스페이서 요소들 즉, 스페이서(115A) 및 스페이서(115B)가 제공되어, 드레인 및 소스 영역(118)에서 소정의 도판트 프로파일이 얻어진다. 여기서, 해당 PN 접합(119)은 층(104A) 내에서 적절히 위치되어 대응 채널 영역에 적절히 연결되는바, 이는 계면들(121, 114)의 인근에 위치될 수도 있다. 또한, 금속 실리사이드 영역(116, 117)이, 드레인 및 소스 영역(118)과 게이트 전극(105)의 안쪽과 위쪽에 형성될 수 있다. 스트레인된 반도체 물질(112)에 의해서 상기 영역(104A)의 측면이 캡슐화되어 있기 때문에, 대응 스트레인(120)이 계면(114)의 인근에서 뿐만 아니라 계면(121)의 인근에서 상기 층(104A) 내에 효율적으로 형성된다. 도시된 일례에서, 상기 스트레인(120)은 압축성 스트레인으로서 예시되어 있는바, 이는 층(104A) 내의 홀의 이동도와 특히 트랜지스터(100)의 동작 동안에 계면들(121, 114)에서 생성될 수 있는 임의의 채널들 내의 홀의 이동도를 향상시킨다.
앞서 설명된 바와같이, 트랜지스터(100)는 잘 정립된 공정 기술에 기반하여 형성될 수 있는데 몇몇 실시예들에서는, PN 접합(119)을 적절한 방식으로 위치시키기 위해서 적어도 스페이서 구조(115)의 설계 및 대응 이온주입 싸이클이 대응되게 적응되는바, 이는 계면들(121, 114)에서의 2개의 채널 영역들에 연결하기 위함이다. 이후에, 게이트 전극(105) 및 드레인/소스 영역(118)이 충분한 양의 실리콘으로 구성된 경우, 가령, 내화성(refractory) 금속의 증착, 금속 실리사이드로의 변환을 개시시키는 후속 열처리와 같은 잘 정립된 기술에 기초하여, 금속 실리사이드 영역(116, 117)이 형성될 수 있다.
도1g에 도시된 바와같은 디바이스(100)의 구성은 P-채널 트랜지스터에 대해서 특히나 유용한데, 이는 영역(104A)내의 압축성 스트레인이 홀 이동도를 상당히 증가시킬 수 있으며, 이에 의해 디바이스(100)의 전류 구동 능력도 향상시킬 수 있기 때문이다. 다른 실시예에서는, 앞서 설명된 바와같이 대응되게 스트레인된 반도체 물질을 드레인 및 소스 영역(118)에 제공함으로써, 신장성 스트레인이 생성될 수도 있다. 또한, 앞서 설명된 바와같이, 드레인 및 소스 영역(118)의 결정 구조는, 스트레인된 반도체 물질의 에피택셜 성장에 의해서 실질적으로 정의되는바, 이는 또한 반도체층(102)에 의해서 제공된 결정질 템플릿에 기초하고 있다. 따라서, 드레인 및 소스 영역(118)의 결정 구조는 층(104A)의 결정구조에는 실질적으로 무관하게 조절될 수 있는바, 이는 제 2 반도체층(104A)에 기초하여 상이한 유형의 트랜지스터들이 형성될 예정인 경우에는 매우 유리한 장점을 제공한다. 이에 대해서는 도2a 내지 도2f를 참조하여 상세히 후술될 것이다.
도2a는 제 1 트랜지스터(200N)와 제 2 트랜지스터(200P)를 포함하는 반도체 디바이스(250)의 단면도이다. 상기 트랜지스터들(200N, 200P)은, 서로 다른 기판 영역(또는 다이 영역) 상에 제공된 트랜지스터들 및/또는 상이한 구성을 갖는 트랜 지스터들 및/또는 상이한 전도성 유형의 트랜지스터들을 나타낼 수 있다. 예를 들어, 트랜지스터(200N)은 N-채널 트랜지스터를 나타낼 수 있는 반면에 트랜지스터(200P)는 P-채널 트랜지스터를 나타낼 수 있다. 상기 디바이스(250)는, 그 위에 제 1 결정질 반도체층(202)이 형성되어 있는 기판(201)을 더 포함하는바, 상기 제 1 결정질 반도체층(202) 상에는 매립 절연층(203)이 형성되며, 매립 절연층(203) 상에는 제 2 결정질 반도체층(204)이 형성되어 있다. 기판(201) 및 상기 층들(202, 203, 204)의 특성에 관해서는, 기판(101) 및 층들(102, 103, 104)에 대해서 앞서 설명된 것과 같은 동일한 조건(criteria)이 적용된다. 이러한 제조단계에서, 제 1 및 제 2 트랜지스터(200N, 200P)는, 게이트 절연층(206) 상에 형성된 게이트 전극(205)을 포함할 수 있는바, 상기 게이트 전극(205)은 대응 캡핑층(207) 및 측벽 스페이서들(208A)에 의해서 캡슐화된다. 또한, 디바이스의 요구사항에 따라서는, 제 1 및 제 2 트랜지스터(200N, 200P)를 분리하기 위해서 절연 구조(221)가 제공될 수도 있다. 또한, 제 1 트랜지스터(200N)는 하드마스크(222)로 덮혀질 수 있는데, 하드마스크는 실리콘 질화물, 실리콘 이산화물 또는 임의의 또 다른 적절한 물질을 포함할 수 있다.
앞서 설명된 바와같이, 트랜지스터들(200N, 200P)의 하나 이상의 특성들에서의 차이점은, 이들 트랜지스터들의 성능이 개별적으로 개선될 것을 요구할 수도 있는바, 예를 들면, 트랜지스터들(200N, 200P) 중 하나의 채널 영역(들)에서 스트레인을 개별적으로 생성시킴으로써, 또는 또 다른 적절한 방법에 의해서 트랜지스터들의 성능을 개별적으로 개선할 수 있다. 예시적인 일실시예에서, 트랜지스 터(200N)는 N-채널 트랜지스터를 나타낼 수도 있는바, 이 N-채널 트랜지스터의 전자 이동도는, (100) 표면 방향을 갖는 실리콘 기반층으로서 층(204)을 제공함으로써, 적당한 높은 레벨로 유지될 수도 있다. 제 2 트랜지스터(200P)는 P-채널 트랜지스터를 나타낼 수도 있는바, 제 2 트랜지스터(200P)의 감소된 홀 이동도((100) 실리콘 내에서 홀들의 이동도가 감소되기 때문인)는, 드레인 및 소스 영역 각각에 내장되어 있는 스트레인된 반도체 물질에 의해서 각각의 채널 영역내에 스트레인을 국부적으로 인가함으로써, 개선될 수 있다. 이러한 내용은 도1a 내지 도1g를 참조하여 트랜지스터(100)에 대해서 설명된 것과 유사하다. 또한, 제 2 트랜지스터(200N)에 형성될 드레인 및 소스 영역의 접합 저항(junction resistance)은, 홀 이동도를 증가시키는 (110) 방향의 실리콘을 적어도 이러한 트랜지스터 영역에 제공함으로써, 개선될 수 있다. 결과적으로, 제 1 반도체층(202)의 결정 방향은 (110)으로 선택될 수 있는바, 따라서 후속 공정을 위한 결정 템플릿을 제공할 수 있으며, 이는 트랜지스터(200P)의 직렬 저항(series resistance)을 향상시키기에 매우 유용하다.
도2a에 도시된 디바이스(250)는 잘 정립된 공정기술에 기초하여 제조될 수 있는데, 이는 도1a를 참조하여 설명된 바와같다. 또한, 예를 들면, 도1a에서 설명된 바와같은 공정기술에 근거하여 게이트 전극(205)을 캡슐화한 다음에, 잘 정립된 포토리소그래피 공정 및 식각공정에 기초해서, 하드마스크(222)가 형성될 수 있다. 예를 들면, 얇은 라이너층(미도시)이 증착되고 이후 하드마스크 물질이 형성될 수도 있는바, 이후 하드 마스크 물질은 대응하는 포토리소그래피 마스크에 기초하여 식각되며, 여기서 상기 라이너층은 식각정지층으로서 작용할 수도 있다. 이후, 노출된 트랜지스터(200P)로부터 상기 라이너층이 제거되면, 도2a에 도시된 바와같은 구조가 얻어진다. 다음으로, 트랜지스터(200P)의 노출된 부분을 선택적으로 식각하기 위해서, 리세스(또는 캐비티) 식각공정 수행되는바, 이에 의해 층(204)과 층(203)을 지나서 반도체층(202) 안으로까지 확장된 리세스가 형성된다. 앞서 설명된 바와같이, 후속 에피택셜 성장공정 동안에, 층(204)으로 인한 간섭(interference)이 감소될 수 있는바, 특히 상기 층(204)과 상기 층(202)이 상이한 결정 방향, 물질 조성 등등을 갖는 경우에 간섭을 감소시킬 수 있다. 따라서, 예시적인 일실시예에서는, 에피택셜 성장공정 이전에 스페이서층이 먼저 형성될 수도 있다.
도2b는 제 2 트랜지스터(200P)의 캡슐화된 게이트 전극(205)에 인접한 리세스(211)를 형성하기 위한 이방성 식각공정 이후의 디바이스(250)를 도시한 것으로, 또한, 상기 디바이스(250) 상에는 스페이서층(213)이 컨포멀하게 형성되어 있다. 예를 들어, 상기 스페이서층(213)은 실리콘 이산화물, 실리콘 산화질화물 또는 후속 에피택셜 성장공정 동안에 반도체 물질의 증착을 실질적으로 방해할 수 있는 임의의 적절한 유전물질을 포함할 수 있다. 다른 실시예들에서는, 가령, 층(202)과 비교하여 매우 다른 결정 특성을 갖는 강하게 도핑된 반도체, 또는 임의의 내화성 금속 또는 적당한 전도도를 나타내면서도 후속 에피택셜 성장공정의 증착속도를 감소시킬 수 있는 금속 화합물과 같은 전도성 물질을 증착하기 위한 임의의 적절한 증착기술(가령, 화학기상증착법(CVD), 원자층증착법(ALD))에 의해서, 극도로 얇은 물질층이 형성될 수도 있다. 예시적인 몇몇 실시예들에서는, 상기 층(213)의 두께 는 약 1nm 보다도 더 얇을 수도 있는바, 이는 후속 에피택셜 성장공정이 완료되기 전에는 상기 층(213)이 제거되지 않는 경우에 있어서, 디바이스의 행동에 대한 상기 층(213)의 영향을 감소시키기 위해서이다.
이후, 디바이스(250)상에는, 잘 정립된 공정 레시피에 따라 이방성 식각공정이 진행되는바, 이는 디바이스의 수평 부분으로부터 상기 층(213)의 물질을 제거하기 위함이다.
도2c는 앞서 언급된 스페이서 형성 공정이 완료된 이후에, 디바이스(250)를 도시한 것이다. 따라서, 상기 디바이스(250)는, 리세스(211)의 측벽부 상에 형성된 스페이서(213A)를 포함하고 있다. 몇몇 실시예에서, 상기 스페이서(213A)는, 후속 에피택셜 성장공정 동안에 반도체 물질의 증착을 방지하거나 또는 적어도 감소시킬 수 있는 물질로 구성되는바, 다른 한편으로 상기 물질은 상기 스페이서(213A)가 후속 에피택셜 성장공정 동안에 제거되지 않아도 될 정도의 적당히 높은 전도도를 가질 수 있다. 예를 들면, 상이한 특성들 및 상당히 다른 격자 간격을 갖는 강하게 도핑된 반도체 물질이 사용될 수 있다. 또한, 층(202)에 의해서 그 특성이 실질적으로 결정되는 스트레인된 반도체 물질(212)에 의해서 상기 리세스(211)가 충진될 수도 있는바, 여기서 층(204A)으로부터의 영향은 스페이서(213A)에 의해서 상당한 정도로 억제될 수 있다. 예시적인 일실시예에서, 상기 물질(212)은 (110) 방향을 갖는 스트레인된 실리콘/게르마늄을 포함할 수 있다. 다른 실시예에서는, 도1c를 참조하여 설명된 바와같이, 다단계의 에피택셜 성장공정을 수행함으로써, 후속 공정이 계속될 수도 있다.
도2d는 제 1 단계의 에피택셜 성장 이후의 디바이스(250)를 도시한 것으로, 스트레인된 물질일 수도 있고 또는 스트레인되지 않은 물질일 수도 있는 반도체 물질의 제 1 부분(212A)이 리세스(211) 내에 형성된다. 또한, 상기 스페이서(213A)는 부분적으로 제거되어, 영역(204A)의 측벽(204S)을 노출시키는 스페이서(213B)를 형성할 수도 있다. 스페이서(213A)에 대한 부분적인 제거는, 등방성 식각공정에 의해서 수행될 수 있는바, 이는 스페이서(113A)에 대해서 앞서 설명된 바와같다.
도2e는 에피택셜 성장공정이 완료되고, 게이트 전극(205)을 에워쌌던 것들이 제거되고, 하드마스크(222)가 제거된 이후의 반도체 디바이스(250)를 도시한 것이다. 따라서, 상기 디바이스(250)는 스트레인된 반도체 물질의 위쪽부분(212B)을 포함하고 있는바, 상기 위쪽부분(212B)은 계면(214)에서 시작되거나 또는 이보다 더 낮은 임의의 지점에서 시작되며, 이제 상기 위쪽부분(212B)은 원하는 유형의 스트레인을 영역(204A) 내에 생성하기 위해서, 측벽(204S)을 통해 영역(204) 안으로 소정의 스트레스를 가한다. 예를 들어, 트랜지스터(200P)가 P-채널 트랜지스터를 나타내는 경우에는, 위쪽부분(212B)에 의해서 압축성 스트레인이 생성될 수 있다. 앞서 설명된 바와같이, 융기된 드레인/소스 영역을 갖는 트랜지스터 구조가 형성되는 경우에는, 설계 요구에 따라서 원하는 정도만큼의 과도 성장이 제공될 수도 있다. 위쪽 부분(212B) 및 아래쪽 부분(212A)은, 반도체층(202)에 의해서 실질적으로 결정되는 결정학적인(crystallographic) 특성들을 가질 수 있다는 점을 유의해야 하는바, 이는 앞서 설명된 바와같다. 에피택셜 성장공정의 마지막 단계 동안에 측벽(204S)이 "나중에(late)" 노출되기 때문에, 위쪽부분(212B)에 대한 상기 층(204A)의 영향(즉, 격자 불일치)은 상당히 감소하며, 따라서 상기 위쪽부분(212B)의 전기적 특성은 반도체층(202)에 의해서 실질적으로 결정된다. 예컨대, 층(202)에 (110) 방향이 제공된다면, 위쪽부분(212B) 역시 실질적으로 (110) 방향을 가지게 될 것이며, 더불어 용인할 수 있는 격자 불규칙성(lattice irregularity)을 표면(204S) 근처에서 가질 것이다. 따라서, 위쪽부분(212B)의 전체 저항(즉, 홀 이동도)은 상당히 개선될 것이며, 트랜지스터(200P)의 전류 구동 능력 역시 추가적으로 증가할 것이다.
도2f는 다음 제조 단계에서의 디바이스(250)를 도시한 것이다. 여기서, 제 1 및 제 2 트랜지스터(200N, 200P) 각각은, 하나 이상의 개별 스페이서 요소(215A, 215B)를 갖는 스페이서 구조(215)를 포함하여 구성되며, 상기 스페이서 구조(215)는, 요망되는 도판트 프로파일을 트랜지스터(200N, 200P)의 드레인 및 소스 영역(218)에서 얻기 위하여 적절한 치수를 갖는바, 이는 도1g를 참조하여 설명된 바와 같다. 결과적으로, N-채널 및 P-채널 트랜지스터가 고려되는 경우, 상이한 전도 타입일 수도 있는 상기 도판트 프로파일 및 대응 PN 접합(219)의 위치는, 부분 공핍 또는 완전 공핍 SOI 유사 트랜지스터에 대해서 이중 채널 구조가 형성되도록 정의될 수도 있는바, 여기서 상기 활성층(204A)은 앞서-특정된 범위의 두께를 갖는다. 또한, 대응 금속 실리사이드 영역(216 및 217)이 게이트 전극(205) 및 드레인/소스 영역(218)에 형성될 수도 있다.
디바이스(250)를 형성하기 위한 임의의 제조 공정 및 기술에 관해서는, 트랜지스터(100)에 대하여 앞서 설명된 바와같은 동일한 기준이 적용되지만, 대응 이온 주입 싸이클은 각각의 트랜지스터(200N, 200P)에 대해서 개별적으로 수행된다. 따라서, 트랜지스터(200P)는 원하는 유형의 스트레인(220)을 제공하는 드레인 및 소스 영역(218)을 포함하며, 상기 스트레인은 게이트 절연층(206)과 층(204A) 사이의 계면(221)에 제공되며 또한 매립 절연층(203A)과 층(204A) 사이의 계면(214)에도 제공된다. 또한, 에피택셜 성장된 물질의 결정 성질들을 적절히 선택함으로써, 드레인 및 소스 영역(218)의 직렬 저항이 감소될 수 있는바, 상기 에피택셜 성장된 물질은 층(204A)의 결정 방향과는 상이한 결정 방향을 가질 수도 있다. 따라서, 적절히 선택된 층(204A)의 결정 방향때문에, 트랜지스터(200N)는 개선된 전자 이동도를 가질 수 있으며, 반면에 스트레인(220)을 제공하고, 최적의 결정 방향을 드레인 및 소스 영역(218)에 제공함으로써, 제 2 트랜지스터(200P)의 성능이 개선될 수 있다. 예컨대, 추가 스트레인-유도 매커니즘이 제공되는 다른 구성들이 선택될 수도 있다는 점을 유의해야 하는바, 예를 들면, 측벽 스페이서 구조(215)의 형태이거나 및/또는 제 1 트랜지스터(200N)와 제 2 트랜지스터(200P) 위에 형성되는 컨택 식각정지층(미도시)에 의한 것을 들 수 있다. 또한, 트랜지스터(200N, 200P)들 중 하나를 프로세싱하는 동안에 다른 하나를 적절히 마스킹함으로써, 내장된 스트레인된 반도체층이 제 1 트랜지스터(200N)에 제공될 수도 있는바, 이는 제 1 트랜지스터(200N)의 성능을 더욱 향상시키기 위함이다.
결론적으로, 본 발명은 SOI 디바이스 및 SOI-유사 디바이스에서 향상된 스트레인-생성 매커니즘을 가능케하는 기술을 제공하는바 본 발명에서는, 매립 절연층을 지나서 확장하는 리세스에 기초하여, 내장된 스트레인된 반도체층이 형성되며, 따라서 그 하부의 결정질 물질을 성장 템플릿으로 이용할 수 있다. 결과적으로, 상기 스트레인된 반도체층이, 매립 절연층 상에 형성된 전체 활성 반도체 영역의 인근에 형성될 수 있으며, 이에 의해 스트레스 전달 매커니즘을 향상시킬 수 있다. 또한, 스트레인된 반도체층의 결정질 특성은, 활성 반도체층의 결정질 특성으로부터 실질적으로 분리(decoupling)될 수도 있기 때문에, 성능 개선을 위한 추가적인 설계 유연성을 제공할 수 있는바, 진보된 CMOS 기술에서와 같이, 상이한 전도 유형의 트랜지스터들이 형성되어야만 하는 경우에는 더욱 그러하다.
가령, 완전 공핍 또는 부분 공핍 트랜지스터들과 같은, 매우 얇은 SOI 트랜지스터가 형성되는 정교한 응용예들에서는, 2개의 계면들 즉, 게이트 절연층과 활성영역 사이의 계면 및 활성 영역과 매립 절연층 사이의 계면 모두가 채널 영역으로서 이용될 수 있는바, 상기 2개의 채널 모두는 내장된 반도체 물질에 기초하여 효율적으로 스트레인될 수 있다.
앞서 개시된 특정한 실시예들은 단지 예시적인 것으로, 본 발명은 본 명세서에 개시된 내용의 이점을 갖는 해당 기술분야의 당업자들에게는 자명한, 상이하지만 등가적인 방식으로 수정 및 실행될 수 있다. 예를 들면, 앞서 설명된 공정 단계들은 다른 순서로 실행될 수도 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 어떠한 제한도 없다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 범위내에 있다고 고려된다. 따라서, 본 명세서에서 보호받고자 하는 사항은 하기의 특허청구범위에 서술된 바와 같다.

Claims (12)

  1. 반도체 디바이스로서,
    기판(101, 201) 상에 형성된 제 1 결정질 반도체층(102, 202);
    상기 제 1 결정질 반도체층(102, 202) 상에 형성된 매립 절연층(103, 203);
    상기 매립 절연층(103, 203) 상에 형성된 제 2 결정질 반도체층(104, 204) -상기 제 1 결정질 반도체층(102, 202)의 결정방향과 상기 제 2 결정질 반도체층(104, 204)의 결정방향은 서로 다름 -; 및
    실리콘 및 게르마늄 포함 물질과 실리콘 및 탄소 포함 물질중 적어도 하나를 포함하며 제 1 트랜지스터의 채널 영역내에 스트레인을 생성하는 스트레인된 반도체 물질(112, 212)을 포함하는 제 1 드레인 및 소스 영역(118, 218), 상기 제 2 결정질 반도체층(104, 204) 위에 형성된 제 1 게이트 전극(105, 205), 그리고 상기 제 1 게이트 전극(105, 205)과 상기 제 2 결정질 반도체층(104, 204) 사이에 정의된 게이트 절연층(106, 206)을 포함하는 제 1 트랜지스터(100, 200)
    를 포함하여 구성되며,
    상기 스트레인된 반도체 물질(112, 212)은 상기 제 1 결정질 반도체층(102, 202) 안으로 확장하며,
    상기 제 1 드레인 및 소스 영역은 제 1 채널영역과 제 2 채널영역을 정의하는 도판트 프로파일을 포함하며, 상기 제 1 채널영역은 상기 게이트 절연층(106, 206)과 상기 제 2 결정질 반도체층(104, 204)의 계면(121, 221)에 위치하고, 그리고 상기 제 2 채널영역은 상기 매립 절연층(103, 203)과 상기 제 2 결정질 반도체층(104, 204)의 계면(114, 214)에 위치하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 결정질 반도체층(102, 202)과 상기 제 2 결정질 반도체층(104, 204)은, 물질 조성이 서로 상이한 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 2 결정질 반도체층(104, 204) 내에 압축성 스트레인을 생성하기 위 하여 상기 스트레인된 반도체 물질(112, 212)이 선택되며, 상기 제 1 결정질 반도체층(102, 202)은 <110> 방향의 실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 2 결정질 반도체층(104, 204) 내에 신장성 스트레인을 생성하기 위하여 상기 스트레인된 반도체 물질(112, 212)이 선택되며, 상기 제 1 결정질 반도체층(102, 202)은 <100> 방향의 실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 드레인 및 소스 영역(118, 218)은 융기된 드레인 및 소스 영역인 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 결정질 반도체층(102, 202) 안으로 확장함이 없이
    상기 제 2 결정질 반도체층(104, 204) 내에 형성된 제 1 드레인 및 소스 영역(218)을 갖는 제 2 트랜지스터(200N)
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터(100, 200)는 P-채널 트랜지스터(200P)이며 상기 제 1 결정질 반도체층(202)은 <110> 방향을 가지며, 상기 제 2 트랜지스터는 N-채널 트랜지스터(200N)이며 상기 제 2 결정질 반도체층(204)은 <100> 방향을 갖는 것을 특징으로 하는 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 제 1 트랜지스터(100, 200)는 N-채널 트랜지스터이며 상기 제 1 결정질 반도체층은 <100> 방향을 가지며, 상기 제 2 트랜지스터는 P-채널 트랜지스터이며 상기 제 2 결정질 반도체층은 <110> 방향을 갖는 것을 특징으로 하는 반도체 디바이스.
  9. 제 1 트랜지스터(100, 200)의 제 1 게이트 전극(105, 205)에 인접한 리세스(111, 211)를 형성하는 단계 -상기 제 1 게이트 전극(105, 205)은 기판(101, 201) 위에 형성되며, 상기 기판은 제 1 결정질 반도체층(102, 202), 상기 제 1 결정질 반도체층(102, 202) 상에 형성된 매립 절연층(103, 203) 및 상기 매립 절연층(103, 203) 상에 형성된 제 2 결정질 반도체층(104, 204)을 포함하며, 상기 리세스(111, 211)는 상기 제 1 결정질 반도체층(102, 202) 안으로 확장하며, 상기 제 1 결정질 반도체층(102, 202)의 결정 방향과 상기 제 2 결정질 반도체층(104, 204)의 결정 방향은 상이함- 와;
    트랜지스터의 채널 영역에 스트레인을 생성하도록 구성되며, 실리콘 및 게르마늄 포함 물질과 실리콘 및 탄소 포함 물질중 적어도 하나를 포함하는, 스트레인된 반도체 물질(112, 212)을 상기 리세스(111, 211) 내에 에피택셜 성장시키는 단계와; 그리고
    상기 스트레인된 반도체 물질(112, 212) 안으로 이온종들(dopant species)을 이온주입함으로써, 드레인 및 소스 영역(118, 218)을 상기 스트레인된 반도체 물질(112, 212)에 형성하는 단계
    를 포함하는 방법.
  10. 삭제
  11. 제 9 항에 있어서,
    제 1 채널영역 및 제 2 채널영역을 정의하기 위해서 상기 이온주입된 이온종들의 도판트 프로파일을 조절하는 단계
    를 더 포함하며,
    상기 제 1 채널영역은 게이트 절연층과 상기 제 2 반도체층의 계면(121, 221)에 위치하고, 상기 제 2 채널영역은 상기 매립 절연층(103, 203)과 상기 제 2 반도체층(104, 204)의 계면(114, 214)에 위치하는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서,
    상기 리세스(111, 211)의 측벽 상에 측벽 스페이서(113, 213)를 형성하는 단계를 더 포함하며,
    스트레인된 상기 반도체 물질(112, 212)을 에피택셜 성장시키는 상기 단계 는,
    스트레인된 상기 반도체 물질(112, 212)의 제 1 부분(112A, 212A)을 성장시키는 단계;
    상기 리세스(111, 211) 내의 상기 측벽 스페이서(113, 213)의 노출된 부분을 제거하는 단계; 및
    상기 에피택셜 성장공정을 계속하는 단계
    를 포함하는 것을 특징으로 하는 방법.
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