CN102856198B - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；在所述沟槽的侧壁形成侧墙；在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。相应地，本发明还提供一种使用上述方法形成的半导体结构。本发明提供的制造方法和半导体结构使得半导体器件在工作时金属层与SOI衬底的体硅层之间的电容减小，有利于提升半导体器件的性能。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。
绝缘体上硅(Silicon-On-Insulator，SOI)具有较好的介质隔离特性，采用SOI制成的集成电路具有寄生电容小、集成密度高、速度快、工艺简单和短沟道效应小等优势，通常SOI衬底包括三层主要结构，分别是体硅层、体硅层之上的氧化埋层(Buried Oxide Layer，BOX层)和覆盖在所述BOX层之上的SOI层，所述SOI层的材料通常是单晶硅。
现有技术工艺中，使用上述SOI衬底生产半导体器件在形成与源/漏区的接触塞时，由于器件尺寸的减小，接触塞底部与源/漏区的接触面积有限，因此接触电阻较大。为了提升半导体器件的性能，希望减小上述接触电阻。如图1所示，可以先对SOI衬底进行刻蚀，例如刻蚀栅极结构16两侧的SOI层11和BOX层12，形成暴露BOX层12的沟槽，然后在该沟槽中形成金属层15，金属层15与栅极结构16下方的SOI层相接触。由于金属的电阻远远低于半导体材料，因此图1示出的半导体结构具有较低的接触电阻。但是该半导体结构仍然具有一定的缺点，由该半导体结构加工形成的半导体器件在工作时，金属层15与体硅层13之间存在较大的电容，这会降低半导体器件的性能。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以减少半导体器件在工作时金属层与SOI衬底的体硅层之间的电容。
一方面，本发明提供了一种半导体结构的制造方法，该方法包括：
a)提供SOI衬底，并在所述SOI衬底上形成栅极结构；
b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
c)在所述沟槽的侧壁形成侧墙；
d)在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。
另一方面，本发明还提供了另一种半导体结构的制造方法，该方法包括：
a)提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；
b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
c)在所述沟槽的侧壁形成侧墙；
d)在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。
e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。
相应地，本发明还提供了一种半导体结构，该该半导体结构包括SOI衬底、栅极结构、侧墙和金属层，其中：
所述SOI衬底包括SOI层和BOX层；
所述栅极结构形成在所述SOI层之上；
所述金属层形成在所述栅极结构两侧的所述SOI衬底内，该金属层与所述栅极结构下方的所述SOI层相接触，并延伸至所述BOX层内；
所述金属层与所述BOX层之间存在侧墙。
本发明提供的半导体结构及其制造方法首先在SOI衬底上形成延伸至BOX层的沟槽，然后在该沟槽的侧壁形成侧墙，最后在沟槽中形成金属层，由于所述侧墙具有一定的厚度，因此所述金属层与SOI衬底的体硅层的距离变大，并且该金属层正对体硅层的下表面的面积减小，上述距离变大和面积减小使得半导体器件在工作时金属层与SOI衬底的体硅层之间的电容减小，有利于提升半导体器件的性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是现有技术形成的半导体结构的剖视结构示意图；
图2是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；
图3至图10是根据本发明的一个具体实施方式按照图2(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；
图11至图15是根据本发明的另一个具体实施方式按照图2(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
以下首先给出本发明提供的半导体结构的一种优选具体实施方式，请参考图8，图8是根据本发明的半导体结构的一个具体实施方式的剖视结构示意图，该半导体结构包括栅极结构200、侧墙160和金属层150，其中：
所述SOI衬底包括SOI层100和BOX层110；
所述栅极结构200形成在所述SOI层100之上；
所述金属层150形成在所述栅极结构200两侧的所述SOI衬底内，该金属层150与所述栅极结构200下方的所述SOI层100相接触，并延伸至所述BOX层110内；
所述金属层150与所述BOX层110之间存在侧墙160。
此外，在栅极结构200的两侧还形成侧墙210。
优选地，金属层150与所述SOI衬底的隔离区120之间也存在侧墙160。
所述SOI衬底至少具有三层结构，分别是：体硅层130、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO2，BOX层的厚度通常大于100nm；SOI层100的材料是单晶硅、Ge或III-V族化合物，本具体实施方式中选用的SOI衬底是具有UltrathinSOI层100的SOI衬底，因此该SOI层100的厚度通常小于100nm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用SiO2、Si3N4或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。
栅极结构200包括栅极介质层和栅极堆叠。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。
金属层150的材料可以选用W、Al、TiAl、TiN或其组合，在本实施例中进行平坦化处理使金属层150的上平面与栅极结构200的下平面齐平。该金属层150不仅与SOI层100和BOX层110相接触，优选地还与隔离区120相接触。该金属层150的厚度范围是50nm～150nm。在其他一些实施例中，金属层150未经过平坦化处理，相邻之间的半导体器件通过金属层150形成相互电连接，以形成半导体器件的局部互联。
优选地，侧墙160的材料为低k材料，例如SiO2、SiOF、SiCOH、SiO、SiCO、SiCON或其组合。
可选地，如图10所示，经过后续加工后，该半导体结构还包括覆盖栅极结构200和金属层150的介质层300，该介质层300内包括：与金属层150接触的第一接触塞330，和/或与所述栅极结构200接触的第二接触塞340。介质层300的材料可以包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合，其厚度范围可以是40nm-150nm，如80nm、100nm或120nm；第一接触塞330和第二接触塞340嵌于介质层300内，其材料可以选用W、Al、TiAl合金中任一种或其组合。需要说明的是，在后栅工艺中，如果栅极结构200是伪栅，则在介质层300形成之前已经将所述伪栅替换为栅极堆叠结构。
在同一个半导体器件之中，根据制造需要可以包括上述实施例或其他合适的半导体结构。
下文中将结合本发明提供的半导体结构的制造方法对上述实施例进行进一步的阐述。
请参考图2(a)，图2(a)是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图，该方法包括：
步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结构；
步骤S102，刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
步骤S103，在所述沟槽的侧壁形成侧墙；
步骤S104，在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。
下面结合图3至图8对步骤S101至步骤S103进行说明，图3至图8是根据本发明的一个具体实施方式按照图1示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
参考图3和图4，执行步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结构200。
首先参考图3，其中，所述SOI衬底至少具有三层结构，分别是：体硅层130、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO2，BOX层的厚度通常大于100nm；SOI层100的材料是单晶硅、Ge或III-V族化合物，本具体实施方式中选用的SOI衬底是具有UltrathinSOI层100的SOI衬底，因此该SOI层100的厚度通常小于100nm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用SiO2、Si3N4或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。
接下来参考图4，在所述SOI衬底上形成栅极结构200，在前栅工艺中，该栅极结构200的形成过程如下：形成覆盖SOI层100和隔离区120的栅极介质层、覆盖栅极介质层的栅金属层、覆盖栅金属层的栅电极层、覆盖栅电极层的氧化物层、覆盖氧化物层的氮化物层、以及覆盖氮化物层并用于构图以刻蚀出栅极堆叠的光刻胶层，其中，栅极介质层的材料可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、A12O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度在1nm～4nm之间；栅金属层的材料可以选用TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTa中的一种或其组合，其厚度在5nm～20nm之间；栅电极层的材料可以选用Poly-Si，其厚度在20nm～80nm之间；氧化物层的材料是SiO2，其厚度在5nm～10nm之间；氮化物层的材料是Si3N4，其厚度在10nm～50nm之间；光刻胶层的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料等。上述多层结构中除所述光刻胶层以外，可以通过化学气相沉积、高密度等离子体CVD、ALD、等离子体增强原子层淀积、脉冲激光沉积或其他合适的方法依次形成在SOI层100上。光刻胶层构图后可以刻蚀上述多层结构形成如图3所示的栅极结构200。
在后栅工艺中，栅极结构200包括伪栅和承载伪栅的栅介质层，可以在随后的步骤中进行替代栅工艺，移除伪栅以形成所需的栅极堆叠结构。
通常地，可以考虑在栅极结构200形成后，在该栅极结构200的两侧形成侧墙210，用于将栅极结构200隔开。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。
请参考图5，执行步骤S102，刻蚀栅极结构200两侧的所述SOI衬底的SOI层100和BOX层110，以形成暴露BOX层110的沟槽140，该沟槽140至少部分进入BOX层110。具体而言，使用合适的刻蚀工艺首先移除栅极结构200两侧的SOI层100，然后移除暴露出来的一部分BOX层110，以形成沟槽140，因此沟槽140不仅暴露了BOX层110余下的部分，在空间上部分地替代未经刻蚀的BOX层110，沟槽140部分进入BOX层110。沟槽140的深度是刻蚀掉的SOI层100的厚度与刻蚀掉的BOX层110的厚度之和，就本具体实施方式选用的SOI衬底而言，通常BOX层110的厚度大于100nm，Ultrathin SOI层100的厚度为20nm～30nm，因此沟槽140的深度范围在50nm～150nm之间。
请参考图6，执行步骤S103，在沟槽140的侧壁形成侧墙160。可以选用合适的沉积方法或选择生长方法使侧墙160形成在沟槽140的侧壁。在本实施例中，沟槽140的宽度较大，并暴露部分隔离区120。如图6所示，侧墙160在本实施例中形成在暴露的BOX层110的侧壁上，以及暴露的隔离区120的侧壁上。对于本实施例的侧墙160的形成方法可以参考如下步骤：首先将整个栅堆叠以及与栅堆叠的侧墙相邻的部分采用光刻胶或其他掩模遮盖，然后刻蚀形成紧邻STI 120的侧墙160，将光刻胶或其他掩模去除；然后将STI 120以及紧邻STI120且已经刻蚀完成的侧墙160采用光刻胶或其他掩模遮盖，然后刻蚀形成紧邻BOX 110侧壁的侧墙160，本领域技术人员可知，这一步刻蚀至少可分成三个步骤进行，例如首先以侧墙210为停止层进行一次刻蚀，接着以SOI层100为停止层进行第二次刻蚀，最后以BOX110的侧壁为停止层进行第三次刻蚀，直到形成如图6所示的侧墙160的形状。本领域技术人员也可以采取知晓的其他工艺刻蚀形成如图6所示的侧墙160的形状。
在另一实施例中，例如图7示出的半导体结构，形成的沟槽140宽度有限，并未暴露隔离区120，因此侧墙160只形成在暴露的BOX层的侧壁上。优选地，侧墙160的材料为低k材料，例如SiO2、SiOF、SiCOH、SiO、SiCO、SiCON或其组合。本领域技术人员也可以采取他们知晓的上述工艺或其他工艺刻蚀形成如图7所示的侧墙160的形状。
参考图8，执行步骤S104，在沟槽140内形成覆盖侧墙160的金属层150，该金属层150与栅极结构200下方的SOI层100相接触。该金属层150的材料可以选用W、Al、TiAl、TiN或其组合。金属层150可以选用合适的沉积工艺形成在沟槽140内，例如选用CVD工艺形成。
在本实施例中，形成金属层150后，可以对该金属层150进行化学机械抛光的平坦化处理，使得该金属层150的上平面与栅极结构200的下平面齐平。在该半导体结构的后续加工中，可能还需形成暴露该金属层150的接触孔，为了降低刻蚀时对准的难度，可以考虑扩大金属层150的面积，基于上述考虑，可选地，在步骤S102中扩大刻蚀所述SOI衬底的范围，使形成的沟槽140具有较大的面积，方便后续加工中降低刻蚀接触孔的对准难度，例如完全刻蚀栅极结构200与隔离区120之间的SOI层100和部分BOX层110，使得沟槽140暴露部分隔离区120，因此在步骤S104中形成的金属层150相应地上平面的面积也较大。
在其他一些实施例中，上述CMP步骤并不是必须的，可以对金属层150进行合适的刻蚀，使得相邻之间的半导体器件通过金属层150形成相互电连接。
可选地，请参考图9，本实施例提供的方法还可以包括步骤S105，其具体包括：形成覆盖栅极结构200和金属层150的介质层300，并在该介质层300中分别形成暴露至少部分所述金属层150的第一接触孔310，以及暴露至少部分所述栅极结构200的第二接触孔320。介质层300可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。介质层300的材料可以包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。对该介质层300进行CMP处理后，通常介质层300的厚度范围可以是40nm-150nm，如80nm、100nm或120nm，如图9所示，贯穿介质层300的第一接触310停止在金属层150上并暴露至少部分金属层150，另一贯穿栅极结构200之上的介质层300的第二接触孔320暴露至少部分栅极结构200。介质层300形成前，栅极结构200通常都经过处理形成为暴露的金属栅极200。在一次使用干法刻蚀、湿法刻蚀或其他合适的刻蚀方式刻蚀介质层300形成第一接触孔310和第二接触孔320的过程中，可以将金属层150的上平面作为刻蚀第一接触孔310的停止层，同时将金属栅极200的上平面作为刻蚀第二接触孔320的停止层，因此刻蚀第一接触孔310和第二接触孔320都分别具有对应的停止层，这样对刻蚀工艺的控制性要求降低，即降低了刻蚀的难度。后续加工中通常在第一接触孔310和第二接触孔320内填充金属，如图10所示，形成第一接触塞330和第二接触塞340，优选地，所述金属为W，当然根据半导体的制造需要，所述金属的材料还可以选用W、Al、TiAl合金中任一种或其组合。
请参考图2(b)，图2(b)是根据本发明的半导体结构的制造方法的另一个具体实施方式的流程图，该方法包括：
步骤S201，提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；
步骤S202，刻蚀所述掩膜两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
步骤S203，在所述沟槽的侧壁形成侧墙；
步骤S204，在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。
步骤S205，移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。
下面结合图11至图15对步骤S201至步骤S205进行说明，图11至图15是根据本发明的一个具体实施方式按照图2(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
图2(b)所示出的方法与图2(a)所示出的方法的区别在于：图2(a)中的流程，先在衬底上形成栅极结构，然后进行刻蚀形成沟槽，进一步在沟槽的侧壁形成侧墙，之后在沟槽内形成覆盖所述侧墙的金属层；而图2(b)中所示出的方法流程，是先在衬底上形成掩膜，将需要形成栅极结构的区域掩盖起来，之后与图2(a)中的步骤一样，进行刻蚀形成沟槽，进一步在沟槽的侧壁形成侧墙，之后在沟槽内形成覆盖所述侧墙的金属层，区别在于，最后去除掩膜，在去除掩膜的区域形成栅极结构。
下面具体介绍形成掩膜以及去除掩膜的步骤，其余与图2(a)中所示出方法流程一样的步骤可以参考前文部分的相关说明，在此不再赘述。
如图11所示，在SOI衬底上覆盖掩膜400，通常选用光刻胶为掩膜。然后，通过光刻工艺，将光刻胶掩膜图案化，进而，利用图案化的光刻胶掩膜，通过刻蚀工艺，形成希望的形状，本发明中即为栅极线的形状。之后进行刻蚀，形成沟槽140，所述沟槽140的深度的范围是50nm～150nm。所述沟槽140暴露部分所述SOI衬底的隔离区120。
在沟槽140内形成侧墙160。侧墙160的材料为低k材料。如图12所示，侧墙160可以形成在暴露的BOX层110的侧壁上，以及暴露的隔离区120的侧壁上。还可以并不暴露隔离区120，因此侧墙160只形成在暴露的BOX层的侧壁上，如图15所示。
如图13所示，在沟槽140内形成覆盖侧墙160的金属层150。所述金属层150的材料包括W、Al、TiAl、TiN或其组合。形成金属层150之后，去除掩膜，可选的，可以进行平坦化处理，使金属层150、SOI层100以及隔离区120的上表面齐平。
如图14所示，在前述掩膜覆盖的区域上形成栅极结构200。可选的，还可以在栅极结构200的两侧形成侧墙210。可选的，还可以在SOI衬底中进一步形成源/漏区。
可选地，本实施例提供的方法还可以包括步骤S206，其具体包括：形成覆盖栅极结构200和金属层150的介质层300，并在该介质层300中分别形成暴露至少部分所述金属层150的第一接触孔310，以及暴露至少部分所述栅极结构200的第二接触孔320。可参考图9，具体形成接触孔的工艺流程可以在本说明书前述相关部分的找到具体介绍，在此不再赘述。
本发明提供的半导体结构及其制造方法首先在SOI衬底上形成延伸至BOX层110的沟槽140，然后在该沟槽140的侧壁形成侧墙160，最后在沟槽中形成金属层，由于侧墙160的存在并且侧墙160具有可控的厚度，因此所述金属层150与SOI衬底的体硅层130的被侧墙160分隔得更远，两者间距离变大，并且由于侧墙160占据了部分暴露的BOX层110的表面，因此金属层150正对体硅层130的下表面的面积减小，上述距离变大和面积减小使得半导体器件在工作时金属层150与体硅层130之间的电容减小，有利于提升半导体器件的性能，同时也保证了源漏区与金属塞接触的面积足够大。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (13)

1.一种半导体结构的制造方法，其特征在于，该方法包括：
a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)；
b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；
c)在所述沟槽(140)的侧壁形成侧墙(160)；
d)在所述沟槽(140)内形成覆盖所述侧墙(160)的金属层(150)，该金属层(150)与所述栅极结构(200)下方的所述SOI层(100)相接触。
2.一种半导体结构的制造方法，其特征在于，该方法包括：
a)提供SOI衬底，在该SOI衬底上覆盖掩膜(400)，所述掩膜掩盖的区域为预定形成栅极线的区域；
b)刻蚀所述掩膜(400)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；
c)在所述沟槽(140)的侧壁形成侧墙(160)；
d)在所述沟槽(140)内形成覆盖所述侧墙(160)的金属层(150)，该金属层(150)与所述栅极结构(200)下方的所述SOI层(100)相接触；
e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构(200)。
3.根据权利要求1或2所述的方法，其特征在于：
所述沟槽(140)的深度的范围是50nm～150nm。
4.根据权利要求1或2所述的方法，其特征在于：
所述沟槽(140)暴露部分所述SOI衬底的隔离区(120)。
5.根据权利要求1或2所述的方法，其特征在于：
所述金属层(150)的材料包括W、Al、TiAl、TiN或其组合。
6.根据权利要求1或2所述的方法，其特征在于：
该侧墙(160)的材料为低k材料。
7.根据权利要求1或2所述的方法，其特征在于，该方法还包括：
f)形成覆盖所述栅极结构(200)和所述金属层(150)的介质层(300)，并在该介质层(300)中分别形成暴露至少部分所述金属层(150)的第一接触孔(310)，以及暴露至少部分所述栅极结构(200)的第二接触孔(320)。
8.一种半导体结构，其特征在于，该半导体结构包括SOI衬底、栅极结构(200)、侧墙(160)和金属层(150)，其中：
所述SOI衬底包括SOI层(100)和BOX层(110)；
所述栅极结构(200)形成在所述SOI层(100)之上；
所述金属层(150)形成在所述栅极结构(200)两侧的所述SOI衬底内，该金属层(150)与所述栅极结构(200)下方的所述SOI层(100)相接触，并延伸至所述BOX层(110)内；
所述金属层(150)与所述BOX层(110)之间存在侧墙(160)。
9.根据权利要求8所述的半导体结构，其特征在于：
所述金属层(150)的厚度的范围是50nm～150nm。
10.根据权利要求8所述的半导体结构，其特征在于：
所述金属层(150)与所述SOI衬底的隔离区(120)之间也存在侧墙(160)。
11.根据权利要求8或10所述的半导体结构，其特征在于：
所述金属层(150)的材料包括包括W、Al、TiAl、TiN或其组合。
12.根据权利要求8或10所述的半导体结构，其特征在于：
该侧墙(160)的材料为低k材料。
13.根据权利要求12所述的半导体结构，其特征在于，该半导体结构还包括覆盖所述栅极结构(200)和所述金属层(150)的介质层(300)，该介质层(300)内包括：
与所述金属层(150)接触的第一接触塞(330)；和/或
与所述栅极结构(200)接触的第二接触塞(340)。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347705B (zh) * 2013-07-29 2017-06-16 中芯国际集成电路制造(上海)有限公司 一种应力沟道pmos器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100346483C (zh) * 2003-08-26 2007-10-31 国际商业机器公司 场效应晶体管以及包括场效应晶体管的集成电路
US7541629B1 (en) * 2008-04-21 2009-06-02 International Business Machines Corporation Embedded insulating band for controlling short-channel effect and leakage reduction for DSB process

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344220B1 (ko) * 1999-10-20 2002-07-19 삼성전자 주식회사 에스·오·아이(ｓｏｉ) 구조를 갖는 반도체 소자 및 그 제조방법
KR100374554B1 (ko) * 2000-09-22 2003-03-04 주식회사 하이닉스반도체 에스오아이 소자의 반도체 몸체-기판 접촉 구조 및 그제조방법
CN1328795C (zh) * 2003-10-31 2007-07-25 北京大学 一种源漏下陷型超薄体soimos晶体管及其制作方法
US7923782B2 (en) * 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
KR100639971B1 (ko) * 2004-12-17 2006-11-01 한국전자통신연구원 리세스된 소스/드레인 구조를 갖는 초박막의 에스오아이모스 트랜지스터 및 그 제조방법
US7271442B2 (en) * 2005-01-12 2007-09-18 International Business Machines Corporation Transistor structure having stressed regions of opposite types underlying channel and source/drain regions
DE102005052055B3 (de) * 2005-10-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
US20080121985A1 (en) * 2006-11-07 2008-05-29 International Business Machines Corporation Structure and method to improve short channel effects in metal oxide semiconductor field effect transistors
US7659583B2 (en) * 2007-08-15 2010-02-09 International Business Machines Corporation Ultrathin SOI CMOS devices employing differential STI liners
US20100171118A1 (en) * 2009-01-08 2010-07-08 Samar Kanti Saha Junction Field-Effect Transistor Having Insulator-Isolated Source/Drain Regions and Fabrication Method Therefor
US8669146B2 (en) * 2011-01-13 2014-03-11 International Business Machines Corporation Semiconductor structures with thinned junctions and methods of manufacture
US8466013B2 (en) * 2011-06-30 2013-06-18 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing a semiconductor structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100346483C (zh) * 2003-08-26 2007-10-31 国际商业机器公司 场效应晶体管以及包括场效应晶体管的集成电路
US7541629B1 (en) * 2008-04-21 2009-06-02 International Business Machines Corporation Embedded insulating band for controlling short-channel effect and leakage reduction for DSB process

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