WO2013000196A1 - 一种半导体结构及其制造方法 - Google Patents

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尹海洲
朱慧珑
骆志炯
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中国科学院微电子研究所
北京北方微电子基地设备工艺研究中心有限责任公司
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Definitions

  • the present invention relates to the field of semiconductor fabrication, and more particularly to a semiconductor structure and a method of fabricating the same. Background technique
  • Silicon-on-insulator has good dielectric isolation characteristics, and integrated circuits made of SOI have small parasitic capacitance, high integration density, high speed, simple process and small short channel effect.
  • the advantage is that the SOI substrate usually comprises three main structures, namely a bulk silicon layer, a buried buried layer (Body layer) on the bulk silicon layer, and an SOI layer covering the BOX layer.
  • the material of the SOI layer is typically monocrystalline silicon.
  • the SOI substrate when the above-described SOI substrate is used to produce a semiconductor device, when a contact plug with a source/drain region is formed, the contact area between the bottom of the contact plug and the source/drain region is limited due to the reduction in device size. The contact resistance is large. In order to improve the performance of the semiconductor device, it is desirable to reduce the above contact resistance.
  • the SOI substrate may be etched first, for example, the SOI layer 11 and the BOX layer 12 on both sides of the gate structure 16 are etched to form a trench exposing the BOX layer 12, and then formed in the trench.
  • the metal layer 15, the metal layer 15 is in contact with the SOI layer under the gate structure 16.
  • the semiconductor structure shown in Fig. 1 has a lower contact resistance. But that The semiconductor structure still has certain disadvantages. When the semiconductor device formed by the semiconductor structure is processed, a large capacitance exists between the metal layer 15 and the bulk silicon layer 13, which lowers the performance of the semiconductor device. Summary of the invention
  • the present invention provides a method of fabricating a semiconductor structure, the method comprising: a) providing an SOI substrate, and forming a gate structure on the SOI substrate;
  • the present invention also provides a method of fabricating another semiconductor structure, the method comprising:
  • the present invention also provides a semiconductor structure including an SOI substrate, a gate structure, a sidewall, and a metal layer, wherein:
  • the SOI substrate includes an SOI layer and a BOX layer
  • the gate structure is formed on the SOI layer
  • the metal layer is formed in the SOI substrate on both sides of the gate structure, the metal layer and The SOI layer under the gate structure contacts and extends into the BOX layer;
  • a sidewall is present between the metal layer and the BOX layer.
  • the semiconductor structure and the method of fabricating the same provided by the present invention first form a trench extending to the BOX layer on the SOI substrate, then form a sidewall on the sidewall of the trench, and finally form a metal layer in the trench due to
  • the sidewall spacer has a certain thickness, so that the distance between the metal layer and the bulk silicon layer of the SOI substrate becomes larger, and the area of the lower surface of the metal layer facing the bulk silicon layer is reduced, and the distance is increased and the area is reduced.
  • the small capacitance of the semiconductor device during operation reduces the capacitance between the metal layer and the bulk silicon layer of the SOI substrate, which is advantageous for improving the performance of the semiconductor device.
  • FIG. 1 is a cross-sectional structural view of a semiconductor structure formed by the prior art
  • FIG. 2 is a flow diagram of one embodiment of a method of fabricating a semiconductor structure in accordance with the present invention
  • FIG. 3 to FIG. 10 are cross-sectional structural views showing respective stages of fabrication of the semiconductor structure in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 2(a) according to an embodiment of the present invention
  • FIG. Figure 15 is a cross-sectional structural view showing various stages of fabrication of the semiconductor structure in the process of fabricating a semiconductor structure in accordance with the flow shown in Figure 2(b) in accordance with another embodiment of the present invention.
  • first and second features are formed in direct contact
  • additional features formed in the first and second features. In other embodiments, such first and second features may not be in direct contact.
  • FIG. 8 is a cross-sectional structural view of a specific embodiment of a semiconductor structure according to the present invention, the semiconductor structure including A gate structure 200, a sidewall 160, and a metal layer 150, wherein:
  • the SOI substrate includes an SOI layer 100 and a BOX layer 110;
  • the gate structure 200 is formed over the SOI layer 100;
  • the metal layer 150 is formed in the SOI substrate on both sides of the gate structure 200, and the metal layer 150 is in contact with the SOI layer 100 under the gate structure 200 and extends to Inside the BOX layer 110;
  • a sidewall 160 is present between the metal layer 150 and the BOX layer 110.
  • sidewall spacers 210 are also formed on both sides of the gate structure 200.
  • a sidewall 160 is also present between the metal layer 150 and the isolation region 120 of the SOI substrate.
  • the SOI substrate has at least three layers of structures: a bulk silicon layer 130, a BOX layer 110 over the bulk silicon layer 130, and an SOI layer 100 overlying the BOX layer 110.
  • the material of the BOX layer 110 is generally selected from SiO 2 , and the thickness of the BOX layer is usually greater than 100 nm; the material of the SOI layer 100 is a single crystal silicon, Ge or III-V compound, and the SOI substrate selected in the embodiment. It is an SOI substrate having an Ultrathin SOI layer 100, and thus the thickness of the SOI layer 100 is usually less than 100 nm, for example, 50 nm.
  • an isolation region 120 is formed in the SOI substrate for dividing the SOI layer 100 into independent regions for subsequent processing to form a transistor structure.
  • the material of the isolation region 120 is an insulating material, for example, Si0 2 may be selected. , Si 3 N 4 or a combination thereof, of the isolation region 120
  • the width can be determined by the design requirements of the semiconductor structure.
  • the gate structure 200 includes a gate dielectric layer and a gate stack.
  • the spacer 210 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and/or other suitable materials.
  • the side wall 210 may have a multi-layer structure.
  • the spacer 210 may be formed by a deposition-etch process having a thickness ranging from about 10 nm to 100 nm.
  • the material of the metal layer 150 may be selected from W, Al, TiAl, TiN or a combination thereof.
  • the planarization process is performed such that the upper plane of the metal layer 150 is flush with the lower plane of the gate structure 200.
  • the metal layer 150 is in contact not only with the SOI layer 100 and the BOX layer 110, but also with the isolation region 120.
  • the thickness of the metal layer 150 ranges from 50 nm to 150 nm.
  • the metal layer 150 is not planarized, and adjacent semiconductor devices are electrically connected to each other through the metal layer 150 to form a local interconnect of the semiconductor device.
  • the material of the sidewall 160 is a low-k material such as SiO 2 , SiOF, SiCOH, SiO, SiCO, SiCON, or a combination thereof.
  • the semiconductor structure further includes a dielectric layer 300 covering the gate structure 200 and the metal layer 150.
  • the dielectric layer 300 includes: a contact with the metal layer 150.
  • the material of the dielectric layer 300 may include SiO 2 , carbon doped SiO 2 , BPSG, PSG, UGS, silicon oxynitride, low k material or a combination thereof, and the thickness may range from 40 nm to 150 nm, such as 80 nm, 100 nm or 120 nm;
  • a contact plug 330 and a second contact plug 340 are embedded in the dielectric layer 300, and the material thereof may be any one of W, Al, TiAl alloy or a combination thereof. It should be noted that in the gate-last process, if the gate structure 200 is a dummy gate, the dummy gate has been replaced with a gate stack structure before the dielectric layer 300 is formed.
  • the above embodiment or other suitable semiconductor structure may be included depending on manufacturing requirements. Further elaboration.
  • FIG. 2(a) is a flow chart of a specific embodiment of a method of fabricating a semiconductor structure according to the present invention, the method comprising:
  • Step S101 providing an SOI substrate, and forming a gate structure on the SOI substrate;
  • Step S102 etching an SOI layer and a BOX layer of the SOI substrate on both sides of the gate structure to form a trench exposing the BOX layer, the trench portion entering the BOX layer;
  • Step S103 forming a sidewall on a sidewall of the trench
  • Step S104 forming a metal layer covering the sidewall in the trench, the metal layer being in contact with the SOI layer under the gate structure.
  • FIG. 3 to FIG. 8 are diagrams showing the manufacture of the semiconductor structure in the process of fabricating a semiconductor structure in accordance with the flow shown in FIG. 1 according to an embodiment of the present invention. Schematic diagram of the cross-sectional structure of the stage. It is to be understood that the drawings of the various embodiments of the invention are in
  • step S101 is performed to provide an SOI substrate, and a gate structure 200 is formed on the SOI substrate.
  • the SOI substrate has at least three layers of structures: a bulk silicon layer 130, a BOX layer 110 over the bulk silicon layer 130, and an SOI overlying the BOX layer 110.
  • Layer 100 The material of the BOX layer 110 is generally selected from SiO 2 , and the thickness of the BOX layer is generally greater than 100 nm; the material of the SOI layer 100 is a single crystal silicon, Ge or ⁇ -V compound, and the SOI substrate selected in the embodiment. It is an SOI substrate having an Ultrathin SOI layer 100, and thus the thickness of the SOI layer 100 is usually less than 100 nm, for example, 50 nm.
  • an isolation region 120 is formed in the SOI substrate for dividing the SOI layer 100 into independent regions for subsequent processing to form a transistor structure.
  • the material of the isolation region 120 is an insulating material, for example, Si0 2 may be selected.
  • the Si 3 N 4 or a combination thereof, the width of the isolation region 120 may be determined depending on the design requirements of the semiconductor structure.
  • a gate structure 200 is formed on the SOI substrate.
  • the gate structure 200 is formed as follows: a gate covering the SOI layer 100 and the isolation region 120 is formed. a dielectric layer, a gate metal layer covering the gate dielectric layer, a gate electrode layer covering the gate metal layer, an oxide layer covering the gate electrode layer, a nitride layer covering the oxide layer, and a nitride layer covering and patterned for engraving Etching the photoresist layer of the gate stack, wherein the material of the gate dielectric layer may be a thermal oxide layer, including silicon oxide, silicon oxynitride, or a high-k dielectric such as Hf0 2 , HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1 2 0 3 , La 2 O 3 , Zr0 2 , LaAlO or a combination thereof, the thickness of which is between 1 nm and 4
  • the SOI layer 100 may be sequentially formed by chemical vapor deposition, high density plasma CVD, ALD, plasma enhanced atomic layer deposition, pulsed laser deposition, or other suitable method. on. After the photoresist layer is patterned, the above multilayer structure can be etched to form the gate structure 200 as shown in FIG.
  • the gate structure 200 includes a dummy gate and a gate dielectric layer carrying a dummy gate, and a replacement gate process can be performed in a subsequent step to remove the dummy gate to form a desired gate stack structure.
  • sidewall spacers 210 are formed on both sides of the gate structure 200 for separating the gate structures 200.
  • the spacer 210 may be formed of silicon nitride, silicon oxide, silicon oxynitride, silicon carbide, and/or other suitable materials.
  • the side wall 210 may have a multi-layered structure.
  • the spacer 210 may be formed by a deposition-etching process having a thickness ranging from about 10 nm to 100 nm.
  • step S102 is performed to etch the SOI layer 100 and the BOX layer 110 of the SOI substrate on both sides of the gate structure 200 to form a trench 140 exposing the BOX layer 110, the trench 140. At least partially enters the BOX layer 110.
  • the SOI layer 100 on both sides of the gate structure 200 is first removed using a suitable etching process, and then the exposed portion of the BOX layer 110 is removed to form the trench 140, so that the trench 140 not only exposes the BOX layer
  • the remaining portion of 110 partially replaces the unetched BOX layer 110 spatially, and the trench 140 partially enters the BOX layer 110.
  • the depth of the trench 140 is the sum of the thickness of the etched SOI layer 100 and the thickness of the etched BOX layer 110.
  • the thickness of the BOX layer 110 is generally greater than 100 nm.
  • the thickness of the Ultrathin SOI layer 100 is 20 nm to 30 nm, so the depth of the trench 140 ranges from 50 nm to 150 ⁇ .
  • step S103 is performed to form a sidewall 160 on the sidewall of the trench 140.
  • the sidewalls 160 may be formed on the sidewalls of the trenches 140 using a suitable deposition method or a selective growth method.
  • the width of the trench 140 is large and a portion of the isolation region 120 is exposed.
  • the sidewall spacers 160 are formed on the sidewalls of the exposed BOX layer 110 and the sidewalls of the exposed isolation regions 120 in this embodiment.
  • the following steps may be referred to: first, the entire gate stack and a portion adjacent to the sidewall of the gate stack are covered with a photoresist or other mask, After etching, the sidewall 160 adjacent to the STI 120 is formed to remove the photoresist or other mask; then the STI is then etched to form the sidewall 160 adjacent to the sidewall of the BOX 110, as will be known to those skilled in the art, this step is etched at least It can be divided into three steps.
  • the sidewall 210 is used as the stop layer for etching, then the SOI layer 100 is used as the stop layer for the second etching, and finally the sidewall of the BOX 110 is used as the stop layer for the third time.
  • the etch is formed until the shape of the side wall 160 as shown in FIG.
  • Those skilled in the art can also etch by other processes known to form the shape of the spacer 160 as shown in FIG.
  • trenches 140 are formed to have a limited width and do not expose isolation regions 120, such that sidewalls 160 are formed only on the sidewalls of the exposed BOX layer.
  • the material of the sidewall 160 is a low-k material such as SiO 2 , SiOF, SiCOH, SiO, SiCO, SiCON, or a combination thereof.
  • Those skilled in the art can also etch the shape of the spacer 160 as shown in FIG. 7 by the above-mentioned processes or other processes known to them.
  • step S104 is performed to form a metal layer 150 covering the sidewall spacer 160 in the trench 140, the metal layer 150 being in contact with the SOI layer 100 under the gate structure 200.
  • the material of the metal layer 150 may be selected from W, Al, TiAl, TiN or a combination thereof.
  • the metal layer 150 may be formed in the trench 140 by a suitable deposition process, such as by a CVD process.
  • the metal layer 150 may be subjected to a planarization process by chemical mechanical polishing such that the upper plane of the metal layer 150 is flush with the lower plane of the gate structure 200.
  • step S102 the range of the SOI substrate is enlarged and etched, so that the formed trench 140 has a large area, which is convenient for reducing the alignment of the etch contact hole in subsequent processing, for example, completely etching the gate structure 200 and isolating.
  • the SOI layer 100 and the portion of the BOX layer 110 between the regions 120 cause the trenches 140 to expose a portion of the isolation regions 120, so that the area of the metal layer 150 formed in step S104 correspondingly is also larger.
  • the CMP step described above is not required, and the metal layer 150 may be suitably etched such that adjacent semiconductor devices are electrically connected to each other through the metal layer 150.
  • the method provided in this embodiment may further include step S105, where Specifically, the method includes: forming a dielectric layer 300 covering the gate structure 200 and the metal layer 150, and forming a first contact hole 310 exposing at least a portion of the metal layer 150 in the dielectric layer 300, and exposing at least a portion of the gate
  • Dielectric layer 300 can be formed by CVD, high density plasma CVD, spin coating, or other suitable method.
  • the material of the dielectric layer 300 may include SiO 2 , carbon doped SiO 2 , BPSG, PSG, UGS, silicon oxynitride, a low k material, or a combination thereof.
  • the thickness of the dielectric layer 300 may generally range from 40 nm to 150 nm, such as 80 nm, 100 nm or 120 nm.
  • the first contact 310 penetrating the dielectric layer 300 stops at the metal layer 150. At least a portion of the metal layer 150 is exposed and exposed, and the second contact hole 320 of the dielectric layer 300 extending through the gate structure 200 exposes at least a portion of the gate structure 200.
  • gate structure 200 Prior to formation of dielectric layer 300, gate structure 200 is typically processed to form exposed metal gate 200.
  • the upper surface of the metal layer 150 may be engraved.
  • the first contact hole 310 is etched to block the stop layer, and the upper surface of the metal gate 200 is used as the stop layer for etching the second contact hole 320. Therefore, the first contact hole 310 and the second contact hole 320 are respectively etched.
  • the stop layer so that the control requirements of the etching process are reduced, that is, the difficulty of etching is reduced.
  • the first contact hole 310 and the second contact hole 320 are usually filled with metal.
  • the first contact plug 330 and the second contact plug 340 are formed.
  • the metal is W, of course, according to For the manufacture of the semiconductor, the material of the metal may also be any one of W, Al, TiAl alloy or a combination thereof.
  • FIG. 2(b) is a flow chart showing another embodiment of a method of fabricating a semiconductor structure according to the present invention, the method comprising:
  • Step S201 providing an SOI substrate, covering a mask on the SOI substrate, wherein a region covered by the mask is a region where a gate line is predetermined to be formed;
  • Step S202 etching the SOI layer and the BOX layer of the SOI substrate on both sides of the mask to form a trench exposing the BOX layer, the trench portion entering the BOX layer;
  • step S203 forming a sidewall on a sidewall of the trench
  • Step S204 forming a metal layer covering the sidewall in the trench, the metal layer being in contact with the SOI layer under the gate structure.
  • Step S205 removing the mask to expose a masked region thereof, forming a gate on the region Structure.
  • Steps S201 to S205 are described below with reference to FIGS. 11 to 15, which are semiconductors in the process of fabricating a semiconductor structure according to the flow shown in FIG. 2(b) according to an embodiment of the present invention. Schematic diagram of the cross-sectional structure of each stage of the structure.
  • the drawings of the various embodiments of the present invention are intended to be illustrative only and are not necessarily to scale.
  • the method illustrated in FIG. 2(b) differs from the method illustrated in FIG. 2(a) in that: the flow in FIG. 2(a), first forming a gate structure on a substrate, and then engraving The etching forms a trench, further forming a sidewall on the sidewall of the trench, and then forming a metal layer covering the sidewall in the trench; and the method flow shown in FIG. 2(b) is first on the substrate Forming a mask thereon, masking the area where the gate structure needs to be formed, and then etching to form a trench, as in the step of FIG.
  • the mask 400 is overlaid on the SOI substrate, and a photoresist is usually used as a mask. Then, the photoresist mask is patterned by a photolithography process, and then a patterned photoresist mask is used to form a desired shape by an etching process, which is the shape of the gate line in the present invention. Etching is then performed to form trenches 140 having a depth in the range of 50 nm to 150 nm. The trench 140 exposes a portion of the isolation region 120 of the SOI substrate.
  • a sidewall 160 is formed in the trench 140.
  • the material of the side wall 160 is a low k material.
  • sidewall spacers 160 may be formed on the sidewalls of the exposed BOX layer 110, as well as on the sidewalls of the exposed isolation regions 120.
  • the isolation region 120 may not be exposed, so the sidewall spacers 160 are formed only on the sidewalls of the exposed BOX layer, as shown in FIG.
  • a metal layer 150 covering the sidewall spacers 160 is formed in the trenches 140.
  • the material of the metal layer 150 includes W, Al, TiAl, TiN or a combination thereof.
  • the mask is removed, and optionally, a planarization process may be performed to make the upper surfaces of the metal layer 150, the SOI layer 100, and the isolation region 120 flush.
  • a gate structure 200 is formed on a region covered by the aforementioned mask.
  • sidewall spacers 210 may also be formed on both sides of the gate structure 200.
  • the source/drain regions are formed in one step.
  • the method provided in this embodiment may further include a step S206, specifically comprising: forming a dielectric layer 300 covering the gate structure 200 and the metal layer 150, and forming at least a portion of the dielectric layer 300 in each of the dielectric layers 300 a first contact hole 310 of the metal layer 150 and a second contact hole 320 exposing at least a portion of the gate structure 200.
  • a step S206 specifically comprising: forming a dielectric layer 300 covering the gate structure 200 and the metal layer 150, and forming at least a portion of the dielectric layer 300 in each of the dielectric layers 300 a first contact hole 310 of the metal layer 150 and a second contact hole 320 exposing at least a portion of the gate structure 200.
  • the semiconductor structure and the method of fabricating the same provided by the present invention first form a trench 140 extending to the BOX layer 110 on the SOI substrate, then forming a sidewall 160 on the sidewall of the trench 140, and finally forming in the trench
  • the metal layer due to the presence of the sidewall 160 and the sidewall 160 having a controllable thickness, the metal layer 150 is further separated from the sidewall 160 of the SOI substrate by the sidewall 160, and the distance between the two is increased.
  • the sidewall 160 occupies the surface of the partially exposed BOX layer 110, the area of the metal layer 150 facing the lower surface of the bulk silicon layer 130 is reduced, and the above distance becomes larger and the area is reduced so that the semiconductor device is in operation.
  • the reduction in capacitance between the 150 and the bulk silicon layer 130 is advantageous for improving the performance of the semiconductor device, and also ensures that the area where the source and drain regions are in contact with the metal plug is sufficiently large.

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Abstract

本发明提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；在所述沟槽的侧壁形成侧墙；在所述沟槽内形成覆盖所述侧墙的金属层，该金属层与所述栅极结构下方的所述SOI层相接触。相应地，本发明还提供一种使用上述方法形成的半导体结构。本发明提供的制造方法和半导体结构使得半导体器件在工作时金属层与SOI衬底的体硅层之间的电容减小，有利于提升半导体器件的性能。

Description

一种半导体结构及其制造方法
[0001]本申请要求了 2011月 6月 27日提交的、 申请号为 201110175568.3、发 明名称为 "一种半导体结构及其制造方法" 的中国专利申请的优选权， 其全 部内容通过引用结合在本申请中。
技术领域
[0002]本发明涉及半导体的制造领域， 尤其涉及一种半导体结构及其制造方 法。 背景技术
[0003]随着半导体结构制造技术的发展， 具有更高性能和更强功能的集成电 路要求更大的元件密度， 而且各个部件、 元件之间或各个元件自身的尺寸、 大小和空间也需要进一步缩小 （目前已经可以达到纳米级）， 随着半导体器件 尺寸的缩小， 各种微观效应凸显出来， 为适应器件发展的需要， 本领域技术 人员一直在积极探索新的制造工艺。
[0004]绝缘体上硅（ Silicon-On-Insulator, SOI )具有较好的介质隔离特性， 采 用 SOI制成的集成电路具有寄生电容小、 集成密度高、 速度快、 工艺简单和 短沟道效应小等优势， 通常 SOI衬底包括三层主要结构， 分别是体硅层、 体 硅层之上的氧化埋层（Buried Oxide Layer, BOX层）和覆盖在所述 BOX层 之上的 SOI层， 所述 SOI层的材料通常是单晶硅。
[0005]现有技术工艺中， 使用上述 SOI衬底生产半导体器件在形成与源 /漏区 的接触塞时， 由于器件尺寸的减小， 接触塞底部与源 /漏区的接触面积有限， 因此接触电阻较大。 为了提升半导体器件的性能， 希望减小上述接触电阻。 如图 1所示， 可以先对 SOI衬底进行刻蚀， 例如刻蚀栅极结构 16两侧的 SOI 层 11和 BOX层 12, 形成暴露 BOX层 12的沟槽， 然后在该沟槽中形成金属 层 15, 金属层 15与栅极结构 16下方的 SOI层相接触。 由于金属的电阻远远 低于半导体材料， 因此图 1 示出的半导体结构具有较低的接触电阻。 但是该 半导体结构仍然具有一定的缺点， 由该半导体结构加工形成的半导体器件在 工作时， 金属层 15与体硅层 13之间存在较大的电容， 这会降低半导体器件 的性能。 发明内容
[0006]本发明的目的在于提供一种半导体结构及其制造方法， 以减少半导体 器件在工作时金属层与 SOI衬底的体硅层之间的电容。
[0007]—方面， 本发明提供了一种半导体结构的制造方法， 该方法包括： a )提供 SOI衬底， 并在所述 SOI衬底上形成栅极结构；
b ) 刻蚀所述栅极结构两侧的所述 SOI衬底的 SOI层和 BOX层，以形成暴 露所述 BOX层的沟槽， 该沟槽部分进入所述 BOX层；
c ) 在所述沟槽的侧壁形成侧墙；
d ) 在所述沟槽内形成覆盖所述侧墙的金属层， 该金属层与所述栅极结构 下方的所述 SOI层相接触。
[0008]另一方面， 本发明还提供了另一种半导体结构的制造方法， 该方法包 括：
a )提供 SOI衬底， 在该 SOI衬底上覆盖掩膜， 所述掩膜掩盖的区域为预定形 成栅极线的区域；
b ) 刻蚀所述栅极结构两侧的所述 SOI衬底的 SOI层和 BOX层，以形成暴 露所述 BOX层的沟槽， 该沟槽部分进入所述 BOX层；
c ) 在所述沟槽的侧壁形成侧墙；
d ) 在所述沟槽内形成覆盖所述侧墙的金属层， 该金属层与所述栅极结构 下方的所述 SOI层相接触。
e ) 移除所述掩膜以暴露其掩盖的区域， 在该区域上形成栅极结构。
[0009]相应地， 本发明还提供了一种半导体结构， 该该半导体结构包括 SOI 衬底、 栅极结构、 侧墙和金属层， 其中：
[0010]所述 SOI衬底包括 SOI层和 BOX层；
[0011]所述栅极结构形成在所述 SOI层之上；
[0012]所述金属层形成在所述栅极结构两侧的所述 SOI衬底内， 该金属层与 所述栅极结构下方的所述 SOI层相接触， 并延伸至所述 BOX层内；
[0013]所述金属层与所述 BOX层之间存在侧墙。
[0014]本发明提供的半导体结构及其制造方法首先在 SOI衬底上形成延伸至 BOX层的沟槽， 然后在该沟槽的侧壁形成侧墙， 最后在沟槽中形成金属层， 由于所述侧墙具有一定的厚度， 因此所述金属层与 SOI衬底的体硅层的距离 变大， 并且该金属层正对体硅层的下表面的面积减小， 上述距离变大和面积 减小使得半导体器件在工作时金属层与 SOI衬底的体硅层之间的电容减小， 有利于提升半导体器件的性能。 附图说明
[0015]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述， 本 发明的其它特征、 目的和优点将会变得更明显：
[0016]图 1是现有技术形成的半导体结构的剖视结构示意图；
[0017]图 2是根据本发明的半导体结构的制造方法的一个具体实施方式的流 程图；
[0018]图 3至图 10是根据本发明的一个具体实施方式按照图 2 ( a )示出的流 程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图； [0019]图 11至图 15是根据本发明的另一个具体实施方式按照图 2 ( b ) 示出 的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意 图。
[0020]附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式
[0021]为使本发明的目的、 技术方案和优点更加清楚， 下面将结合附图对本 发明的实施例作详细描述。
[0022]下面详细描述本发明的实施例， 所述实施例的示例在附图中示出， 其 中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能 的元件。 下面通过参考附图描述的实施例是示例性的， 仅用于解释本发明， 而不能解释为对本发明的限制。 [0023]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结 构。 为了简化本发明的公开， 下文中对特定例子的部件和设置进行描述。 当 然， 它们仅仅为示例， 并且目的不在于限制本发明。 此外， 本发明可以在不 同例子中重复参考数字和 /或字母。 这种重复是为了简化和清楚的目的， 其本 身不指示所讨论各种实施例和 /或设置之间的关系。 此外， 本发明提供了的各 种特定的工艺和材料的例子， 但是本领域普通技术人员可以意识到其他工艺 的可应用于性和 /或其他材料的使用。 另外， 以下描述的第一特征在第二特征 之"上，，的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括 另外的特征形成在第一和第二特征之间的实施例， 这样第一和第二特征可能 不是直接接触。
[0024] 以下首先给出本发明提供的半导体结构的一种优选具体实施方式， 请 参考图 8,图 8是根据本发明的半导体结构的一个具体实施方式的剖视结构示 意图， 该半导体结构包括栅极结构 200、 侧墙 160和金属层 150, 其中：
[0025]所述 SOI衬底包括 SOI层 100和 BOX层 110;
[0026]所述栅极结构 200形成在所述 SOI层 100之上；
[0027]所述金属层 150形成在所述栅极结构 200两侧的所述 SOI衬底内， 该 金属层 150与所述栅极结构 200下方的所述 SOI层 100相接触， 并延伸至所 述 BOX层 110内；
[0028]所述金属层 150与所述 BOX层 110之间存在侧墙 160。
[0029]此外， 在栅极结构 200的两侧还形成侧墙 210。
[0030]优选地，金属层 150与所述 SOI衬底的隔离区 120之间也存在侧墙 160。
[0031]所述 SOI衬底至少具有三层结构， 分别是： 体硅层 130、 体硅层 130 之上的 BOX层 110, 以及覆盖在 BOX层 110之上的 SOI层 100。 其中， 所述 BOX层 110的材料通常选用 Si02, BOX层的厚度通常大于 lOOnm; SOI层 100的材料是单晶硅、 Ge或 III-V族化合物， 本具体实施方式中选用的 SOI衬 底是具有 UltrathinSOI层 100的 SOI衬底， 因此该 SOI层 100的厚度通常小 于 lOOnm, 例如 50nm。 通常该 SOI衬底中还形成有隔离区 120, 用于将所述 SOI层 100分割为独立的区域， 用于后续加工形成晶体管结构所用， 隔离区 120的材料是绝缘材料， 例如可以选用 Si02、 Si3N4或其组合， 隔离区 120的 宽度可以视半导体结构的设计需求决定。
[0032]栅极结构 200包括栅极介质层和栅极堆叠。 侧墙 210可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅和 /或其他合适的材料形成。 侧墙 210可以具有多 层结构。 侧墙 210 可以通过沉积-刻蚀工艺形成， 其厚度范围大约是 10nm-100nm。
[0033]金属层 150的材料可以选用 W、 Al、 TiAl、 TiN或其组合， 在本实施例 中进行平坦化处理使金属层 150的上平面与栅极结构 200的下平面齐平。 该 金属层 150不仅与 SOI层 100和 BOX层 110相接触， 优选地还与隔离区 120 相接触。 该金属层 150的厚度范围是 50nm〜 150nm。 在其他一些实施例中， 金属层 150未经过平坦化处理， 相邻之间的半导体器件通过金属层 150形成 相互电连接， 以形成半导体器件的局部互联。
[0034]优选地，侧墙 160的材料为低 k材料，例如 Si02 、 SiOF、 SiCOH、 SiO、 SiCO、 SiCON或其组合。
[0035]可选地， 如图 10所示， 经过后续加工后， 该半导体结构还包括覆盖栅 极结构 200和金属层 150的介质层 300, 该介质层 300内包括： 与金属层 150 接触的第一接触塞 330, 和 /或与所述栅极结构 200接触的第二接触塞 340。介 质层 300的材料可以包括 Si02、碳掺杂 Si02、 BPSG、 PSG、 UGS、 氮氧化硅、 低 k材料或其组合， 其厚度范围可以是 40nm -150nm, 如 80nm、 lOOnm或 120nm; 第一接触塞 330和第二接触塞 340嵌于介质层 300内， 其材料可以选 用 W、 Al、 TiAl合金中任一种或其组合。 需要说明的是， 在后栅工艺中， 如 果栅极结构 200是伪栅， 则在介质层 300形成之前已经将所述伪栅替换为栅 极堆叠结构。
[0036]在同一个半导体器件之中， 根据制造需要可以包括上述实施例或其他 合适的半导体结构。 进一步的阐述。
[0038]请参考图 2 ( a ), 图 2 ( a )是根据本发明的半导体结构的制造方法的一 个具体实施方式的流程图， 该方法包括：
[0039]步骤 S101 , 提供 SOI衬底， 并在所述 SOI衬底上形成栅极结构； [0040]步骤 S102, 刻蚀所述栅极结构两侧的所述 SOI衬底的 SOI层和 BOX 层， 以形成暴露所述 BOX层的沟槽， 该沟槽部分进入所述 BOX层；
[0041]步骤 S103 , 在所述沟槽的侧壁形成侧墙；
[0042]步骤 S 104, 在所述沟槽内形成覆盖所述侧墙的金属层， 该金属层与所 述栅极结构下方的所述 SOI层相接触。
[0043]下面结合图 3至图 8对步骤 S101至步骤 S103进行说明， 图 3至图 8 是根据本发明的一个具体实施方式按照图 1 示出的流程制造半导体结构过程 中该半导体结构各个制造阶段的剖视结构示意图。 需要说明的是， 本发明各 个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。
[0044]参考图 3和图 4, 执行步骤 S101 , 提供 SOI衬底， 并在所述 SOI衬底 上形成栅极结构 200。
[0045]首先参考图 3 , 其中， 所述 SOI衬底至少具有三层结构， 分别是： 体硅 层 130、 体硅层 130之上的 BOX层 110, 以及覆盖在 BOX层 110之上的 SOI 层 100。 其中， 所述 BOX层 110的材料通常选用 Si02, BOX层的厚度通常大 于 lOOnm; SOI层 100的材料是单晶硅、 Ge或 ΙΠ-V族化合物， 本具体实施方 式中选用的 SOI衬底是具有 UltrathinSOI层 100的 SOI衬底， 因此该 SOI层 100的厚度通常小于 lOOnm, 例如 50nm。 通常该 SOI衬底中还形成有隔离区 120, 用于将所述 SOI层 100分割为独立的区域， 用于后续加工形成晶体管结 构所用， 隔离区 120的材料是绝缘材料， 例如可以选用 Si02、 Si3N4或其组合， 隔离区 120的宽度可以视半导体结构的设计需求决定。
[0046]接下来参考图 4,在所述 SOI衬底上形成栅极结构 200,在前栅工艺中 , 该栅极结构 200的形成过程如下： 形成覆盖 SOI层 100和隔离区 120的栅极 介质层、 覆盖栅极介质层的栅金属层、 覆盖栅金属层的栅电极层、 覆盖栅电 极层的氧化物层、 覆盖氧化物层的氮化物层、 以及覆盖氮化物层并用于构图 以刻蚀出栅极堆叠的光刻胶层， 其中， 栅极介质层的材料可以是热氧化层， 包括氧化硅、氮氧化硅，也可为高 K介质，例如 Hf02、 HfSiO、 HfSiON、 HfTaO, HfTiO, HfZrO、 A1203、 La203、 Zr02、 LaAlO 中的一种或其组合， 其厚度在 lnm〜 4nm之间；栅金属层的材料可以选用 TaC、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTa中的一种或其组合，其厚度在 5nm〜 20nm 之间； 栅电极层的材料可以选用 Poly-Si, 其厚度在 20nm 〜80nm之间； 氧化 物层的材料是 Si02, 其厚度在 5nm 〜10nm之间； 氮化物层的材料是 Si3N4, 其厚度在 10nm〜50nm之间； 光刻胶层的材料可是烯类单体材料、含有叠氮醌 类化合物的材料或聚乙烯月桂酸酯材料等。 上述多层结构中除所述光刻胶层 以外， 可以通过化学气相沉积、 高密度等离子体 CVD、 ALD、 等离子体增强 原子层淀积、 脉冲激光沉积或其他合适的方法依次形成在 SOI层 100上。 光 刻胶层构图后可以刻蚀上述多层结构形成如图 3所示的栅极结构 200。
[0047]在后栅工艺中， 栅极结构 200 包括伪栅和承载伪栅的栅介质层， 可以 在随后的步骤中进行替代栅工艺， 移除伪栅以形成所需的栅极堆叠结构。
[0048]通常地， 可以考虑在栅极结构 200形成后， 在该栅极结构 200的两侧 形成侧墙 210, 用于将栅极结构 200隔开。 侧墙 210可以由氮化硅、 氧化硅、 氮氧化硅、 碳化硅和 /或其他合适的材料形成。 侧墙 210可以具有多层结构。 侧墙 210可以通过沉积-刻蚀工艺形成， 其厚度范围大约是 10nm-100nm。
[0049]请参考图 5, 执行步骤 S102, 刻蚀栅极结构 200两侧的所述 SOI衬底 的 SOI层 100和 BOX层 110, 以形成暴露 BOX层 110的沟槽 140, 该沟槽 140至少部分进入 BOX层 110。 具体而言， 使用合适的刻蚀工艺首先移除栅 极结构 200两侧的 SOI层 100, 然后移除暴露出来的一部分 BOX层 110, 以 形成沟槽 140, 因此沟槽 140不仅暴露了 BOX层 110余下的部分， 在空间上 部分地替代未经刻蚀的 BOX层 110,沟槽 140部分进入 BOX层 110。沟槽 140 的深度是刻蚀掉的 SOI层 100的厚度与刻蚀掉的 BOX层 110的厚度之和，就 本具体实施方式选用的 SOI衬底而言， 通常 BOX层 110的厚度大于 lOOnm, Ultrathin SOI层 100的厚度为 20nm〜30nm, 因此沟槽 140的深度范围在 50nm 〜 150匪之间。
[0050]请参考图 6, 执行步骤 S103 , 在沟槽 140的侧壁形成侧墙 160。 可以选 用合适的沉积方法或选择生长方法使侧墙 160形成在沟槽 140的侧壁。 在本 实施例中， 沟槽 140的宽度较大， 并暴露部分隔离区 120。 如图 6所示， 侧墙 160在本实施例中形成在暴露的 BOX层 110的侧壁上，以及暴露的隔离区 120 的侧壁上。 对于本实施例的侧墙 160 的形成方法可以参考如下步骤： 首先将 整个栅堆叠以及与栅堆叠的侧墙相邻的部分采用光刻胶或其他掩模遮盖， 然 后刻蚀形成紧邻 STI 120的侧墙 160, 将光刻胶或其他掩模去除； 然后将 STI 然后刻蚀形成紧邻 BOX 110侧壁的侧墙 160, 本领域技术人员可知， 这一步 刻蚀至少可分成三个步骤进行， 例如首先以侧墙 210为停止层进行一次刻蚀， 接着以 SOI层 100为停止层进行第二次刻蚀， 最后以 BOX110的侧壁为停止 层进行第三次刻蚀， 直到形成如图 6所示的侧墙 160的形状。 本领域技术人 员也可以采取知晓的其他工艺刻蚀形成如图 6所示的侧墙 160的形状。
[0051]在另一实施例中， 例如图 7示出的半导体结构， 形成的沟槽 140宽度 有限，并未暴露隔离区 120, 因此侧墙 160只形成在暴露的 BOX层的侧壁上。 优选地，侧墙 160的材料为低 k材料，例如 Si02 、 SiOF、 SiCOH、 SiO、 SiCO、 SiCON或其组合。 本领域技术人员也可以采取他们知晓的上述工艺或其他工 艺刻蚀形成如图 7所示的侧墙 160的形状。
[0052]参考图 8, 执行步骤 S104, 在沟槽 140内形成覆盖侧墙 160的金属层 150, 该金属层 150与栅极结构 200下方的 SOI层 100相接触。 该金属层 150 的材料可以选用 W、 Al、 TiAl、 TiN或其组合。 金属层 150可以选用合适的沉 积工艺形成在沟槽 140内， 例如选用 CVD工艺形成。
[0053]在本实施例中， 形成金属层 150后， 可以对该金属层 150进行化学机 械抛光的平坦化处理， 使得该金属层 150的上平面与栅极结构 200的下平面 齐平。 在该半导体结构的后续加工中， 可能还需形成暴露该金属层 150 的接 触孔， 为了降低刻蚀时对准的难度， 可以考虑扩大金属层 150 的面积， 基于 上述考虑， 可选地， 在步骤 S102中扩大刻蚀所述 SOI衬底的范围， 使形成的 沟槽 140具有较大的面积， 方便后续加工中降低刻蚀接触孔的对准难度， 例 如完全刻蚀栅极结构 200与隔离区 120之间的 SOI层 100和部分 BOX层 110, 使得沟槽 140暴露部分隔离区 120, 因此在步骤 S104中形成的金属层 150相 应地上平面的面积也较大。
[0054]在其他一些实施例中，上述 CMP步骤并不是必须的，可以对金属层 150 进行合适的刻蚀， 使得相邻之间的半导体器件通过金属层 150形成相互电连 接。
[0055]可选地， 请参考图 9, 本实施例提供的方法还可以包括步骤 S105, 其 具体包括： 形成覆盖栅极结构 200和金属层 150的介质层 300, 并在该介质层 300中分别形成暴露至少部分所述金属层 150的第一接触孔 310, 以及暴露至 少部分所述栅极结构 200的第二接触孔 320。 介质层 300可以通过 CVD、 高 密度等离子体 CVD、 旋涂或其他合适的方法形成。 介质层 300的材料可以包 括 Si02、 碳掺杂 Si02、 BPSG、 PSG、 UGS、 氮氧化硅、 低 k材料或其组合。 对该介质层 300进行 CMP处理后， 通常介质层 300的厚度范围可以是 40nm -150nm, 如 80nm、 lOOnm或 120nm, 如图 9所示， 贯穿介质层 300的第一接 触 310停止在金属层 150上并暴露至少部分金属层 150, 另一贯穿栅极结构 200之上的介质层 300的第二接触孔 320暴露至少部分栅极结构 200。 介质层 300形成前， 栅极结构 200通常都经过处理形成为暴露的金属栅极 200。 在一 次使用干法刻蚀、 湿法刻蚀或其他合适的刻蚀方式刻蚀介质层 300形成第一 接触孔 310和第二接触孔 320的过程中， 可以将金属层 150的上平面作为刻 蚀第一接触孔 310的停止层， 同时将金属栅极 200的上平面作为刻蚀第二接 触孔 320的停止层， 因此刻蚀第一接触孔 310和第二接触孔 320都分别具有 对应的停止层， 这样对刻蚀工艺的控制性要求降低， 即降低了刻蚀的难度。 后续加工中通常在第一接触孔 310和第二接触孔 320内填充金属， 如图 10所 示， 形成第一接触塞 330和第二接触塞 340, 优选地， 所述金属为 W, 当然 根据半导体的制造需要， 所述金属的材料还可以选用 W、 Al、 TiAl合金中任 一种或其组合。
[0056]请参考图 2 ( b ), 图 2 ( b )是根据本发明的半导体结构的制造方法的 另一个具体实施方式的流程图， 该方法包括：
[0057]步骤 S201 , 提供 SOI衬底， 在该 SOI衬底上覆盖掩膜， 所述掩膜掩盖 的区域为预定形成栅极线的区域；
[0058]步骤 S202, 刻蚀所述掩膜两侧的所述 SOI衬底的 SOI层和 BOX层， 以形成暴露所述 BOX层的沟槽， 该沟槽部分进入所述 BOX层；
[0059]步骤 S203 , 在所述沟槽的侧壁形成侧墙；
[0060]步骤 S204, 在所述沟槽内形成覆盖所述侧墙的金属层， 该金属层与所 述栅极结构下方的所述 SOI层相接触。
[0061]步骤 S205, 移除所述掩膜以暴露其掩盖的区域， 在该区域上形成栅极 结构。
[0062]下面结合图 11至图 15对步骤 S201至步骤 S205进行说明， 图 11至图 15是根据本发明的一个具体实施方式按照图 2 ( b )示出的流程制造半导体结 构过程中该半导体结构各个制造阶段的剖视结构示意图。 需要说明的是， 本 发明各个实施例的附图仅是为了示意的目的， 因此没有必要按比例绘制。
[0063]图 2 ( b )所示出的方法与图 2 ( a )所示出的方法的区别在于： 图 2 ( a ) 中的流程， 先在衬底上形成栅极结构， 然后进行刻蚀形成沟槽， 进一步在沟 槽的侧壁形成侧墙， 之后在沟槽内形成覆盖所述侧墙的金属层； 而图 2 ( b ) 中所示出的方法流程， 是先在衬底上形成掩膜， 将需要形成栅极结构的区域 掩盖起来， 之后与图 2 ( a ) 中的步骤一样， 进行刻蚀形成沟槽， 进一步在沟 槽的侧壁形成侧墙， 之后在沟槽内形成覆盖所述侧墙的金属层， 区别在于， 最后去除掩膜， 在去除掩膜的区域形成栅极结构。
[0064]下面具体介绍形成掩膜以及去除掩膜的步骤， 其余与图 2 ( a ) 中所示 出方法流程一样的步骤可以参考前文部分的相关说明， 在此不再贅述。
[0065]如图 11所示， 在 SOI衬底上覆盖掩膜 400, 通常选用光刻胶为掩膜。 然后， 通过光刻工艺， 将光刻胶掩膜图案化， 进而， 利用图案化的光刻胶掩 膜， 通过刻蚀工艺， 形成希望的形状， 本发明中即为栅极线的形状。 之后进 行刻蚀， 形成沟槽 140, 所述沟槽 140的深度的范围是 50nm〜150nm。 所述沟 槽 140暴露部分所述 SOI衬底的隔离区 120。
[0066]在沟槽 140内形成侧墙 160。 侧墙 160的材料为低 k材料。 如图 12所 示，侧墙 160可以形成在暴露的 BOX层 110的侧壁上，以及暴露的隔离区 120 的侧壁上。 还可以并不暴露隔离区 120, 因此侧墙 160只形成在暴露的 BOX 层的侧壁上， 如图 15所示。
[0067]如图 13所示， 在沟槽 140内形成覆盖侧墙 160的金属层 150。 所述金 属层 150的材料包括 W、 Al、 TiAl、 TiN或其组合。 形成金属层 150之后， 去 除掩膜， 可选的， 可以进行平坦化处理， 使金属层 150、 SOI层 100以及隔离 区 120的上表面齐平。
[0068]如图 14所示， 在前述掩膜覆盖的区域上形成栅极结构 200。 可选的， 还可以在栅极结构 200的两侧形成侧墙 210。可选的，还可以在 SOI衬底中进 一步形成源 /漏区。
[0069]可选地， 本实施例提供的方法还可以包括步骤 S206, 其具体包括： 形 成覆盖栅极结构 200和金属层 150的介质层 300,并在该介质层 300中分别形 成暴露至少部分所述金属层 150的第一接触孔 310,以及暴露至少部分所述栅 极结构 200的第二接触孔 320。 可参考图 9, 具体形成接触孔的工艺流程可以 在本说明书前述相关部分的找到具体介绍， 在此不再贅述。
[0070]本发明提供的半导体结构及其制造方法首先在 SOI衬底上形成延伸至 BOX层 110的沟槽 140, 然后在该沟槽 140的侧壁形成侧墙 160, 最后在沟槽 中形成金属层， 由于侧墙 160的存在并且侧墙 160具有可控的厚度， 因此所 述金属层 150与 SOI衬底的体硅层 130的被侧墙 160分隔得更远， 两者间距 离变大， 并且由于侧墙 160占据了部分暴露的 BOX层 110的表面， 因此金属 层 150正对体硅层 130的下表面的面积减小， 上述距离变大和面积减小使得 半导体器件在工作时金属层 150与体硅层 130之间的电容减小， 有利于提升 半导体器件的性能 , 同时也保证了源漏区与金属塞接触的面积足够大。
[0071]虽然关于示例实施例及其优点已经详细说明， 应当理解在不脱离本发 明的精神和所附权利要求限定的保护范围的情况下， 可以对这些实施例进行 各种变化、 替换和修改。 对于其他例子， 本领域的普通技术人员应当容易理 解在保持本发明保护范围内的同时， 工艺步骤的次序可以变化。
[0072]此外， 本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、 制造、 物质组成、 手段、 方法及步骤。 从本发明的公开内容， 作为本 领域的普通技术人员将容易地理解， 对于目前已存在或者以后即将开发出的 工艺、 机构、 制造、 物质组成、 手段、 方法或步骤， 其中它们执行与本发明 描述的对应实施例大体相同的功能或者获得大体相同的结果， 依照本发明可 以对它们进行应用。 因此， 本发明所附权利要求旨在将这些工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤包含在其保护范围内。

Claims

权 利 要 求
1、 一种半导体结构的制造方法， 其特征在于， 该方法包括：
a)提供 SOI衬底， 并在所述 SOI衬底上形成栅极结构 （200);
b)刻蚀所述栅极结构 （200) 两侧的所述 SOI衬底的 SOI层（ 100)和 BOX层（110), 以形成暴露所述 BOX层（ 110)的沟槽（ 140), 该沟槽（140) 部分进入所述 BOX层（ 110 );
c)在所述沟槽 ( 140) 的侧壁形成侧墙 ( 160);
d)在所述沟槽（140) 内形成覆盖所述侧墙（160) 的金属层（150), 该 金属层（150)与所述栅极结构 （200) 下方的所述 SOI层（100)相接触。
2、 一种半导体结构的制造方法， 其特征在于， 该方法包括：
a )提供 SOI衬底， 在该 SOI衬底上覆盖掩膜 ( 400 ), 所述掩膜掩盖的区 域为预定形成栅极线的区域；
b )刻蚀所述掩膜 ( 400 ) 两侧的所述 SOI衬底的 SOI层（ 100 )和 BOX 层（110), 以形成暴露所述 BOX层（110) 的沟槽（140), 该沟槽（140)部 分进入所述 BOX层（110);
c)在所述沟槽 ( 140) 的侧壁形成侧墙 ( 160);
d)在所述沟槽（140) 内形成覆盖所述侧墙（160) 的金属层（150), 该 金属层（150)与所述栅极结构 （200) 下方的所述 SOI层（100)相接触； e )移除所述掩膜以暴露其掩盖的区域， 在该区域上形成栅极结构 ( 200 )。
3、 根据权利要求 1或 2所述的方法， 其特征在于：
所述沟槽（ 140 ) 的深度的范围是 50nm〜 150nm。
4、 根据权利要求 1或 2所述的方法， 其特征在于：
所述沟槽（ 140 )暴露部分所述 SOI衬底的隔离区 （ 120 )。
5、 根据权利要求 1或 2所述的方法， 其特征在于: 所述金属层（150) 的材料包括 W、 Al、 TiAl、 TiN或其组合。
6、 根据权利要求 1或 2所述的方法， 其特征在于：
该侧墙（160) 的材料为低 k材料。
7、 根据权利要求 1或 2所述的方法， 其特征在于， 该方法还包括： f)形成覆盖所述栅极结构（200)和所述金属层（ 150)的介质层（300), 并在该介质层 （300) 中分别形成暴露至少部分所述金属层（150) 的第一接 触孔（310), 以及暴露至少部分所述栅极结构 （200) 的第二接触孔（320)。
8、 一种半导体结构， 其特征在于， 该半导体结构包括 SOI衬底、 栅极结 构 （200)、 侧墙（160)和金属层（150), 其中：
所述 SOI衬底包括 SOI层（ 100 )和 BOX层（ 110 );
所述栅极结构 （200)形成在所述 SOI层（100)之上；
所述金属层（150)形成在所述栅极结构（200) 两侧的所述 SOI衬底内， 该金属层（150)与所述栅极结构 （200) 下方的所述 SOI层（100)相接触， 并延伸至所述 BOX层（110) 内；
所述金属层（150)与所述 BOX层（110)之间存在侧墙（160)。
9、 根据权利要求 8所述的半导体结构， 其特征在于：
所述金属层（150) 的厚度的范围是 50nm〜 150nm。
10、 根据权利要求 8所述的半导体结构， 其特征在于：
所述金属层（ 150)与所述 SOI衬底的隔离区（ 120 )之间也存在侧墙（ 160)。
11、 根据权利要求 8、 10或 11所述的半导体结构， 其特征在于： 所述金属层（150) 的材料包括包括\¥、 Al、 TiAl、 TiN或其组合。
12、 根据权利要求 8或 10所述的半导体结构， 其特征在于： 该侧墙（160) 的材料为低 k材料。
13、 根据权利要求 12所述的半导体结构， 其特征在于， 该半导体结构还 包括覆盖所述栅极结构 （200)和所述金属层（150) 的介质层（300), 该介 质层（ 300 ) 内包括：
与所述金属层（150)接触的第一接触塞（330 ); 和 /或
与所述栅极结构 （200)接触的第二接触塞（340)。
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