CN102856207B - 一种半导体结构及其制造方法 - Google Patents
一种半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN102856207B CN102856207B CN201110183555.0A CN201110183555A CN102856207B CN 102856207 B CN102856207 B CN 102856207B CN 201110183555 A CN201110183555 A CN 201110183555A CN 102856207 B CN102856207 B CN 102856207B
- Authority
- CN
- China
- Prior art keywords
- side wall
- layer
- wall metal
- grid structure
- soi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 83
- 229910052751 metal Inorganic materials 0.000 claims abstract description 83
- 238000000034 method Methods 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 230000004888 barrier function Effects 0.000 claims description 45
- 239000000463 material Substances 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 20
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 229910010038 TiAl Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 239000012212 insulator Substances 0.000 abstract description 3
- 238000003754 machining Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000001737 promoting effect Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000004549 pulsed laser deposition Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229920002554 vinyl polymer Polymers 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 241000849798 Nita Species 0.000 description 1
- 235000003976 Ruta Nutrition 0.000 description 1
- 240000005746 Ruta graveolens Species 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- POULHZVOKOAJMA-UHFFFAOYSA-M dodecanoate Chemical compound CCCCCCCCCCCC([O-])=O POULHZVOKOAJMA-UHFFFAOYSA-M 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229940070765 laurate Drugs 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- -1 nitrine quinones Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 235000005806 ruta Nutrition 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 125000000391 vinyl group Chemical group [H]C([*])=C([H])[H] 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；在所述沟槽的侧壁形成金属侧墙，该金属侧墙与所述栅极结构下方的所述SOI层相接触；形成填充部分所述沟槽的绝缘层，并形成覆盖所述栅极结构和所述绝缘层的介质层；刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触孔，通过该第一接触孔刻蚀所述绝缘层，以形成至少暴露部分所述金属侧墙的第二接触孔；填充所述第一接触孔和所述第二接触孔以形成接触塞，该接触塞与所述金属侧墙相接触。本发明提供的方法能提升半导体器件的性能和减小加工难度。
Description
技术领域
本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。
绝缘体上硅(Silicon-On-Insulator，SOI)具有较好的介质隔离特性，采用SOI制成的集成电路具有寄生电容小、集成密度高、速度快、工艺简单和短沟道效应小等优势，通常SOI衬底包括三层主要结构，分别是体硅层、体硅层之上的氧化埋层(Buried Oxide层，BOX层)和覆盖在所述BOX层之上的SOI层，所述SOI层的材料通常是单晶硅。
现有技术工艺中，使用上述SOI衬底生产半导体器件会采用下陷源/漏区的工艺，如图1所示半导体结构。形成图1示出的结构的具体方法是：首先对SOI衬底进行刻蚀，具体而言是刻蚀栅极结构15与SOI衬底的隔离区之间的SOI层10和BOX层11，以形成延伸至BOX层11内的沟槽，然后在该沟槽中填充半导体材料，形成半导体层14，最后在该半导体层14内形成源/漏区。
上述半导体结构存在以下缺陷，如图1所示，在后续工艺中刻蚀介质层17形成源/漏区的接触塞时，一方面要对准半导体层14上的源/漏区，另一方面要避免损伤栅极结构15，因此刻蚀的控制要求较高；对于采用金属栅极的半导体结构而言，在工作过程中，金属栅极和接触塞之间存在一定的电容，会影响半导体器件的工作性能；在形成与源/漏区的接触塞时，由于器件尺寸的减小，接触塞底部与源/漏区的接触面积有限，因此接触电阻较大，也会影响半导体器件的工作性能。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以减小源/漏区的接触电阻，减小源/漏区接触塞与金属栅极之间的电容，以及降低形成接触孔的过程中的刻蚀难度。
一方面，本发明提供了一种半导体结构的制造方法，该方法包括：
a)提供SOI衬底，并在所述SOI衬底上形成栅极结构；
b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
c)在所述沟槽的侧壁形成金属侧墙，该金属侧墙与所述栅极结构下方的所述SOI层相接触；
d)形成填充部分所述沟槽的绝缘层，并形成覆盖所述栅极结构和所述绝缘层的介质层；
e)刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触孔，通过该第一接触孔刻蚀所述绝缘层，以形成至少暴露部分所述金属侧墙的第二接触孔；
f)填充所述第一接触孔和所述第二接触孔以形成接触塞，该接触塞与所述金属侧墙相接触。
另一方面，本发明还提供了另一种半导体结构的制造方法，该方法包括：
a)提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；
b)刻蚀所述掩膜两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
c)在所述沟槽的侧壁形成金属侧墙，该金属侧墙与所述掩膜覆盖的区域下方的所述SOI层相接触；
d)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构，并形成填充部分所述沟槽的绝缘层；
e)形成覆盖所述栅极结构和所述绝缘层的介质层；
f)刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触孔，通过该第一接触孔刻蚀所述绝缘层，以形成至少暴露部分所述金属侧墙的第二接触孔；
g)填充所述第一接触孔和所述第二接触孔以形成接触塞，该接触塞与所述金属侧墙相接触。
相应地，本发明还提供了一种半导体结构，该半导体结构包括SOI衬底、栅极结构、金属侧墙、介质层和接触塞，其中：
所述SOI衬底包括SOI层和BOX层；
所述栅极结构形成在所述SOI层之上；
所述金属侧墙形成在所述栅极结构两侧的所述SOI衬底内，该金属侧墙与所述栅极结构下方的所述SOI层相接触，并延伸至所述BOX层内；
所述介质层覆盖所述SOI衬底和所述金属侧墙，所述接触塞贯穿所述介质层并延伸至所述BOX层内，该接触塞与所述金属侧墙相接触。
本发明提供的半导体结构及其制造方法首先在SOI衬底上形成延伸至BOX层的沟槽，然后在该沟槽的侧壁形成金属侧墙，最后形成与该金属侧墙相接触的接触塞，其优点在于：接触塞与金属侧墙直接接触，因此源/漏区的接触电阻较小，有利于提升半导体器件的工作性能；源/漏区形成在栅极结构下方的SOI层内，因此栅极与源/漏区的距离远，两者之间的电容小，也有利于提升半导体器件的工作性能；此外，在形成接触塞的过程中实现自对准，降低了半导体器件的加工难度。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是现有技术形成的半导体结构的剖视结构示意图；
图2(a)和图2(b)是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；
图3至图11是根据本发明的一个具体实施方式按照图2(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；
图12至图14是根据本发明的另一个具体实施方式按照图2(b)示出的流程制造半导体结构过程中该半导体结构的个别制造阶段的剖视结构示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
以下首先给出本发明提供的半导体结构的一种优选具体实施方式，请参考图11，图11是根据本发明的半导体结构的一个具体实施方式的剖视结构示意图，该半导体结构包括SOI衬底、栅极结构200、金属侧墙160、介质层300和接触塞330，其中：
所述SOI衬底包括SOI层100和BOX层110；
所述栅极结构200形成在所述SOI层100之上；
所述金属侧墙160形成在所述栅极结构200两侧的所述SOI衬底内，该金属侧墙160与所述栅极结构200下方的所述SOI层100相接触，并延伸至所述BOX层110内；
所述介质层300覆盖所述SOI衬底和所述金属侧墙160，所述接触塞330贯穿所述介质层300并延伸至所述BOX层110内，该接触塞330与所述金属侧墙160相接触。
通常，栅极结构200还包括侧墙210，侧墙210形成在栅极结构200的两侧。
在另一实施例中，接触塞330与所述SOI衬底的隔离区120之间也存在金属侧墙160。
所述SOI衬底至少具有三层结构，分别是：体硅层130、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO2，BOX层的厚度通常大于100nm；SOI层100的材料是单晶硅、Ge或III-V族化合物，本具体实施方式中选用的SOI衬底是具有UltrathinSOI层100的SOI衬底，因此该SOI层100的厚度通常小于100nm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用SiO2、Si3N4或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。
栅极结构200包括栅极介质层和栅极堆叠。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。
金属侧墙160的材料包括W、Al、TiAl、TiN或其组合等导电性好的金属材料，接触塞330的材料优选为Al，也可以包括W、Al、TiAl、TiN或其组合。所述金属侧墙160可作为形成的晶体管结构的源漏区，甚至于与所述金属侧墙160直接接触的那一部分接触塞也可以认为是源漏区的一部分。
优选地，栅极结构200的上平面与接触塞330的上平面齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。
在同一个半导体器件之中，根据制造需要可以包括上述实施例或其他合适的半导体结构。
下文中将结合本发明提供的半导体结构的制造方法对上述实施例进行进一步的阐述。
请参考图2(a)，图2(a)是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图，该方法包括：
步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结构；
步骤S102，刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
步骤S103，在所述沟槽的侧壁形成金属侧墙，该金属侧墙与所述栅极结构下方的所述SOI层相接触；
步骤S104，形成填充部分所述沟槽的绝缘层，并形成覆盖所述栅极结构和所述绝缘层的介质层；
步骤S105，刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触孔，通过该第一接触孔刻蚀所述绝缘层，以形成至少暴露部分所述金属侧墙的第二接触孔；
步骤S106，填充所述第一接触孔和所述第二接触孔以形成接触塞，该接触塞与所述金属侧墙相接触。
下面结合图3至图11对步骤S101至步骤S106进行说明，图3至图11是根据本发明的一个具体实施方式按照图1示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有完全按比例绘制。
参考图3和图4，执行步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结构200。
首先参考图3，其中，所述SOI衬底至少具有三层结构，分别是：体硅层130、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO2，BOX层的厚度通常大于100nm；SOI层100的材料是单晶硅、Ge或III-V族化合物，本具体实施方式中选用的SOI衬底是具有UltrathinSOI层100的SOI衬底，因此该SOI层100的厚度通常小于100nm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用SiO2、Si3N4或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。
接下来参考图4，在所述SOI衬底上形成栅极结构200，在前栅工艺中，该栅极结构200的形成过程如下：形成覆盖SOI层100和隔离区120的栅极介质层、覆盖栅极介质层的栅金属层、覆盖栅金属层的栅电极层、覆盖栅电极层的氧化物层、覆盖氧化物层的氮化物层、以及覆盖氮化物层并用于绘图以刻蚀出栅极堆叠的光刻胶层，其中，栅极介质层的材料可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度在1nm～4nm之间；栅金属层的材料可以选用TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTa中的一种或其组合，其厚度在5nm～20nm之间；栅电极层的材料可以选用Poly-Si，其厚度在20nm～80nm之间；氧化物层的材料是SiO2，其厚度在5nm～10nm之间；氮化物层的材料是Si3N4，其厚度在10nm～50nm之间；光刻胶层的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料等。上述多层结构中除所述光刻胶层以外，可以通过化学气相沉积、高密度等离子体CVD、ALD、等离子体增强原子层淀积、脉冲激光沉积或其他合适的方法依次形成在SOI层100上。光刻胶层构图后可以刻蚀上述多层结构形成如图3所示的栅极结构200。
在后栅工艺中，栅极结构200包括伪栅和承载伪栅的栅介质层，可以在随后的步骤中进行替代栅工艺，移除伪栅以形成所需的栅极堆叠结构。
通常地，栅极结构200还包括侧墙210，侧墙210形成在该栅极结构200的两侧，用于将栅极结构200隔开。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。
请参考图5，执行步骤S102，刻蚀栅极结构200两侧的所述SOI衬底的SOI层100和BOX层110，以形成暴露BOX层110的沟槽140，该沟槽140至少部分进入BOX层110。具体而言，使用合适的刻蚀工艺首先移除栅极结构200两侧的SOI层100，然后移除暴露出来的一部分BOX层110，以形成沟槽140，因此沟槽140不仅暴露了BOX层110余下的部分，在空间上部分地替代未经刻蚀的BOX层110，沟槽140部分进入BOX层110。沟槽140的深度是刻蚀掉的SOI层100的厚度与刻蚀掉的BOX层110的厚度之和，就本具体实施方式选用的SOI衬底而言，通常BOX层110的厚度大于100nm，Ultrathin SOI层100的厚度为20nm～30nm，因此沟槽140的深度范围在50nm～150nm之间。
请参考图6，执行步骤S103，在沟槽140的侧壁形成金属侧墙160，该金属侧墙160与栅极结构200下方的SOI层100相接触。在本实施例中，沟槽140的宽度较大，并暴露部分隔离区120。如图6所示，金属侧墙160在本实施例中形成在沟槽140临近栅极结构200的侧壁上，以及暴露的隔离区120的侧壁上。在另一实施例中，形成的沟槽140宽度有限，并未暴露隔离区120，因此金属侧墙160只形成在沟槽140临近栅极结构200的侧壁上。可以选用合适的沉积方法形成金属侧墙160，优选地，金属侧墙160的材料包括W、Al、TiAl、TiN或其组合等导电性好的金属材料。
参考图7至图8，执行步骤S104，形成填充部分沟槽140的绝缘层150，并形成覆盖栅极结构200和绝缘层150的介质层300。具体地，如图7所示，可以通过化学气相沉积、高密度等离子体CVD、ALD、等离子体增强原子层淀积、脉冲激光沉积或其他合适的方法先形成绝缘层150，绝缘层150通常只填满沟槽140的下半部分，并停止在金属侧墙160的表面，绝缘层的材料通常可以选用SiO2。然后如图8所示，再选用CVD、高密度等离子体CVD、旋涂或其他合适的方法形成介质层300，介质层300填满沟槽140的上半部分，并覆盖绝缘层150和栅极结构200，介质层300的材料可以包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、氮化硅、低k材料或其组合。在本实施例中，形成介质层300后，可以对该介质层300进行化学机械抛光的平坦化处理，使得介质层300的上平面与栅极结构200的上平面齐平，对该介质层300进行CMP处理后，通常介质层300的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。
优选地，绝缘层150的材料和介质层的材料300不同，并且两者具有不同的刻蚀速率。这种选用材料的安排是为了方便在步骤S105中的刻蚀。
基于上述安排，请参考图9至图10，执行步骤S105，刻蚀介质层300以形成至少暴露部分绝缘层150的第一接触孔310，通过第一接触孔310刻蚀绝缘层150，以形成至少暴露部分金属侧墙160的第二接触孔320。先参考图9，由于介质层300与绝缘层150的材料不同，刻蚀介质层300形成第一接触孔310时，刻蚀大致会停止在绝缘层150的上平面，第一接触孔310暴露至少部分绝缘层150。刻蚀介质层300形成第一接触孔310的工艺可以采用常规的光刻工艺，并采用干法刻蚀。接下来参考图10，通过第一接触孔310进行湿法刻蚀，选择性刻蚀并移除至少部分绝缘层150，移除至少部分绝缘层150后，原来绝缘层150占据的空间形成第二接触孔320，该第二接触孔320至少暴露部分原本被绝缘层150覆盖住的金属侧墙160。
请参考图11，执行步骤S106，填充第一接触孔310和第二接触孔320以形成接触塞330，接触塞330与所述金属侧墙160相接触。具体地，选用金属材料填充第一接触孔310和第二接触孔320，优选地，所述金属材料可以选用Al，加热使Al融为流体态，由第一接触孔310进入第二接触孔320内，并依次灌满第二接触孔320和第一接触孔310，形成嵌于介质层300并部分进入BOX层110中的接触塞330，由于第二接触孔320暴露金属侧墙160，因此接触塞330与金属侧墙160相接触。在其他实施例中，可以选用其他合适的金属材料形成接触塞330，例如W、Al、TiAl、TiN或其组合。
在本实施例中，总是通过第一接触孔310刻蚀掉绝缘层150形成第二接触孔320，再填入金属形成与金属侧墙160接触的接触塞330，因此只要第二接触孔320暴露金属侧墙160，接触塞330在形成过程很容易就与金属侧墙160接触并实现电联通，因此形成接触塞330时，相比现有技术实现了自对准，降低了难度。
请参考图2(b)，图2(b)是根据本发明的半导体结构的制造方法的另一个具体实施方式的流程图，该方法包括：
步骤S201，提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；
步骤S202，刻蚀所述掩膜两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；
步骤S203，在所述沟槽的侧壁形成金属侧墙，该金属侧墙与所述掩膜覆盖的区域下方的所述SOI层相接触；
步骤S204，移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构，并形成填充部分所述沟槽的绝缘层；
步骤S205，形成覆盖所述栅极结构和所述绝缘层的介质层；
步骤S206，刻蚀该介质层以形成至少暴露部分所述绝缘层的第一接触孔，通过该第一接触孔刻蚀所述绝缘层，以形成至少暴露部分所述金属侧墙的第二接触孔；
步骤S207，填充所述第一接触孔和所述第二接触孔以形成接触塞，该接触塞与所述金属侧墙相接触。
下面结合图12至图14对步骤S201至步骤S204进行说明，图12至图14是根据本发明的一个具体实施方式按照图2(b)示出的流程制造半导体结构过程中该半导体结构某些制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
图2(b)所示出的方法与图2(a)所示出的方法的区别在于：图2(a)中的流程，先在衬底上形成栅极结构，然后进行刻蚀形成沟槽140，在沟槽140内形成金属侧墙160，之后进行形成填充部分沟槽140的绝缘层150等后续工艺；而图2(b)中所示出的方法流程，是先在衬底上形成掩膜400，将需要形成栅极结构的区域掩盖起来，之后进行刻蚀形成沟槽140，在沟槽140内形成金属侧墙160，区别在于，形成金属侧墙160后去除掩膜，在去除掩膜的区域形成栅极结构200，之后再进行形成填充部分沟槽140的绝缘层150等后续工艺。
下面具体介绍形成掩膜以及去除掩膜的步骤，其余与图2(a)中所示出方法流程一样的步骤可以参考前文部分的相关说明，在此不再赘述。
如图12所示，在SOI衬底上覆盖掩膜400，通常选用光刻胶为掩膜。然后，通过光刻工艺，将光刻胶掩膜图案化，进而，利用图案化的光刻胶掩膜，通过刻蚀工艺，形成希望的形状，本发明中即为栅极线的形状。之后进行刻蚀，形成沟槽140，所述沟槽140的深度的范围是50nm～150nm。所述沟槽140暴露部分所述SOI衬底的隔离区120。
如图13所示，在沟槽140内形成金属侧墙160。所述金属侧墙160的材料包括W、Al、TiAl、TiN或其组合。
如图14所示，在前述掩膜覆盖的区域上形成栅极结构200，并形成填充部分所述沟槽140的绝缘层150。在形成栅极结构200中需要注意，首先在SOI上形成了栅极线，然后需要将所述栅极线切断以获得栅极结构200。可选的，还可以在栅极结构200的两侧形成侧墙210。
步骤S205～步骤S207与图2(a)中所示步骤S104～S106相同或相似，所需的材料、工艺、流程等均在前文中有所论述，在此就不再赘述。
本发明提供的半导体结构及其制造方法首先在SOI衬底上形成延伸至BOX层110的沟槽140，然后在该沟槽140的侧壁形成金属侧墙160，最后形成与该金属侧墙160相接触的接触塞330，其优点在于：接触塞330与金属侧墙160直接接触，因此源/漏区的接触电阻较小，有利于提升半导体器件的工作性能；源/漏区形成在栅极结构200下方的SOI层100内，因此栅极与源/漏区的距离远，两者之间的电容小，也有利于提升半导体器件的工作性能；此外，在形成接触塞330的过程中实现自对准，因此降低了半导体器件的加工难度。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (14)
1.一种半导体结构的制造方法，其特征在于，该方法包括：
a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)；
b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；
c)在所述沟槽(140)的侧壁形成金属侧墙(160)，该金属侧墙(160)与所述栅极结构(200)下方的所述SOI层(100)相接触；
d)形成填充部分所述沟槽(140)的绝缘层(150)，并形成覆盖所述栅极结构(200)和所述绝缘层(150)的介质层(300)；
e)刻蚀该介质层(300)以形成至少暴露部分所述绝缘层(150)的第一接触孔(310)，通过该第一接触孔(310)刻蚀所述绝缘层(150)，以形成至少暴露部分所述金属侧墙(160)的第二接触孔(320)；
f)填充所述第一接触孔(310)和所述第二接触孔(320)以形成接触塞(330)，该接触塞(330)与所述金属侧墙(160)相接触。
2.一种半导体结构的制造方法，其特征在于，该方法包括：
a)提供SOI衬底，在该SOI衬底上覆盖掩膜(400)，所述掩膜掩盖的区域为预定形成栅极线的区域；
b)刻蚀所述掩膜(400)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；
c)在所述沟槽(140)的侧壁形成金属侧墙(160)，该金属侧墙(160)与所述掩膜覆盖的区域下方的所述SOI层(100)相接触；
d)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构(200)，并形成填充部分所述沟槽(140)的绝缘层(150)；
e)形成覆盖所述栅极结构(200)和所述绝缘层(150)的介质层(300)；
f)刻蚀该介质层(300)以形成至少暴露部分所述绝缘层(150)的第一接触孔(310)，通过该第一接触孔(310)刻蚀所述绝缘层(150)，以形成至少暴露部分所述金属侧墙(160)的第二接触孔(320)；
g)填充所述第一接触孔(310)和所述第二接触孔(320)以形成接触塞(330)，该接触塞(330)与所述金属侧墙(160)相接触。
3.根据权利要求1或2所述的方法，其特征在于，在形成所述介质层(300)后，该方法还包括：
对所述介质层(300)进行平坦化处理，使该介质层(300)的上平面与所述栅极结构(200)的上平面齐平。
4.根据权利要求1或2所述的方法，其特征在于：
所述绝缘层(150)的材料与所述介质层(300)的材料的刻蚀速率不同。
5.根据权利要求1或2所述的方法，其特征在于：
所述沟槽(140)的深度的范围是50nm～150nm。
6.根据权利要求1或2所述的方法，其特征在于：
所述金属侧墙(160)的材料包括W、Al、TiAl、TiN或其组合。
7.根据权利要求1或2所述的方法，其特征在于：
所述接触塞(330)的材料包括W、Al、TiAl、TiN或其组合。
8.根据权利要求1或2所述的方法，其特征在于：
刻蚀所述介质层(300)的方法是干法刻蚀，刻蚀所述绝缘层(150)的方法是湿法刻蚀。
9.一种半导体结构，其特征在于，该半导体结构包括SOI衬底、栅极结构(200)、金属侧墙(160)、介质层(300)和接触塞(330)，其中：
所述SOI衬底包括SOI层(100)和BOX层(110)；
所述栅极结构(200)形成在所述SOI层(100)之上；
所述金属侧墙(160)形成在所述栅极结构(200)两侧的所述SOI衬底内，该金属侧墙(160)与所述栅极结构(200)下方的所述SOI层(100)相接触，并延伸至所述BOX层(110)内；
所述介质层(300)覆盖所述SOI衬底和所述金属侧墙(160)，所述接触塞(330)贯穿所述介质层(300)并延伸至所述BOX层(110)内，该接触塞(330)与所述金属侧墙(160)相接触。
10.根据权利要求9所述的半导体结构，其特征在于：
所述栅极结构(200)的上平面与所述接触塞(330)的上平面齐平。
11.根据权利要求9所述的半导体结构，其特征在于：
所述接触塞(330)与所述SOI衬底的隔离区(120)之间也存在金属侧墙(160)。
12.根据权利要求9或11所述的半导体结构，其特征在于：
所述金属侧墙(160)的材料包括W、Al、TiAl、TiN或其组合。
13.根据权利要求9至11任一项所述的半导体结构，其特征在于：
所述接触塞(330)的材料包括W、Al、TiAl、TiN或其组合。
14.根据权利要求9所述的半导体结构，其特征在于：
所述栅极结构还包括侧墙(210)，该侧墙(210)形成在所述栅极结构(200)的两侧。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110183555.0A CN102856207B (zh) | 2011-06-30 | 2011-06-30 | 一种半导体结构及其制造方法 |
| CN201190000058.6U CN203038894U (zh) | 2011-06-30 | 2011-08-25 | 一种半导体结构 |
| PCT/CN2011/078887 WO2013000197A1 (zh) | 2011-06-30 | 2011-08-25 | 一种半导体结构及其制造方法 |
| US13/381,075 US8466013B2 (en) | 2011-06-30 | 2011-08-25 | Method for manufacturing a semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110183555.0A CN102856207B (zh) | 2011-06-30 | 2011-06-30 | 一种半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102856207A CN102856207A (zh) | 2013-01-02 |
| CN102856207B true CN102856207B (zh) | 2015-02-18 |
Family
ID=47402678
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110183555.0A Active CN102856207B (zh) | 2011-06-30 | 2011-06-30 | 一种半导体结构及其制造方法 |
| CN201190000058.6U Expired - Lifetime CN203038894U (zh) | 2011-06-30 | 2011-08-25 | 一种半导体结构 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201190000058.6U Expired - Lifetime CN203038894U (zh) | 2011-06-30 | 2011-08-25 | 一种半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (2) | CN102856207B (zh) |
| WO (1) | WO2013000197A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875396B (zh) * | 2018-08-31 | 2023-08-15 | 力智电子股份有限公司 | 沟槽式栅极金氧半场效晶体管及其制造方法 |
| CN111613573B (zh) * | 2019-02-26 | 2023-08-22 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及形成方法 |
| CN113745192B (zh) * | 2020-05-28 | 2024-03-29 | 长鑫存储技术有限公司 | 位线引出结构及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101226881A (zh) * | 2007-01-16 | 2008-07-23 | 北京大学 | 制备凹陷源漏场效应晶体管的方法 |
| CN101300670A (zh) * | 2005-10-31 | 2008-11-05 | 先进微装置公司 | 在薄soi晶体管中嵌入的应变层以及其形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091071B2 (en) * | 2005-01-03 | 2006-08-15 | Freescale Semiconductor, Inc. | Semiconductor fabrication process including recessed source/drain regions in an SOI wafer |
| US20070001223A1 (en) * | 2005-07-01 | 2007-01-04 | Boyd Diane C | Ultrathin-body schottky contact MOSFET |
| US7479437B2 (en) * | 2006-04-28 | 2009-01-20 | International Business Machines Corporation | Method to reduce contact resistance on thin silicon-on-insulator device |
-
2011
- 2011-06-30 CN CN201110183555.0A patent/CN102856207B/zh active Active
- 2011-08-25 CN CN201190000058.6U patent/CN203038894U/zh not_active Expired - Lifetime
- 2011-08-25 WO PCT/CN2011/078887 patent/WO2013000197A1/zh active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101300670A (zh) * | 2005-10-31 | 2008-11-05 | 先进微装置公司 | 在薄soi晶体管中嵌入的应变层以及其形成方法 |
| CN101226881A (zh) * | 2007-01-16 | 2008-07-23 | 北京大学 | 制备凹陷源漏场效应晶体管的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013000197A1 (zh) | 2013-01-03 |
| CN102856207A (zh) | 2013-01-02 |
| CN203038894U (zh) | 2013-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104795331A (zh) | 晶体管的形成方法 | |
| TWI503980B (zh) | 雙閘極鰭式電晶體及其製造及運作方法 | |
| CN105280498A (zh) | 半导体结构的形成方法 | |
| CN103377924B (zh) | 一种半导体结构及其制造方法 | |
| CN102842493A (zh) | 一种半导体结构及其制造方法 | |
| CN107039335B (zh) | 半导体结构的形成方法 | |
| CN102956459B (zh) | 半导体器件及其制造方法 | |
| CN104979199A (zh) | 半导体器件的形成方法 | |
| CN104752215A (zh) | 晶体管的形成方法 | |
| CN102856207B (zh) | 一种半导体结构及其制造方法 | |
| CN110581101B (zh) | 半导体器件及其形成方法 | |
| CN102646589B (zh) | 一种mosfet制造方法 | |
| CN103904028A (zh) | 一种半导体结构及其制造方法 | |
| CN109841507B (zh) | 半导体器件及其形成方法 | |
| CN102856198B (zh) | 一种半导体结构及其制造方法 | |
| US20150170923A1 (en) | Feature Size Reduction in Semiconductor Devices by Selective Wet Etching | |
| CN102856197A (zh) | 一种半导体结构及其制造方法 | |
| CN104425371A (zh) | 半导体结构的形成方法 | |
| CN102856186A (zh) | 一种半导体结构及其制造方法 | |
| CN105702680B (zh) | 一种半导体器件及其制造方法 | |
| CN104217948A (zh) | 半导体制造方法 | |
| US8466013B2 (en) | Method for manufacturing a semiconductor structure | |
| CN105702618A (zh) | 一种半导体器件及其制造方法 | |
| CN104217947A (zh) | 半导体制造方法 | |
| CN104733387A (zh) | 半导体器件的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: No. 3, North Tu Cheng West Road, Chaoyang District, Beijing Co-patentee after: BEIJING NAURA MICROELECTRONICS EQUIPMENT Co.,Ltd. Patentee after: Institute of Microelectronics, Chinese Academy of Sciences Address before: No. 3, North Tu Cheng West Road, Chaoyang District, Beijing Co-patentee before: BEIJING NMC Co.,Ltd. Patentee before: Institute of Microelectronics, Chinese Academy of Sciences |
|
| CP01 | Change in the name or title of a patent holder | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190318 Address after: 100176 Beijing Daxing District Beijing economic and Technological Development Zone Wenchang Road 8 Patentee after: BEIJING NAURA MICROELECTRONICS EQUIPMENT Co.,Ltd. Address before: No. 3, North Tu Cheng West Road, Chaoyang District, Beijing Co-patentee before: BEIJING NAURA MICROELECTRONICS EQUIPMENT Co.,Ltd. Patentee before: Institute of Microelectronics, Chinese Academy of Sciences |
|
| TR01 | Transfer of patent right |