CN105702618A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件的制造方法，包括：提供半导体衬底；在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；从第一半导体层的端部去除部分的第一半导体层，以形成开口；填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；在第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上分别形成背栅介质层和第二绝缘层，并分别以导体层和连接层填充空腔及刻蚀孔，以分别形成背栅及连接孔；进行器件的后续加工。本发明的方法，实现了带背栅结构的类SOI器件。
Description
技术领域
本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
背景技术
随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI(绝缘体上硅，Silicon-On-Insulator)技术应运而生。
SOI衬底分厚层和薄层SOI，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层硅的厚度变薄时，器件从部分耗尽(PartiallyDepletion)向全部耗尽(FullyDepletion)转变，当顶层硅小于30nm时，为超薄SOI(UltrathinSOI，UTSOI)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。
然而，目前SOI衬底的造价较高，且提供的SOI衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
发明内容
本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现SOI器件的集成且埋层厚度可调。
为实现上述目的，本发明的技术方案为：
一种半导体器件的制造方法，包括步骤：
提供半导体衬底；
在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；
从第一半导体层的端部去除部分的第一半导体层，以形成开口；
填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；
在第二半导体层中形成贯通的刻蚀孔；
通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；
在空腔及刻蚀孔的内表面上分别形成背栅介质层和第二绝缘层，并分别以导体层和连接层填充空腔及刻蚀孔，以分别形成背栅及连接孔；
进行器件的后续加工。
可选的，通过外延生长在半导体衬底上依次形成第一半导体层和第二半导体层的叠层。
可选的，所述衬底为硅衬底，所述第一半导体层为GexSi1-x，其中0<x<1，所述第二半导体层为硅。
可选的，形成开口或形成空腔时，去除第一半导体层的方法包括：采用HF、H2O2、CH3COOH和H2O的刻蚀剂进行腐蚀去除第一半导体层。
可选的，形成第一绝缘层和隔离的步骤具体包括：进行氧化工艺，在开口内以及在隔离沟槽的内壁上形成第一氧化物层；在隔离沟槽中填满第二氧化物层。
可选的，形成背栅及连接孔的步骤具体包括：
采用ALD工艺，在空腔以及刻蚀孔的内表面上形成第一介质层；
淀积第一导体层，以填充空腔并在刻蚀孔的第一介质层上形成第一导体层；
以第二导体层填充刻蚀孔。
可选的，在形成隔离和刻蚀孔的步骤之间还包括：在第二半导体层上形成器件结构；覆盖层间介质层；
形成刻蚀孔的步骤包括：刻蚀器件结构的栅极两侧的层间介质层以及第二半导体层，以在第二半导体层中形成贯通的刻蚀孔。
此外，本发明还提供了一种半导体器件，包括：
半导体衬底；
半导体衬底上的第二半导体层；
衬底与第二半导体层之间的第一绝缘层以及背栅，其中，第一绝缘层位于第二半导体层的端部且包围背栅，背栅由空腔表面的背栅介质层以及填充空腔的导体层形成；
位于背栅之上、贯通第二半导体层的连接孔，其中，连接孔由孔壁上的第二绝缘层以及填充孔的连接层形成，导体层与连接层互连。
可选的，所述隔离包括隔离沟槽内壁上的第一氧化物层和填满隔离沟槽的第二氧化物层，第一绝缘层与第一氧化物层由同一氧化工艺形成。
可选的，所述导体层包第一导体层，所述连接层包括第二绝缘层上的第一导体层以及填充孔的第二导体层。
本发明的半导体器件及制造方法，通过在衬底上层叠两层半导体层，而后，通过去除第一半导体层，并重新填充介质层和导体层，实现带背栅结构的类SOI器件，该器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且有效抑制浮体效应、集成度高的特点。此外，可由第二半导体层的厚度实现沟道的控制，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
附图说明
为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本发明的半导体器件的制造方法的流程图；
图2-图13A为根据本发明实施例制造半导体器件的各个制造过程中的俯视图及AA向截面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图1所示，本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底；在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；从第一半导体层的端部去除部分的第一半导体层，以形成开口；填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；在第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔；进行器件的后续加工。
本发明的制造方法，通过在衬底上层叠两层半导体层，而后，通过去除第一半导体层，并重新填充介质层，实现带背栅结构的类SOI器件，该器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且有效抑制浮体效应、集成度高的特点。此外，可由第二半导体层的厚度实现沟道的控制，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
首先，在步骤S01，提供半导体衬底100，参考图2、图2A(图2的AA向截面示意图)所示。
在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。
接着，在步骤S02，在半导体衬底上依次形成第一半导体层102和第二半导体层104的叠层，叠层间为隔离沟槽110，参考图3、图3A(图3的AA向截面示意图)所示。
在本实施例中，首先，采用外延生长工艺，先在体硅衬底100上生长第一半导体层102，该第一半导体层可以为GexSi1-x，其中0<x<1，厚度可以为1-200nm，典型的可以30nm或20nm，而后，继续外延生长第二半导体层104，该第二半导体层104可以为Si，厚度可以为3-200nm，典型的可以为10nm或15nm，从而，形成晶体结构的半导体层。
接着，在第二半导体层104上淀积第一掩膜层106，第一掩膜层可以为氧化硅、氮化硅、氮氧化硅或他们的叠层等，并在第一掩膜层106上形成光敏刻蚀剂108，如图2和图2A所示；而后，在光敏刻蚀剂108的掩盖下进行第一掩膜层106的刻蚀，以形成图案化的第一掩膜层106，并去除光敏刻蚀剂108，在第一掩膜层106的掩盖下，如图3和图3A所示，刻蚀第二半导体层104和第一半导体层102，并继续刻蚀一定深度的衬底100，以形成隔离沟槽110，至此，先形成了器件的有源区。
外延工艺可以形成晶体的半导体层，其为质量较高半导体层，以便提高后续所形成的器件的性能。
接着，在步骤S03，从第一半导体层的端部去除部分的第一半导体层102，以形成开口112，参考图4(AA向截面示意图，俯视图参照图3)所示。
在本实施例中，可以采用湿法刻蚀，例如采用HF、H2O2、CH3COOH和H2O的刻蚀剂进行腐蚀选择性去除第一半导体层，具体的，在一个优选的实施例中，采用HF、H2O2、CH3COOH和H2O的刻蚀剂进行腐蚀去除第一半导体层，比例为1:18:27:8，通过控制时间，去除端部部分的第一半导体层102，这样，在第一半导体层的端部形成了开口112，开口朝向隔离沟槽110，如图4所示。
而后，在步骤S04，填充开口112及隔离沟槽110，以分别形成第一绝缘层114和隔离115、116，参考图6和图6A(图6的AA向截面示意图)所示。
在本实施例中，首先，通过干氧化法，如快速热氧化法，使得开口中填满第一半导体层和第二半导体层的氧化物，从而形成第一绝缘层114，该第一绝缘层为第一氧化物层，包括硅锗氧化物和氧化硅，此时，在隔离沟槽110的内壁上也形成了第一氧化物层115，如图5和图5A(图5的AA向截面示意图)所示。该氧化工艺，使得刻蚀过程中在半导体层表面形成的缺陷得以修复，暴露的半导体材料的表面更平坦，同时，开口中填满了氧化物的绝缘层，隔离并支撑第二半导体层104。
接着，进行介质材料的淀积，例如氧化硅，并进行平坦化，例如进行化学机械研磨(CMP)，直到暴露第一掩膜层106的表面，从而，在隔离沟槽中填满氧化硅的第二氧化物层116，接着，进一步的可以将第一掩膜层106去除，直到暴露第二半导体层104的表面，从而，形成第一绝缘层114和隔离115、116，如图6和图6A所示。
接着，在步骤S05，在第二半导体层102中形成贯通的刻蚀孔214，参考图9和图9A(图9的AA向截面示意图)所示。
在本发明中，在第二半导体层中形成贯通的刻蚀孔，以便通过该刻蚀孔将剩余的第一半导体层去除，该刻蚀孔可以在器件结构形成之前合适的步骤中形成。在本实施例中，在该刻蚀孔在器件形成之后，形成接触孔之前来形成，这样，更好的与现有的工艺集成，减少制造成本。
具体的，可以按照传统的工艺来形成器件结构200，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在第二半导体层104上形成栅介质层和伪栅(图未示出)及其侧墙，栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过CVD的方法来形成。伪栅可以为非晶硅、多晶硅等，在一个实施例中，可以为非晶硅，伪栅极形成在剩余的第一半导体层之上的区域。侧墙204可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在一个实施例中侧墙204可以为氮化硅和氧化硅的两层结构。
而后，在伪栅两侧形成源漏区，在一个实施例中，通过外延掺杂在第二半导体层104上形成硅的源漏区206，并在源漏区206上形成金属硅化物层208。当然，也可以通过离子注入在第二半导体层中形成源漏区。
接着，在伪栅两侧覆盖层间介质层并通过湿法腐蚀，去除伪栅和栅介质层，并重新形成栅介质层和栅极202，该栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，该栅极可以为金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。
从而，在第二半导体层上形成了器件结构，如图7A所示，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。
在形成器件结构后，继续在器件上覆盖层间介质层210，参考图7A所示。在本实施例中，在形成接触孔的步骤之前，先形成刻蚀孔。可以理解的是，该刻蚀孔形成在剩余的第一半导体层102之上的第二半导体层104中，并贯通整个第二半导体层，以便于后续利用该贯通的刻蚀孔去除第一半导体层。本实施例中，刻蚀孔形成在器件结构的栅极两侧的第一半导体层之上的第二半导体层中。
具体的，在本实施例中，如图8和图8A(图8的AA向截面示意图)所示，在层间介质层120之上形成第二掩膜层212，如光敏刻蚀剂，在第二掩膜层212的掩盖下，刻蚀器件结构的栅极两侧的层间介质层210、金属硅化物层208、源漏区206、第二半导体层104和第一半导体层102，也可以进一步过刻蚀部分的衬底100，从而形成刻蚀孔214，并去除第二掩膜，如图9A所示。在其他实施例中，形成刻蚀孔时，也可以从层间介质层210进行刻蚀，直至暴露出第一半导体层102，即并不进行第一半导体层102的刻蚀，而是在后续去除第一半导体层形成空腔的步骤中去除。
而后，在步骤S06，通过刻蚀孔214腐蚀去除剩余的第一半导体层102，以形成空腔216，参考图10(AA向截面示意图，俯视图参照图9)所示。
在本实施例中，可以采用湿法腐蚀去除第一半导体层，刻蚀剂可以采用HF、H2O2、CH3COOH和H2O的混合溶液，在一个实施例中，采用HF(49％):H2O2(30％):CH3COOH(99.8％):H2O＝1:18:27:8的刻蚀剂，直至去除所有的第一半导体层，从而在器件结构下方，第二半导体层108和衬底100之间形成了空腔216，如图10所示。
在步骤S07，在空腔及刻蚀孔的内表面上分别形成背栅介质层和第二绝缘层，并分别以导体层和连接层填充空腔及刻蚀孔，以分别形成背栅300及连接孔310，参考图12和图12A(图12的AA向截面示意图)所示。
在本实施例中，首先，可以通过ALD(原子层沉积)工艺，进行第一介质层218的淀积，第一介质层可以为高k介质材料、氧化物或氮化物等介质材料，该第一介质层218淀积在空腔的内表面上以及刻蚀孔的内表面上，从而在空腔及刻蚀孔的内表面上分别形成了背栅介质层和第二绝缘层；接着，先进行第一导体层219的淀积，可以采用ALD工艺，材料可以为TIN等，该第一导体层219将空腔填满且同时形成在刻蚀孔214的内表面的第一介质层218之上，如图11和图11A(图11的AA向截面图)所示；而后，进行第二导体层220的淀积，以填充刻蚀孔，并进行平坦化，直至暴露出层间介质层210，如图12和12A所示，从而，在栅极下的空腔216中形成了背栅300，在刻蚀孔214中形成了连接孔310，并可通过连接孔施加偏压，从而进行背栅阈值电压的调节。在具体的器件中，可通过形成的背栅介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。在优选的实施例中，背栅介质层为高k介质材料，这样，器件的栅极及沟道下形成了高k介质材料的介质层，使得器件更易于进行背栅调节。
在其他实施例中，也可以采用其他方法来进行空腔的填充，例如可以采用热氧化法进行氧化，使得刻蚀孔和空腔的内表面形成氧化物，接着，进行导体层的填充。
这样，就在第二半导体层与衬底之间形成了具有背栅的类SOI器件结构，可通过第二半导体层的厚度实现沟道的控制，满足不同器件的需求，工艺简单易行。
最后，在步骤S08，进行器件的后续加工。
在本实施例中，可以按照常规工艺，在层间介质层210上形成第三掩膜层(图未示出)，在该第三掩膜层的掩蔽下，进行层间介质层的刻蚀，从而形成刻蚀孔，而后，进行金属材料的填充，并进行平坦化，直至暴露层间介质层210，以形成源漏接触222和栅极接触224(图中未标出)，如图13和图13A(图13的AA向截面图)所示。
至此，形成了本实施例的半导体器件。在该实施例中，刻蚀孔形成在器件结构200形成之后，接触形成之前，在其他实施例中，刻蚀孔还可以在其他合适的时候形成。
此外，本发明还提供了由上述方法形成的半导体器件，参考图13和图13A所示，包括：半导体衬底100；半导体衬底100上的第二半导体层104；衬底100与第二半导体层104之间的第一绝缘层114以及背栅300，其中，第一绝缘层114位于第二半导体层104的端部且包围背栅300，背栅300由空腔表面的背栅介质层218以及填充空腔的导体层219形成；位于背栅之上、贯通第二半导体层104的连接孔310，其中，连接孔310由孔壁上的第二绝缘层218以及填充孔的连接层219、220形成，导体层与连接层互连。
在本发明的实施例中，所述隔离包括隔离沟槽内壁上的第一氧化物层115和填满隔离沟槽的第二氧化物层116，第一绝缘层114与第一氧化物层115由同一氧化工艺形成。
其中，所述导体层包括第一导体层，所述连接层包括第二绝缘层上的第一导体层以及填充孔的第二导体层。在优选的实施例中，背栅介质层为高k介质材料，这样，器件的栅极及沟道下形成了高k介质材料的介质层，使得器件更易于进行背栅调节。
在本发明中，第二半导体层为形成器件的有源区，器件结构200形成在第二半导体层104上，器件结构的沟道区域形成在背栅300之上。刻蚀孔形成在器件结构的栅极202两侧的第二绝缘层218之上，贯穿层间介质层210、源漏区208、第二半导体层104，器件结构的栅极形成在背栅之上。
本发明的半导体器件，为类SOI器件，第二半导体层为有源区，在有源区的沟道下方形成了背栅，背栅由连接孔接出，进而进行背栅阈值电压的调节，该器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且有效抑制浮体效应、集成度高的特点。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括步骤：
提供半导体衬底；
在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；
从第一半导体层的端部去除部分的第一半导体层，以形成开口；
填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；
在第二半导体层中形成贯通的刻蚀孔；
通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；
在空腔及刻蚀孔的内表面上分别形成背栅介质层和第二绝缘层，并分别以导体层和连接层填充空腔及刻蚀孔，以分别形成背栅及连接孔；
进行器件的后续加工。
2.根据权利要求1所述的制造方法，其特征在于，通过外延生长在半导体衬底上依次形成第一半导体层和第二半导体层的叠层。
3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层为GexSi1-x，其中0<x<1，所述第二半导体层为硅。
4.根据权利要求1所述的制造方法，其特征在于，形成开口或形成空腔时，去除第一半导体层的方法包括：采用HF、H2O2、CH3COOH和H2O的刻蚀剂进行腐蚀去除第一半导体层。
5.根据权利要求1所述的制造方法，其特征在于，形成第一绝缘层和隔离的步骤具体包括：进行氧化工艺，在开口内以及在隔离沟槽的内壁上形成第一氧化物层；在隔离沟槽中填满第二氧化物层。
6.根据权利要求1所述的制造方法，其特征在于，形成背栅及连接孔的步骤具体包括：
采用ALD工艺，在空腔以及刻蚀孔的内表面上形成第一介质层；
淀积第一导体层，以填充空腔并在刻蚀孔的第一介质层上形成第一导体层；
以第二导体层填充刻蚀孔。
7.根据权利要求1所述的制造方法，其特征在于，在形成隔离和刻蚀孔的步骤之间还包括：在第二半导体层上形成器件结构；覆盖层间介质层；
形成刻蚀孔的步骤包括：刻蚀器件结构的栅极两侧的层间介质层以及第二半导体层，以在第二半导体层中形成贯通的刻蚀孔。
8.一种半导体器件，其特征在于，包括：
半导体衬底；
半导体衬底上的第二半导体层；
衬底与第二半导体层之间的第一绝缘层以及背栅，其中，第一绝缘层位于第二半导体层的端部且包围背栅，背栅由空腔表面的背栅介质层以及填充空腔的导体层形成；
位于背栅之上、贯通第二半导体层的连接孔，其中，连接孔由孔壁上的第二绝缘层以及填充孔的连接层形成，导体层与连接层互连。
9.根据权利要求8所述的半导体器件，其特征在于，所述隔离包括隔离沟槽内壁上的第一氧化物层和填满隔离沟槽的第二氧化物层，第一绝缘层与第一氧化物层由同一氧化工艺形成。
10.根据权利要求8所述的半导体器件，其特征在于，所述导体层包第一导体层，所述连接层包括第二绝缘层上的第一导体层以及填充孔的第二导体层。
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