CN111613573B - 一种半导体器件及形成方法 - Google Patents

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Abstract

本发明实施例提供了一种半导体器件及形成方法。在本发明实施例中，通过去除所述外延结构上方的介质层，以露出所述外延结构和所述外延结构两侧的金属栅极的侧壁；并形成覆盖所述金属栅极侧壁的侧墙；形成覆盖所述外延结构的金属层；形成覆盖所述金属层的隔离层；在所述金属层的上方的预定位置形成扩散接触孔。能够确保金属栅极和金属层之间电绝缘，避免金属栅极和金属层相互短路，确保半导体器件的可靠性。

Description

一种半导体器件及形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。
背景技术
随着半导体制造工艺的不断发展，半导体器件的集成度越来越高，半导体器件的特征尺寸也逐渐缩小。然而，半导体器件的可靠性还需要提高。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件及形成方法，能够提高半导体器件的可靠性。所述方法包括：
提供半导体衬底，所述半导体衬底上形成多个金属栅极、位于所述金属栅极之间的外延结构和覆盖所述金属栅极和所述外延结构的介质层；
去除所述外延结构上方的介质层，露出所述外延结构和所述外延结构两侧的所述金属栅极的侧壁；
形成覆盖所述金属栅极的侧壁的侧墙；
形成覆盖所述外延结构的金属层；
形成覆盖所述金属层的隔离层；
在所述金属层的上方的预定位置形成扩散接触孔。
进一步地，所述去除所述外延结构上方的介质层，包括：
采用宽度大于所述金属栅极之间的距离的掩膜图案刻蚀所述外延结构上方的介质层。
进一步地，所述金属栅极上方具有保护层，在所述隔离层的预定位置形成接触孔的同时，所述方法还包括：
在所述金属栅极上方的预定位置形成栅极接触孔。
进一步地，所述在所述金属栅极上方的预定位置形成栅极接触孔，包括：
刻蚀所述保护层的预定位置，以形成露出金属栅极的第一通孔；
在所述第一通孔中沉积导电材料。
进一步地，所述在所述金属层上方的预定位置形成扩散接触孔，包括：
刻蚀所述隔离层的预定位置，以形成露出金属层的第二通孔；
在所述第二通孔中沉积导电材料。
进一步地，同时在所述第一通孔和第二通孔中沉积金属。
进一步地，所述形成覆盖所述外延结构的金属层，包括：
在所述外延结构上方沉积金属层；
采用化学机械研磨工艺研磨所述介质层、金属层和侧墙直至露出所述保护层；
回刻蚀所述金属层。
进一步地，所述形成覆盖所述金属层的隔离层，包括：
沉积隔离层；
采用化学机械研磨工艺研磨所述隔离层，以使所述隔离层的上表面与所述介质层的上表面平齐。
进一步地，所述侧墙的材料与所述隔离层的材料相同。
进一步地，所述侧墙和所述隔离层的材料为碳化硅或碳氧化硅。
另一方面，本发明实施例提供一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底上形成多个金属栅极和位于所述金属栅极之间的外延结构；
保护层，所述保护层覆盖所述金属栅极的顶部；
金属层，所述金属层与所述外延结构电连接；
侧墙，所述侧墙覆盖所述金属层的侧壁，以使得所述金属层和所述金属栅极电隔离；
隔离层，所述隔离层覆盖所述金属层的顶部；
扩散接触孔，所述扩散接触孔形成在所述金属层的上方的预定位置。
进一步地，所述半导体器件还包括：
栅极接触孔，所述栅极接触孔形成在金属栅极上方的预定位置。
在本发明实施例中，通过去除所述外延结构上方的介质层，以露出所述外延结构和所述外延结构两侧的金属栅极的侧壁；并形成覆盖所述金属栅极侧壁的侧墙；形成覆盖所述外延结构的金属层；形成覆盖所述金属层的隔离层；在所述金属层的上方的预定位置形成扩散接触孔。能够确保金属栅极和金属层之间电绝缘，避免金属栅极和金属层相互短路，确保半导体器件的可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1-图5是对比例的半导体器件的形成方法的各步骤形成的剖面示意图；
图6是本发明实施例的半导体器件的形成方法的流程图；
图7-图18是本发明实施例的半导体器件的形成方法的各步骤形成的结构的示意图；
图19-图21是本发明实施例的半导体器件的示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。在本发明的描述中，除非另有说明，“多层”的含义是两层或两层以上。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。
有源栅极上接触孔(Contact On Active Gate，COAG)是直接把接触孔形成在栅极的正上方，而不是传统上远离沟道的外侧。由此，采用COAG能够达到缩小器件体积的效果。
在一个对比例中，形成COAG的方法包括如下步骤：
步骤S1，提供半导体衬底。
步骤S2，形成金属层和保护层。
步骤S3，在所述半导体衬底上形成介质层。
步骤S4，在所述金属栅极上方的介质层中形成通孔。
步骤S5，在所述通孔中沉积金属，以形成接触孔。
图1-图5是对比例的半导体器件的形成方法的各步骤形成的剖面示意图。如图1所示，在步骤S1中，提供半导体衬底。
所述半导体衬底包括介质层(Inter Layer Dielectric，ILD)1、多个金属栅极2、外延结构3和保护层6。
其中，所述外延结构3位于所述相邻的金属栅极2之间，用于形成所述半导体器件的源漏区。所述保护层6覆盖所述金属栅极2的顶部。
具体地，所述介质层1的材料可以是氧化硅；所述金属栅极2的材料可以是钨(W)；所述外延结构3可以是掺杂多晶硅；所述保护层6的材料可以是氮化硅(Si3N4)。
如图2所示，在步骤S2中，形成金属层4和隔离层5。
所述金属层4位于所述相邻的金属栅极2之间，且覆盖所述外延结构3的顶部，用于作为所述半导体器件的源极或漏极。所述隔离层5覆盖所述金属层4。所述外延结构3与金属栅极2之间具有介质材料，以使得外延结构3与金属栅极2之间电绝缘。所述金属层4与金属栅极2之间具有介质材料，以使得外延结构3与金属栅极2之间电绝缘。
具体地，所述金属层4的材料可以是钴(Co)；所述隔离层5的材料可以是碳化硅(SiC)。
具体地，所述金属层4和所述隔离层5的形成方法包括如下步骤：
步骤21，刻蚀所述外延结构3上方的介质层1，以形成露出外延结构3的孔。
步骤22，在所述孔中沉积金属材料，以形成金属层4。所述金属层4的上表面低于所述保护层6的上表面。
步骤23，形成覆盖所述金属层4的隔离层5。
如图3所示，在步骤S3中，在所述半导体衬底上形成介质层7。
具体地，所述介质层7的材料可以是氧化硅，可以采用化学气相沉积的方法形成所述介质层7。
如图4所示，在步骤S4中，在所述金属栅极2上方的介质层7中的预定位置形成通孔8。
具体地，可以采用自对准(Self-aligned)工艺刻蚀所述介质层7的预定位置形成所述通孔8。所述通孔8的深度基本等于所述介质层7的厚度，以露出所述金属栅极2。
如图5所示，在步骤S5中，在所述通孔8中沉积导电材料，以形成接触孔9。
具体地，可以采用化学气相沉积法在所述通孔8中沉积导电材料，并采用化学机械研磨工艺(Chemical Mechanical Polishing，CMP)，将所述金属的上表面研磨至与隔离层5的上表面平齐，以形成接触孔9。所述接触孔9在所述金属栅极2的上方的预定位置，且与所述金属栅极2电连接。
然而，金属栅极2和金属层4之间采用介质层形成电隔离，隔离效果较差，金属栅极2和金属层4之间容易短路。使得对比例的半导体器件的形成方法所形成的半导体器件的可靠性不足。
有鉴于此，本发明实施例提供了一种半导体器件的形成方法，能够提高半导体器件的可靠性。图6是本发明实施例的半导体器件的形成方法的流程图。如图6所示，所述方法包括如下步骤：
步骤S100，提供半导体衬底。
步骤S200，去除所述外延结构上方的介质层。
步骤S300，形成覆盖所述金属栅极的侧壁的侧墙。
步骤S400，形成覆盖所述外延结构的金属层。
步骤S500，形成覆盖所述金属层的隔离层。
步骤S600，在所述金属层的上方的预定位置形成扩散接触孔。
可选的，在步骤S600的同时，所述方法还包括：
步骤S700，在所述金属栅极上方的预定位置形成栅极接触孔。
如图7所示，在步骤S100中，提供半导体衬底。所述半导体衬底上形成多个金属栅极、位于所述金属栅极之间的外延结构和覆盖所述金属栅极和所述外延结构的介质层。其中，所述外延结构用于作为所述半导体器件的源区或漏区。
具体地，所述介质层101的材料可以为氧化硅(SiO2)、氮氧化硅(SiON)或碳氧化硅(SiOC。此外，所述介质层101的材料还可以是磷硅玻璃、硼硅玻璃、氟硅玻璃、黑钻石、旋涂玻璃中的一种或多种组合。在本发明实施例中，所述介质层101的材料选用氧化硅。
所述金属栅极102的材料可以是导电性好的金属、合金或化合物，包括：铝(Al)、铜(Cu)、银(Ag)、金(Au)、铂(Pt)、镍(Ni)、钛(Ti)、钴(Co)、铊(TI)、钽(Ta)、钨(W)、硅化钨(WSi2)、氮化钛(TiN)以及氮化铊(TI3N)中的一种或多种，在本发明实施例中，所述金属栅极102的材料选用钨。
所述外延结构104可以是硅(Si)或锗硅(SiGe)等材料，并掺杂有磷(P)或硼(B)等离子。在本发明实施例中，所述外延结构的材料为掺杂多晶硅。
进一步地，所述金属栅极2的上方具有保护层103，所述保护层103可以是氮化硅。
所述半导体衬底还包括基底(图中未示出)，在所述基底表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。所述基底可以是单晶硅以及单晶锗等半导体材料。此外，所述半导体衬底中还可以包括浅沟槽隔离结构(Shallow TrenchIsolation，STI)(图中未示出)。所述浅沟槽隔离结构位于多个有源区之间，用于实现不同的有源区之间的电隔离。
如图8所示，在步骤S200中，去除所述外延结构104上方的介质层101，露出所述外延结构104和所述外延结构104两侧的所述金属栅极102的侧壁。进一步地，露出所述金属栅极102的部分侧壁。
在一种可选的实现方式中，可以在金属栅极102上方的介质层101表面形成图案化的掩膜，采用湿法刻蚀或干法刻蚀的工艺去除所述外延结构104上方的介质层。
进一步地，可以采用对介质层101的选择比较高的刻蚀方法，选择性刻蚀所述介质层101，以确保在去除所述介质层101的过程中不会破坏金属栅极102的侧壁和外延结构104。在本发明实施例中，可以选择等离子刻蚀的方法去除所述介质层101。具体采用1-丁烯(C4F8)和甲烷(CH4)的混合气体作为刻蚀气体，并使用氩气(Ar)作为辅助气体。
进一步地，采用宽度大于所述金属栅极102之间的距离的掩膜图案刻蚀所述外延结构104上方的介质层。以使得金属栅极102之间的介质层101全部被刻蚀，以确保露出金属栅极102的侧壁。
具体地，掩膜上露出所述金属栅极之间的介质层的图案的宽度大于所述金属栅极102之间的距离。
在另一种可选的实现方式中，也可以采用自对准工艺，去除所述外延结构104上方的介质层101。
具体地，在所述介质层101上旋涂光刻胶层，并通过曝光显影，图案化所述光刻胶层，以所述光刻胶层为掩膜刻蚀所述介质层101。所述图案横跨两个金属栅极的顶部，并且图案的宽度大于两个栅极之间的距离。
在金属栅极和介质层101之间没有形成刻蚀停止层，能够减少去除刻蚀停止层的工艺，提高半导体器件的形成效率。
如图9所示，在步骤S300中，形成覆盖所述金属栅极102的侧壁的侧墙105。
具体地，所述侧墙105的材料可以是碳氧化硅或碳化硅。在本发明实施例中，所述侧墙材料为碳氧化硅。
形成侧墙105的工艺可以选用化学气相沉积法(Chemical Vapor Deposition，CVD)，例如低温化学气相沉积(Low Temperature Chemical Vapor Deposition，LTCVD)、等离子体化学气相沉积工艺(Plasma Chemical Vapor Deposition，PCVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、快热化学气相沉积(RapidThermo Chemical Vapor Deposition，RTCVD)、等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition，PECVD)、流体化学气相沉积工艺(Fluid ChemicalVapor Deposition，FCVD)。
所述侧墙105完全覆盖所述金属栅极102的露出部分的侧壁，以使得金属栅极102与后续形成的金属层电隔离。
如图10-图12所示，在步骤S400中，形成覆盖所述外延结构104的金属层106。其中，所述金属层106为所述半导体器件的源极或漏极，与所述外延结构104电连接。
具体地，所述形成金属层106的方法可以包括如下步骤：
步骤S401，在所述外延结构上方沉积金属层。
步骤S402，采用化学机械研磨工艺研磨所述介质层、金属层和侧墙直至露出所述保护层。
步骤S403，回刻蚀所述金属层。
如图10所示，在步骤S401中，在所述外延结构104上方沉积金属层106。所述金属层106与所述外延结构104形成电连接。
具体地，所述金属层106的材料可以是铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、氮化钛以及氮化铊中的一种或多种，在本发明实施例中，所述金属层106的材料选用钴。
形成金属层106的工艺可以选用化学气相沉积法，例如低温化学气相沉积、等离子体化学气相沉积工艺、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积以及流体化学气相沉积工艺等。
如图11所示，在步骤S402中，采用化学机械研磨工艺研磨所述介质层101、金属层106和侧墙105直至露出所述保护层。
如图12所示，在步骤S403中，回刻蚀所述金属层106。
具体地，可以采用湿法刻蚀工艺或等离子刻蚀工艺，刻蚀部分所述金属层106，以使得所述金属层106的上表面低于所述保护层103的上表面。
进一步地，所述刻蚀工艺对金属层106具有高的选择比，在刻蚀金属层106的过程中对保护层103和侧墙105的影响较小。
在一种可选的实现方式中，可以采用湿法刻蚀工艺回刻蚀所述金属层106。具体地，可以采用稀释的氢氟酸作为刻蚀液体。
图13是所述结构的剖面示意图。图14是所述结构的俯视图。如图13和图14所示，在步骤S500中，形成覆盖所述金属层106的隔离层107。
具体地，所述隔离层107的材料为绝缘体，可以是碳化硅或碳氧化硅。可以采用化学气相沉积工艺形成所述隔离层107。
进一步地，所述隔离层107的材料与所述侧墙105的材料相同。在本发明实施例中，所述隔离层的材料为碳氧化硅。
所述侧墙105和所述隔离层107相互连接，以在所述金属层106的侧壁和顶部形成一个包括侧墙105和隔离层107的保护壳，将所述金属层106与金属栅极102电绝缘。由此，能够避免金属层106和金属栅极102形成短路，提高半导体器件的可靠性。
如图15-17所示，在步骤S600中，在所述金属层106的上方的预定位置形成扩散接触孔110。
具体地，所述在所述金属层106上方的预定位置形成扩散接触孔110，包括如下步骤：
步骤S601，刻蚀所述隔离层的预定位置，以形成露出金属层的第二通孔。
步骤S602，在所述第二通孔中沉积导电材料。
如图15所示，在步骤S601中，刻蚀所述隔离层107的预定位置，以形成露出金属层106的第二通孔108。
具体地，可以采用干法刻蚀或湿法刻蚀的方法刻蚀所述隔离层107的预定位置，以形成第二通孔108，所述第二通孔108的深度基本等于所述隔离层107的厚度，以露出金属层106。
图16是所述结构的俯视图，图17是图16沿AA线的剖视图。如图16和图17所示，在步骤S602中，在所述第二通孔108中沉积导电材料。具体地，可以采用化学气相沉积的方法在所述第二通孔108中沉积导电材料，在本发明实施例中，所述导电材料可以是钴。
可选地，在所述第二通孔108中沉积金属后，还可以采用CMP工艺，使扩散接触孔110上表面与隔离层107、侧墙105以及保护层103的上表面平齐。
由此，可以形成与金属层106电连接的扩散接触孔110。
在另一种可选的实现方式中，如图15、图16和图18所示，在步骤S600的同时，所述方法还包括步骤S700。在步骤S700中，在所述金属栅极102上方的预定位置形成栅极接触孔111。
具体地，所述在所述金属栅极102上方的预定位置形成栅极接触孔111包括如下步骤：
步骤S701，刻蚀所述保护层的预定位置，以形成露出金属栅极102的第一通孔。
步骤S702，在所述第一通孔中沉积导电材料。
如图15所示，在步骤S701中，刻蚀所述保护层103的预定位置，以形成露出金属栅极102的第一通孔109。
具体地，刻蚀所述保护层103的预定位置可以采用湿法刻蚀或干法刻蚀的刻蚀工艺。
图16是所述结构的俯视图，图18是图16沿BB线的剖视图。如图16和图18所示，在步骤S602中，在所述第一通孔109中沉积金属。具体地，可以采用化学气相沉积的方法在所述第一通孔109中沉积导电材料，在本发明实施例中，所述导电材料可以是钴。由此，可以形成与金属栅极102电连接的栅极接触孔111。
在一种可选的实现方式中，步骤S701和步骤S601同时执行，步骤S702和步骤S602同时执行。进一步地，刻蚀所述保护层103和刻蚀所述隔离层107可以同时采用等离子刻蚀的方法。
在另一种可选的实现方式中，步骤S701和步骤S601不同时执行，步骤S702和步骤S602同时执行。进一步地，同时在所述第一通孔109和第二通孔108中沉积金属。
应理解，本发明实施例中，栅极接触孔111和扩散接触孔110的位置仅作为示例，还可以具有多种排布方式，例如，所述扩散接触孔110的中心在同一直线上。
在后续工艺中，会继续形成金属互连层等结构，以至形成完整的半导体器件。
本发明实施例以在金属栅极102上方形成与金属栅极102电连接的栅极接触孔111，以及在用作半导体器件源极或漏极的金属层106上方形成与金属层106电连接的扩散接触孔为例进行说明。应理解，本发明实施例的半导体器件的形成方法也可以用于其它不同结构的半导体器件，金属栅极也可以替换为多晶硅等非金属材料。
与对比例相比，本发明实施例在所述金属栅极和金属层之间形成侧墙，以及在所述金属层上方形成隔离层，所述侧墙和所述金属层的材料可以是碳化硅或碳氧化硅。而对比例中的金属层和金属栅极之间由材料为氧化硅的介质层形成电隔离。与氧化硅相比，碳化硅和碳氧化硅的化学性质更加稳定，导热系数高，能够更好的隔离金属层和金属栅极，由此，能够提高半导体器件的稳定性。且在对比例中，是通过先形成宽度小于金属栅极之间距离的孔，然后在所述孔中形成金属，由此形成金属层。这导致金属层和金属栅极之间的介质层的厚度不容易控制，降低半导体器件的可靠性。此外，采用本发明实施例的形成方法，沉积的侧墙能够均匀的覆盖金属栅极，由此可以减小侧墙的厚度，进而可以减小金属栅极之间的距离，缩小半导体器件的体积。并提高堆叠窗口的鲁棒性(Robustness)。
在本发明实施例中，通过去除所述外延结构上方的介质层，以露出所述外延结构和所述外延结构两侧的金属栅极的侧壁；并形成覆盖所述金属栅极侧壁的侧墙；形成覆盖所述外延结构的金属层；形成覆盖所述金属层的隔离层；在所述金属层的上方的预定位置形成扩散接触孔。能够确保金属栅极和金属层之间电绝缘，避免金属栅极和金属层相互短路，确保半导体器件的可靠性。
另一方面，本发明还提供一种半导体器件，所述器件包括：半导体衬底、保护层、金属层、侧墙、隔离层和扩散接触孔。
图19是所述半导体器件的俯视图。图20是图19沿A’A’的剖面示意图。图21是图19沿B’B’的剖视图。如图19-图21所示，所述半导体衬底上形成多个金属栅极102’和位于所述金属栅极102’之间的外延结构104’。
所述保护层103’覆盖所述金属栅极102’的顶部。
所述金属层106’与所述外延结构104’电连接。
所述侧墙105’覆盖所述金属层106’的侧壁，以使得所述金属层106’和所述金属栅极102’电隔离。
所述隔离层107’覆盖所述金属层106’的顶部。
所述扩散接触孔110’形成在所述金属层106’的上方的预定位置。
可选地，所述半导体器件还包括：栅极接触孔111’。
所述栅极接触孔111’形成在金属栅极102’上方的预定位置。
所述介质层101’的材料可以为氧化硅(SiO2)、氮氧化硅(SiON)或碳氧化硅(SiOC)，在本发明实施例中，所述介质层101’的材料选用氧化硅。
所述金属栅极102的材料可以是导电性好的金属及化合物，包括：铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、氮化钛以及氮化铊中的一种或多种，在本发明实施例中，所述金属栅极102’的材料选用钨。
所述保护层103’可以是氮化硅。
所述外延结构104’可以是硅或锗硅等材料，并掺杂有磷或硼等离子。在本发明实施例中，所述外延结构的材料为掺杂多晶硅。
所述侧墙105’和隔离层107’的材料可以是碳氧化硅或碳化硅。
所述金属层106’的材料可以是铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、氮化钛以及氮化铊中的一种或多种，在本发明实施例中，所述金属层106’的材料选用钴。
在本发明实施例中，所述金属层和金属栅极之间由侧墙隔离，具有较好的隔离效果，能够提高半导体器件的稳定性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成多个金属栅极、位于所述金属栅极之间的外延结构和覆盖所述金属栅极和所述外延结构的介质层；
去除所述外延结构上方的介质层，露出所述外延结构和所述外延结构两侧的所述金属栅极的侧壁；
形成覆盖所述金属栅极的侧壁的侧墙；
形成覆盖所述外延结构的金属层；
形成覆盖所述金属层的隔离层；
在所述金属层的上方的预定位置形成扩散接触孔；
其中，所述去除所述外延结构上方的介质层，包括：
采用宽度大于所述金属栅极之间的距离的掩膜图案刻蚀所述外延结构上方的介质层。
2.根据权利要求1所述的形成方法，其特征在于，所述金属栅极上方具有保护层，在所述隔离层的预定位置形成接触孔的同时，所述方法还包括：
在所述金属栅极上方的预定位置形成栅极接触孔。
3.根据权利要求2所述的形成方法，其特征在于，所述在所述金属栅极上方的预定位置形成栅极接触孔，包括：
刻蚀所述保护层的预定位置，以形成露出金属栅极的第一通孔；
在所述第一通孔中沉积导电材料。
4.根据权利要求3所述的形成方法，其特征在于，所述在所述金属层上方的预定位置形成扩散接触孔，包括：
刻蚀所述隔离层的预定位置，以形成露出金属层的第二通孔；
在所述第二通孔中沉积导电材料。
5.根据权利要求4所述的形成方法，其特征在于，同时在所述第一通孔和第二通孔中沉积金属。
6.根据权利要求2所述的形成方法，其特征在于，所述形成覆盖所述外延结构的金属层，包括：
在所述外延结构上方沉积金属层；
采用化学机械研磨工艺研磨所述介质层、金属层和侧墙直至露出所述保护层；
回刻蚀所述金属层。
7.根据权利要求1所述的形成方法，其特征在于，所述形成覆盖所述金属层的隔离层，包括：
沉积隔离层；
采用化学机械研磨工艺研磨所述隔离层，以使所述隔离层的上表面与所述介质层的上表面平齐。
8.根据权利要求1所述的形成方法，其特征在于，所述侧墙的材料与所述隔离层的材料相同。
9.根据权利要求8所述的形成方法，其特征在于，所述侧墙和所述隔离层的材料为碳化硅或碳氧化硅。
10.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底，所述半导体衬底上形成多个金属栅极、位于所述金属栅极之间的外延结构和介质层；
保护层，所述保护层覆盖所述金属栅极的顶部；
金属层，所述金属层与所述外延结构电连接；
侧墙，所述侧墙覆盖所述金属层的侧壁，以使得所述金属层和所述金属栅极电隔离；
隔离层，所述隔离层覆盖所述金属层的顶部；
扩散接触孔，所述扩散接触孔形成在所述金属层的上方的预定位置；
其中，所述介质层通过如下步骤设置：
形成覆盖所述金属栅极和所述外延结构的介质层；
采用宽度大于所述金属栅极之间的距离的掩膜图案刻蚀所述外延结构上方的介质层，露出所述外延结构和所述外延结构两侧的所述金属栅极的侧壁。
11.根据权利要求10所述的器件，其特征在于，所述半导体器件还包括：
栅极接触孔，所述栅极接触孔形成在金属栅极上方的预定位置。
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