CN102856197A - 一种半导体结构及其制造方法 - Google Patents

Abstract

本发明提供了一种半导体结构的制造方法，该方法包括：提供SOI衬底，并在所述SOI衬底上形成栅极结构；刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；在所述沟槽内形成半导体层。相应地，本发明还提供了使用上述方法制造的半导体结构。本发明提供的半导体结构及其制造方法在Ultrathin SOI衬底上形成沟槽，并在该沟槽内填充半导体材料形成半导体层，以便后续在其中形成源/漏区，由于源/漏区与栅极的距离增加，则两者之间的电容大大减小，甚至可以忽略不计，因此半导体器件的工作性能得到了提升。

Description

一种半导体结构及其制造方法

技术领域

本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。

绝缘体上硅(Silicon-On-Insulator，SOI)具有较好的介质隔离特性，采用SOI制成的集成电路具有寄生电容小、集成密度高、速度快、工艺简单和短沟道效应小等优势，通常SOI衬底包括三层主要结构，分别是体硅层、体硅层之上的氧化埋层(Buried Oxide层，BOX层)和覆盖在所述BOX层之上的SOI层，所述SOI层的材料是单晶硅。

当所述SOI衬底的SOI层是Ultrathin(超薄)硅体时，SOI层的厚度通常不超过50nm，在传统工艺中使用这种SOI衬底制造半导体器件通常需要使用提升源/漏区的技术，才能有效降低源/漏寄生电阻，但是随之而来带来的问题就是栅极和源/漏区提升部分之间的电容增加，这对于半导体器件的稳定工作是不利的，也会影响半导体器件的工作效率。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，以减少使用Ultrathin硅体SOI层的SOI衬底生产半导体器件的栅极与源/漏区之间的电容。

一方面，本发明提供了一种半导体结构的制造方法，该方法包括：

a)提供SOI衬底，并在所述SOI衬底上形成栅极结构；

b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；

c)在所述沟槽内形成半导体层。

另一方面，本发明还提供了另一种半导体结构的制造方法，该方法包括：

a)提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；

b)刻蚀所述掩膜两侧的SOI层和BOX层，以形成暴露所述BOX层沟槽，该沟槽部分进入所述BOX层；

c)在所述沟槽内形成半导体层；

d)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。

相应地，本发明还提供了一种半导体结构，该半导体结构包括SOI衬底、栅极结构和半导体层，其中：

所述SOI衬底包括SOI层和BOX层；

所述栅极结构形成在所述SOI层之上；

所述半导体层形成在所述栅极结构两侧的所述SOI衬底内，该半导体层与所述SOI层和BOX层相接触，并延伸至所述BOX层内。

本发明提供的半导体结构及其制造方法在Ultrathin SOI衬底上形成沟槽，并在该沟槽内填充半导体材料以便后续在其中形成源/漏区，由于源/漏区与栅极的距离增加，则两者之间的电容大大减小，甚至可以忽略不计，因此半导体器件的工作性能得到了提升。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1(a)和图1(b)是根据本发明的半导体结构的制造方法的两个具体实施方式的流程图；

图2至图5是根据本发明的一个具体实施方式按照图1(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；

图6是根据本发明的另一个具体实施方式按照图1(a)示出的流程制造半导体结构的最终结构的剖视结构示意图；

图7至图9是根据本发明的一个具体实施方式按照图1(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

由于本发明提供的半导体结构具有几种优选结构，下面分别对每一种所述优选结构进行概述。

实施例一：

请参考图5，图5示出了一种半导体结构，该半导体结构包括SOI衬底、栅极结构200和半导体层150，其中：

所述SOI衬底包括SOI层100和BOX层110；

栅极结构200形成在SOI层100之上；

半导体层150形成在栅极结构200两侧的所述SOI衬底内，该半导体层150与SOI层100和BOX层110相接触，并延伸至BOX层110内。

此外，在栅极结构200的两侧还形成侧墙210。

所述SOI衬底至少具有三层结构，分别是：体硅层130(图2中只示出部分所述体硅层130)、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO₂，BOX层的厚度通常大于100nm；SOI层100的材料是单晶硅、锗或III-V族化合物(如碳化硅、砷化镓、砷化铟或磷化铟等)，本具体实施方式中选用的SOI衬底是具有Ultrathin(超薄)SOI层100的SOI衬底，因此该SOI层100的厚度通常小于100nm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用SiO₂、Si₃N₄或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。

在前栅工艺中，栅极结构200包括栅极介质层和栅极堆叠，在后栅工艺中，栅极结构200包括伪栅和承载伪栅的栅介质层。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。

半导体层150的材料是多晶硅、非晶硅、硅锗、非晶硅锗或其组合，通常进行平坦化处理使半导体层150的上平面与栅极结构200的下平面齐平。该半导体层150不仅与SOI层100和BOX层110相接触，还与隔离区120相接触。通常该半导体层150的厚度范围是50nm～150nm。

可选地，该半导体层150内已形成源/漏区，例如，对于PMOS来说，源/漏区可以是P型掺杂的SiGe，对于NMOS来说，源/漏区可以是N型掺杂的Si。

以上是根据本发明的半导体结构的一种实施例，下面给出另一种实施例。

实施例二：

请参考图6，图6示出了另一种半导体结构，与实施例一不同的是，图6示出的半导体结构具有更大面积的半导体层150，该半导体层150的一部分延伸至侧墙210的下方。

需要说明是，在同一个半导体器件之中，根据制造需要可以包括上述实施例一至实施例二提供的任意一种半导体结构或其组合。

下文中将结合本发明提供的半导体结构的制造方法对上述实施例进行进一步的阐述。

请参考图1(a)，图1(a)是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图，该方法包括：

步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结构；

步骤S102，刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；

步骤S103，在所述沟槽内形成半导体层。

下面结合图2至图5对步骤S101至步骤S103进行说明，图2至图5是根据本发明的一个具体实施方式按照图1(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。

参考图2和图3，执行步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结构200。

首先参考图2，其中，所述SOI衬底至少具有三层结构，分别是：体硅层130(图1(a)中只示出部分所述体硅层130)、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中，所述BOX层110的材料通常选用SiO₂，BOX层的厚度通常大于100nm；SOI层100的材料是单晶硅、Ge或III-V族化合物(如碳化硅、砷化镓、砷化铟或磷化铟等)，本具体实施方式中选用的SOI衬底是具有Ultrathin(超薄)SOI层100的SOI衬底，因此该SOI层100的厚度通常小于100nm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例如可以选用SiO₂、Si₃N₄或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。

接下来参考图3，在所述SOI衬底上(具体而言是在SOI层100上)形成栅极结构200，在前栅工艺中，该栅极结构200的形成过程如下：形成覆盖SOI层100和隔离区120的栅极介质层、覆盖栅极介质层的栅金属层、覆盖栅金属层的栅电极层、覆盖栅电极层的氧化物层、覆盖氧化物层的氮化物层、以及覆盖氮化物层并用于绘图以刻蚀出栅极堆叠的光刻胶层，其中，栅极介质层的材料可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的一种或其组合，其厚度在1nm～4nm之间；栅金属层的材料可以选用TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_X、NiTa中的一种或其组合，其厚度在5nm～20nm之间；栅电极层的材料可以选用Poly-Si，其厚度在20nm～80nm之间；氧化物层的材料是SiO₂，其厚度在5nm～10nm之间；氮化物层的材料是Si₃N₄，其厚度在10nm～50nm之间；光刻胶层的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料等。上述多层结构中除所述光刻胶层以外，可以通过化学气相沉积(Chemical vapordeposition，CVD)、高密度等离子体CVD、ALD(原子层淀积)、等离子体增强原子层淀积(PEALD)、脉冲激光沉积(PLD)或其他合适的方法依次形成在SOI层100上。光刻胶层构图后可以刻蚀上述多层结构形成如图3所示的栅极结构200(在所述SOI衬底上形成栅极线)。

在后栅工艺中，栅极结构200包括伪栅和承载伪栅的栅介质层，可以在随后的步骤中进行替代栅工艺，移除伪栅以形成所需的栅极堆叠结构。

通常地，可以考虑在栅极结构200形成后，在该栅极结构200的两侧形成侧墙210，用于将栅极结构200隔开。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。

请参考图4，执行步骤S102，刻蚀栅极结构200两侧的所述SOI衬底的SOI层100和BOX层110，以形成暴露BOX层110的沟槽140，该沟槽140至少部分进入BOX层110。具体而言，使用合适的刻蚀工艺首先移除栅极结构200两侧的SOI层100，然后移除暴露出来的一部分BOX层110，以形成沟槽140，因此沟槽140不仅暴露了BOX层110余下的部分，并且在空间上部分地替代未经刻蚀的BOX层110，即沟槽140部分进入BOX层110。沟槽140的深度是刻蚀掉的SOI层100的厚度与刻蚀掉的部分BOX层110的厚度之和，就本具体实施方式选用的SOI衬底而言，通常BOX层110的厚度大于100nm，Ultrathin SOI层的厚度为20nm～30nm，因此沟槽140的深度范围在50nm～150nm之间。由于该沟槽140在步骤S103中将要填充半导体层以便后续在其中形成源/漏区，基于扩大源/漏区的考虑，可以刻蚀栅极结构200与隔离区120之间的所有SOI层100和部分BOX层110，如图4所示，形成的沟槽140暴露部分隔离区120，因此填充的所述半导体层的面积也较大。

请参考图5，执行步骤S103，在沟槽140内形成半导体层150，优选地，可以控制半导体层150的厚度，使得该半导体层150的上平面与栅极结构200的下平面齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。该半导体层150的材料可以选用多晶硅、非晶硅、硅锗、非晶硅锗或其组合。可选地，图1(a)所示的方法还包括：步骤S104，在所述半导体层150内形成源/漏区，源/漏区可以通过向半导体层150中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区可以是P型掺杂的SiGe，对于NMOS来说，源/漏区可以是N型掺杂的Si。源/漏区可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。

图3至图5示出的实施例中，在形成沟槽140之前先形成了侧墙210，在形成沟槽140时，侧墙210保护了其下的SOI层100和BOX层110不受刻蚀，因此图4示出的半导体结构中，沟槽140靠近侧墙210的侧壁停止在与侧墙210齐平的平面上。

请参考图6，图6是根据本发明的另一个具体实施方式按照图1(a)示出的流程制造半导体结构的最终结构的剖视结构示意图，在本具体实施方式中，先形成沟槽140，再形成半导体层150，最后才在栅极结构200的两侧形成侧墙210，因此沟槽140靠近栅极结构200的侧壁停止在与栅极结构200的侧壁齐平的平面上。图6示出的半导体结构的最终结构可以看出，形成的半导体层150部分处于侧墙210下方，因此扩大了半导体层150的面积。关于图6中其他部分的说明可以参考前文中相关部分的说明，在此不再赘述。

请参考图1(b)，图1(b)是根据本发明的半导体结构的制造方法的另一个具体实施方式的流程图，该方法包括：

S201，提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；

S202，刻蚀所述掩膜两侧的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；

S203，在所述沟槽内形成半导体层；

S204，移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。

下面结合图7至图9对步骤S201至步骤S204进行说明，图7至图9是根据本发明的一个具体实施方式按照图1(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。

执行步骤S201，提供SOI衬底，通常该SOI衬底中还形成有隔离区120。上述SOI衬底以及隔离区120与步骤S101所述的SOI衬底以及隔离区120相同或相似，在此不再赘述。

在SOI衬底上覆盖掩膜400，通常选用光刻胶为掩膜。然后，通过光刻工艺，将光刻胶掩膜图案化，进而，利用图案化的光刻胶掩膜，通过刻蚀工艺，形成希望的形状，本发明中即为栅极线的形状。

执行步骤S202，刻蚀所述SOI衬底上所述掩膜未覆盖的区域的SOI层和BOX层，以形成暴露所述BOX层沟槽，该沟槽部分进入所述BOX层，如图7所示，所述沟槽140的深度的范围是50nm～150nm。

步骤S203，在所述沟槽内形成半导体层，如图8所示。所述半导体层150的材料包括多晶硅、非晶硅、硅锗、非晶硅锗或其组合。

上述步骤S202和步骤S203中用到的方法工艺以及材料与图1(a)所示的方法中使用的方法工艺以及材料相同或相似，可以参考本说明书相关部分的说明，在此不再赘述。

执行步骤S204，移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。优选的，可以在去除光刻胶后，执行平坦化操作，之后在去除光刻胶的区域形成栅极结构200。可选的，还可以在栅极结构200的两侧形成侧墙210。可选的，还可以在SOI衬底中进一步形成源/漏区。除了移除光刻胶的工艺外，步骤S204的其他部分可以参考前文中相关部分的说明，在此不再赘述。

本发明提供的半导体结构及其制造方法在Ultrathin SOI衬底上形成沟槽，并在该沟槽内填充半导体材料形成半导体层，以便后续在其中形成源/漏区，由于源/漏区与栅极的距离增加，则两者之间的电容大大减小，甚至可以忽略不计，因此半导体器件的工作性能得到了提升。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (13)

1.一种半导体结构的制造方法，其特征在于，该方法包括：

a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)；

b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；

c)在所述沟槽(140)内形成半导体层(150)。

2.一种半导体结构的制造方法，其特征在于，该方法包括：

a)提供SOI衬底，在该SOI衬底上覆盖掩膜(400)，所述掩膜掩盖的区域为预定形成栅极线的区域；

b)刻蚀所述掩膜(400)两侧的SOI层(100)和BOX层(110)，以形成暴露所述BOX层(110)沟槽(140)，该沟槽(140)部分进入所述BOX层(110)；

c)在所述沟槽(140)内形成半导体层(150)；

d)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构(200)。

3.根据权利要求1或2所述的方法，其特征在于，该方法还包括：

在形成所述栅极结构(200)后，在所述栅极结构(200)的两侧形成侧墙(210)。

4.根据权利要求1或2所述的方法，其特征在于：

所述沟槽(140)的深度的范围是50nm～150nm。

5.根据权利要求1或2所述的方法，其特征在于：

所述沟槽(140)暴露部分所述SOI衬底的隔离区(120)。

6.根据权利要求1或2所述的方法，其特征在于：

所述半导体层(150)的材料包括多晶硅、非晶硅、硅锗、非晶硅锗或其组合。

7.根据权利要求1或2所述的方法，其特征在于，该方法还包括：

在所述半导体层(150)内形成源/漏区。

8.一种半导体结构，其特征在于，该半导体结构包括SOI衬底、栅极结构(200)和半导体层(150)，其中：

所述SOI衬底包括SOI层(100)和BOX层(110)；

所述栅极结构(200)形成在所述SOI层(100)之上；

所述半导体层(150)形成在所述栅极结构(200)两侧的所述SOI衬底内，该半导体层(150)与所述SOI层(100)和BOX层(110)相接触，并延伸至所述BOX层(110)内。

9.根据权利要求8所述的半导体结构，其特征在于，该半导体结构还包括：

形成在所述栅极结构(200)两侧的侧墙(210)。

10.根据权利要求8所述的半导体结构，其特征在于：

所述半导体层(150)的厚度的范围是50nm～150nm。

11.根据权利要求8所述的半导体结构，其特征在于：

所述半导体层(150)还与所述SOI衬底的隔离区(120)相接触。

12.根据权利要求8、10或11所述的半导体结构，其特征在于：

所述半导体层(150)的材料包括多晶硅、非晶硅、硅锗、非晶硅锗或其组合。

13.根据权利要求8或12所述的半导体结构，其特征在于：

所述半导体层(150)内具有源/漏区。

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