TWI503980B - 雙閘極鰭式電晶體及其製造及運作方法 - Google Patents
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Description
本發明之實施例一般而言係關於電子裝置，且更具體而言係關於非平坦電晶體及其製造技術。
此章節旨在向讀者介紹可與下文所闡述及/或所主張之本發明之各種態樣相關之技術的各種態樣。據信，此論述將有助於向讀者提供背景資訊以促進對本發明之各種態樣之一更好理解。因此，應理解，應鑒於此閱讀該等陳述，而非作為對先前技術之認可。
鰭式場效應電晶體(finFET)通常建造於自一基板大致垂直延伸之一鰭(例如，一高薄半導電構件)周圍。通常，一閘極藉由沿著該鰭之一側向上、越過頂部且沿著該鰭之另一側向下保形地延續而橫過該鰭。通常，一源極及一汲極係位於該鰭中之閘極之相對側上。在運作中，在該源極與該汲極之間通過該鰭之一電流係藉由選擇性地加偏壓於該閘極來加以控制。
通常期望高縱橫比鰭，但此對構造提出挑戰。通常，高縱橫比finFET可整合至該基板之一小的區中，藉此在一每電晶體基礎上潛在地減少製作成本。為增加該等電晶體之密度，可減少每一鰭之寬度及每一鰭之間的間隙。由於鰭結構之尺寸及每一鰭之間的空間減少，因此閘極或其他結構之構造及該等電晶體之運作及控制可日益困難。
隨後論述之實施例中之某些可促進高縱橫比結構(例如針對經改良選擇及運作而具有雙閘極之finFET)之製作。如下文詳細闡述，可在每一鰭之間形成一高電阻式上部閘極及一低電阻式下部閘極。可藉由加偏壓於該下部閘極及該上部閘極以使得該等下部閘極在該等上部閘極之加偏壓期間提供一鰭之預選擇來運作鰭電晶體。以下論述闡述根據本技術之實施例之裝置及製程流程。
圖1繪示根據本發明之一實施例之包括高縱橫比結構(例如，鰭12)之一記憶體陣列之一部分10之一平面剖視圖。如在本文中所使用，術語「鰭」係指自一基板延伸且通常具有大於該鰭之寬度(亦即，x方向)及深度(亦即，z方向)之一長度(亦即，y方向)之一高薄半導體構件。高縱橫比結構12可形成於一基板14中及上，該基板具有藉由任何適宜的製程形成於基板14中之一上部經摻雜區域16及一下部經摻雜區域18。基板14可包含半導電材料，例如單晶矽或多晶矽、砷化鎵、磷化銦或或具有半導體性質之其他材料。另一選擇為或另外，基板14可包含其上可構造一電子裝置之一非半導體表面，例如諸如，一塑膠或陶瓷工作表面。基板14可呈一整個晶圓、一經切片晶圓之一部分或一經封裝電子裝置中之一經切片晶圓之一部分的形式。
上部經摻雜區域16及下部經摻雜區域18可以不同方式摻雜。舉例而言，上部經摻雜區域16可係一n+材料，且下部經摻雜區域18可係一p-材料(稱為一「p井」)。上部經摻雜區域16之深度可在基板14之一實質性部分上方(諸如例如，在一記憶體裝置之一陣列區之一整個實質性部分上)大致均勻。可藉由植入或擴散摻雜劑材料形成上部經摻雜區域16及下部經摻雜區域18。另一選擇為或另外，該等區域16及/或區域18中之一或兩者可在基板14之全部或一部分之生長或沈積期間(例如在一半導電材料之磊晶沈積期間或在可自其切割晶圓之一半導電錠之生長期間)經摻雜。如下文所闡釋，上部經摻雜區域16可形成一存取裝置(例如，一電晶體)之一源極及一汲極，且下部經摻雜區域18可形成一存取裝置(例如，一電晶體)之一通道。
陣列部分10可包含可形成於基板14中之深隔離溝渠20及淺溝渠22。該等溝渠20及溝渠22可大致沿y方向延伸，如在圖1中所指示。深隔離溝渠20大致分隔形成於該高縱橫比結構中之存取裝置(例如，電晶體)，且淺溝渠22大致分隔單個存取裝置之源極及汲極。一或多個淺溝渠22可間置於深隔離溝渠20之對之間。在某些實施例中，淺溝渠22可深於上部經摻雜區域16以分隔源極及汲極。另外，深隔離溝渠20可深於淺溝渠22以隔離隨後形成之存取裝置(例如，電晶體)。深隔離溝渠20及/或淺溝渠22可具有一大致矩形或梯形剖面，且在某些實施例中，其剖面可沿y方向在某一距離內(例如在大於一個、兩個、五個或更多個電晶體長度之一距離內)大致均勻。深隔離溝渠20及淺溝渠22可部分或完全地用各種介電材料(例如高密度電漿(HDP)氧化物)填充以(例如)電隔離特徵。另外，深隔離溝渠20及/或淺溝渠22可包含各種襯裡材料(例如氮化矽)以(例如)減輕膜應力、改良黏附性及/或充當一障壁材料。
鰭12可包含藉由上部經摻雜區域16中之一源極23及汲極25以及形成於下部經摻雜區域18中之一導電通道27形成之一電晶體21。此結構可稱為一鰭式場效應電晶體(finFET)。為啟動一鰭12之電晶體21，藉由隨後形成於列溝渠24中之上部閘極及下部閘極在通道27中誘發一源極至汲極電流。
鰭12可形成於基板14中且經由列溝渠24隔開，從而在每一鰭12之一或兩側及一底部表面28上形成側壁26。可藉由任一適宜的製程形成列溝渠24。舉例而言，在一實施例中，列溝渠24可透過使用一遮罩、亞光微影技術、任一適宜的蝕刻或其組合形成於基板14中。
鰭12可界定具有一寬度29之區域，且列溝渠24可界定具有一寬度30之區域。在某些實施例中，可使用一遮罩藉助一亞光微影製程(例如，一側壁間隔物製程、一抗蝕劑回流製程或一線寬度薄化製程)形成列溝渠24。寬度28及寬度30可大致等於或小於F、3/4 F或1/2 F，其中F係指光微影解析度限制或最小可實現特徵大小。在一項實施例中，鰭12之寬度29可係約30奈米、20奈米或更小，且列溝渠24之寬度30可係約40奈米、30奈米或更小。
鰭12可在上部經摻雜區域16上方包含一或多種材料。在某些實施例中，如在圖1中所展示，鰭12可包含(例如)一墊氧化物罩32及一個氮化矽罩34。可在列溝渠24之蝕刻及鰭12之形成期間分別由墊氧化物及氮化矽形成墊氧化物罩32及氮化矽罩34。在其他實施例中，其他材料可安置於鰭12上。
圖2至圖5繪示下部閘極在溝渠24中且毗鄰於鰭12之側壁26中之每一者之形成。應瞭解，如在本文中所使用，術語「下部」係指該閘極相對於溝渠24使得下部閘極較靠近於溝渠24之底部表面28之位置。因此，該等下部閘極較隨後形成之上部閘極相對更接近於基板14且更遠離鰭12之上部部分。
如在圖2中所展示，可在鰭12之側壁26及溝渠24之底部部分28上形成一閘極氧化物36。閘極氧化物36可沈積、生長或以其他方式形成，且其可實質上或完全覆蓋上部經摻雜區域16及下部經摻雜區域18之所曝露部分。閘極氧化物36可包含各種各樣的介電材料，例如氧化物(例如，二氧化矽)、氮氧化物或高介電常數材料(像二氧化鉿、二氧化鋯及二氧化鈦)。閘極氧化物36可具有小於約60之一厚度，例如，等於或小於約40之一厚度。
接下來，在圖3中，根據本發明之一實施例，可在閘極氧化物36上形成一襯裡38。如在圖3中所展示，可在列溝渠24之底部表面28上及鰭12之側壁26上形成襯裡38。襯裡38可包含氮化鈦(TiN)、氮化鎢或其他適當的導電材料或其組合。在某些實施例中，襯裡38可具有小於約40之一厚度，例如，等於或小於約30之一厚度。
如在圖4中所展示，根據本發明之一實施例，可在陣列部分10上形成一金屬導體40。金屬導體40可形成於列溝渠24中及鰭12之側壁26上。如將瞭解，僅圖解說明在溝渠24中之金屬導體40之彼部分。金屬導體40可包含鎢、釕(Ru)或其他適當的導電材料或其組合。舉例而言，在一項實施例中，可將氮化鈦襯裡38安置於閘極氧化物36上，且可將鎢安置於氮化鈦襯裡38上以形成金屬導體40。如下文進一步論述，金屬導體40之蝕刻可在鰭12之側壁26中之任一者上之列溝渠24中形成底部閘極(例如，字線)。
在某些實施例中，可在金屬導體40之蝕刻期間或之後藉由在金屬導體40之蝕刻期間自襯裡38之下部部分分隔襯裡38之一上部部分來完成上部閘極之形成。圖5繪示根據本發明之一實施例之在移除金屬導體40之一部分以形成下部閘極42之後的陣列部分10。如在圖5中所展示，可移除金屬導體40至溝渠24中之一深度44。可藉由蝕刻製程(例如濕式蝕刻、乾式蝕刻)或其他適宜的製程中之一者或一組合移除金屬導體40。該蝕刻之持續時間可控制該蝕刻進入至列溝渠24中之深度(例如，距離)。如下文所闡釋，襯裡38之未經蝕刻上部部分可在下部閘極42上方形成上部閘極。
在金屬導體40之蝕刻之後，可藉由離子轟擊形成上部閘極以分隔襯裡38之部分。圖6繪示根據本發明之一實施例之在離子轟擊以分隔襯裡38之後的陣列部分10。可在上文在圖5中所闡述之金屬導體40之蝕刻期間或之後執行襯裡38之離子轟擊。舉例而言，該蝕刻可自然分隔靠近金屬導體40之頂部的襯裡38。如在圖6中所展示，在離子轟擊之後，襯裡38可分隔成一上部部分46及一下部部分48。該離子轟擊可因在導體40之離子蝕刻期間來自金屬導體40之濺鍍而產生。上部部分46與下部部分48之間的分隔因此靠近金屬導體40之深度44發生。在該分隔之後，可在一深度50處形成下部閘極42之襯裡38。因此，在蝕刻之後，金屬導體40可在襯裡38上方稍微突出，以使得深度50係小於深度44。在其他實施例中，深度50可係等於或大於深度44。
圖7繪示根據本發明之一實施例之在移除襯裡38之後的陣列部分10。如在圖7中所展示，可移除襯裡38之部分以自襯裡38之上部部分46形成上部閘極52及上部閘極54。閘極52及閘極54可(例如)藉由環繞鰭12之端部(未展示)而彼此連接或其可電獨立。因此，在某些實施例中，上部閘極52及上部閘極54可係氮化鈦，且下部閘極42可係鎢。可藉由蝕刻製程(例如濕式蝕刻、乾式蝕刻)或其他適宜的製程中之一者或一組合移除該襯裡。在某些實施例中，可在金屬導體40之蝕刻期間移除襯裡38之部分。因此，在此等實施例中，可在一蝕刻製程期間完成在圖5至圖7中所闡述之步驟。在其他實施例中，可使用單獨製程執行在圖5至圖7中所闡述之步驟中之任一者或組合。
在形成閘極42、閘極52及閘極54之後，可在陣列部分10上形成一電介質56，如由圖8所圖解說明。電介質56可形成有一覆蓋物58以增加覆蓋部分10之一實質性部分上方之閘極上部閘極42的可能性。電介質56可包含藉助TEOS CVD或其他適當的材料形成之一種氧化物。
接下來，可平坦化陣列部分10，如由圖9所圖解說明。平坦化可包含藉助一CMP製程、一背蝕刻製程或平坦化之其他製程處理陣列部分10。該平坦化製程可停止於上部經摻雜區域16上或停止於上部經摻雜區域16中，從而移除電介質56之覆蓋物58。如下文進一步闡述，可使用上部閘極52及上部閘極54以及下部閘極42之組合來啟動鰭12之電晶體21。此一裝置可稱為一「十字線單元」，乃因每一存取線(例如，閘極52、閘極54及閘極42)與一存取裝置(例如，鰭12之電晶體21)連接(亦即，形成一交叉點或十字線)。
在其他實施例中，可在下部閘極之形成之後單獨形成上部閘極。圖10至圖14繪示上部閘極在於圖2至圖5中所繪示之下部閘極之形成之後且根據本發明之另一實施例之形成。圖10繪示根據本發明之一實施例之在移除金屬導體40、襯裡38及閘極氧化物36之一部分以形成下部閘極42之後的陣列部分10。如在圖10中所展示，可沿鰭12之側壁26移除襯裡38及閘極氧化物36至一深度60。可移除金屬導體40至溝渠24中之一深度61。可藉由蝕刻製程(例如濕式蝕刻、乾式蝕刻)或其他適宜的製程中之一者或一組合移除金屬導體40、襯裡38及閘極氧化物36。該蝕刻之持續時間可控制該蝕刻進入至列溝渠24中之深度(例如，距離)。另外，在某些實施例中，不同材料之不同蝕刻速率可產生不同深度60及深度61。舉例而言，如在圖5中所展示，在蝕刻之後，金屬導體40可在閘極氧化物36及襯裡38上方稍微突出，以使得深度60係小於深度61。在其他實施例中，深度60可等於或大於深度61。
圖11繪示一第二閘極氧化物62在鰭12之側壁26上及下部閘極42上(例如金屬導體40、襯裡38及閘極氧化物36上)之形成。第二閘極氧化物62可沈積、生長或以其他方式形成，且其可實質上或完全覆蓋上部經摻雜區域16及下部經摻雜區域18中之某些之所曝露部分。第二閘極氧化物62可包含各種各樣的介電材料，例如氧化物(例如，二氧化矽)、氮氧化物或高介電常數材料(像二氧化鉿、二氧化鋯及二氧化鈦)。第二閘極氧化物62可具有小於約60之一厚度，例如，等於或小於約40之一厚度。
接下來，可在鰭12之任一側上形成一第二導體63以形成上部閘極64及上部閘極66，如由圖12所圖解說明。閘極64及閘極66可(例如)藉由環繞鰭12之端部(未展示)而彼此連接或其可電獨立。閘極64及閘極66可部分、實質上或完全重疊上部經摻雜區域112。閘極64及閘極66可係藉由在陣列部分10上沈積一導電膜、且接著各向異性地蝕刻該導電膜直至自水平表面大致移除該導電膜、從而留下抵靠大致垂直表面安置之導體63形成之側壁間隔物。舉例而言，閘極64及閘極66可包含TiN、Ru或其他適當的導電材料。在某些實施例中，在沈積導體63之後，但在蝕刻該材料以形成間隔物之前，可在該導電材料上形成一保護性主體。一保護性主體之實例包含形成於導體63上之一高縱橫比製程(HARP)氧化物。導體63具有小於約40之一厚度，例如，等於或小於約30之一厚度。若使用一保護性主體，則可各向異性地蝕刻(例如，乾式蝕刻)該保護性主體以曝露該導電材料之大致水平部分，且可接著(例如)藉助一SC1蝕刻乾式蝕刻或濕式蝕刻該導電材料之所曝露部分達小於10分鐘，例如，大致等於或小於五分鐘。在移除導體63之所曝露部分之後，可藉助選擇性地移除該保護性主體、而留下抵靠鰭12之側壁26安置之導體63之一實質性部分之另一蝕刻移除該保護性主體之剩餘部分。
在形成閘極64及閘極66之後，如上文所論述，可在陣列部分10上形成一電介質68，如由圖13所圖解說明。此處同樣，電介質68可形成有一覆蓋物70以增加覆蓋陣列部分10之一實質性部分上方之閘極64及閘極66的可能性。電介質68可包含藉助TEOS CVD或其他適當的材料形成之一種氧化物。在某些實施例中，電介質68係形成有小於約1500(例如，等於或小於約1000)之一厚度。接下來，可平坦化陣列部分10，如由圖14所圖解說明。平坦化可包含藉助一CMP製程、一背蝕刻製程或平坦化之其他製程處理基板110。該平坦化製程可停止於上部經摻雜區域16上或停止於上部經摻雜區域16中，從而移除電介質68之覆蓋物70。此處同樣，如下文進一步闡述，可使用上部閘極64及上部閘極66以及下部閘極42之組合來啟動鰭12之電晶體21。此一裝置可稱為一「十字線單元」，乃因每一存取線(例如，閘極64、閘極66及閘極42)與一存取裝置(例如，鰭12之電晶體21)連接(亦即，形成一交叉點或十字線)。
圖15係根據上文在圖1至圖14中所繪示之實施例之一製作製程80之一流程圖。如上文在圖1中所闡述，可藉由任一適宜的製程在基板14中形成鰭12及列溝渠24(區塊82)。可在側壁26上之列溝渠24中及列溝渠24之底部表面28上形成一種氧化物36(區塊84)，可在該氧化物上形成一襯裡38(區塊86)，且可在列溝渠24中沈積一金屬導體(區塊88)，如上文在圖2至圖4中所展示。
接下來，如在圖5中所展示，可蝕刻金屬導體40至一所期望深度以形成下部閘極42(區塊90)。如上文在圖5至圖7中所論述，在該蝕刻期間或之後，離子轟擊可分隔襯裡38之一上部部分以形成上部閘極52及上部閘極54(區塊92)，且可移除襯裡38之剩餘部分。
在其他實施例中，如在圖10及圖11中所展示，可蝕刻金屬導體40至一所期望深度以形成下部閘極(區塊94)，且可在該等下部閘極之列溝渠中形成一第二氧化物62(區塊96)。在此一實施例中，如上文在圖12中所闡述，可透過一第二導體在第二氧化物62上之形成來形成上部閘極64及上部閘極66(區塊98)。
在該等上部閘極之形成之後(區塊92或區塊98)，可在陣列部分10上(例如在列溝渠24中)形成一電介質(區塊100)。如熟悉此項技術者將瞭解，在該等上部閘極及下部閘極之形成之後，可使陣列部分10經受進一步處理(區塊102)。
圖16及圖17係以上文在圖1至圖14中所闡述之方式形成之一陣列部分104且繪示上部閘極104及上部閘極106以及下部閘極108用以運作鰭12之電晶體之運作之示意性剖面。圖15及圖16繪示由列溝渠24隔開且各自在其之間安置有上部閘極104及上部閘極106以及下部閘極108並根據上文所闡述之技術構造之鰭12A至鰭12F。如上文所述，如與下部閘極108相比較，上部閘極104及上部閘極106可係相對高電阻式閘極，從而導致一相對較長回應時間(例如，慢切換)。相比而言，如與上部閘極104及上部閘極106相比較，下部閘極108可具有一相對低電阻，且可具有一相對較快回應時間。舉例而言，穿過下部閘極108之剖面面積可係小於穿過上部閘極104及上部閘極106之剖面面積。在另一實例中，下部閘極108之導體40可係與導體62(或襯裡38)不同之一材料。在此一實施例中，一存取線(例如，一字線)可視為包含上部閘極104及上部閘極106以及下部閘極108。因此，為運作一電晶體(例如為啟動藉由上部閘極104及/或上部閘極106以及下部閘極108形成之一特定字線)，該等上部閘極及下部閘極兩者可加偏壓至一所期望電壓。在某些實施例中，如上文所述，上部閘極104及上部閘極106可(例如)藉由環繞鰭12之端部(未展示)而彼此連接或其可電獨立。如下文所闡釋，下部閘極108可實現對一特定鰭12之上部閘極104及上部閘極106之相對快速選擇。
圖16繪示根據本發明之一實施例之鰭12B之電晶體之運作。在某些實施例中，上部閘極104及上部閘極106可加偏壓至一第一電壓以預選擇鰭12之閘極。在其他實施例中，若上部閘極104及上部閘極106係電獨立，則每一上部閘極可分別加偏壓至一第一電壓及一第二電壓。舉例而言，如在圖16中所展示，上部閘極110及上部閘極112可用於預選擇鰭12B，上部閘極114及上部閘極116可用於預選擇鰭12D，且上部閘極118及一對應上部閘極(未展示)可用於預選擇鰭12F。在預選擇所期望鰭12之後，可藉由加偏壓於鰭12之任一側上之下部閘極120及下部閘極122至一第二電壓來運作一特定鰭12之電晶體。因此，為運作鰭12B之電晶體，下部閘極120及下部閘極122可加偏壓至一所期望電壓，從而允許對鰭12B之相對較快速選擇及對應電晶體之運作。此外，如與上部閘極110及上部閘極112相比較，下部閘極120及下部閘極122在運作期間展示最小電容性耦合。
圖17繪示根據本發明之一實施例之鰭12D之電晶體之運作。同樣，如在圖17中所展示，上部閘極110及上部閘極112可用於預選擇鰭12B，上部閘極114及上部閘極116可用於預選擇鰭12D，且上部閘極118及一對應上部閘極(未展示)可用於預選擇鰭12F。為運作鰭12D之電晶體，下部閘極124及下部閘極126可加偏壓至一第二電壓，從而允許對鰭12D之相對較快速選擇及對應電晶體之運作。以此方式，可藉由加偏壓於環繞每一鰭12之上部閘極104及上部閘極106來預選擇陣列部分104之每一鰭12，且下部閘極108可加偏壓以選擇一所期望鰭12且運作選定鰭12之電晶體。
雖然本發明可易於做出各種修改及替代形式，但已在圖式中以實例方式展示且已在本文中詳細闡述特定實施例。然而，應理解，本發明並不意欲限於所揭示之特定形式。相反，本發明將涵蓋落在如由以上隨附申請專利範圍所界定之本發明之精神及範疇內之所有修改、等效內容及替代形式。
10．．．陣列部分
12．．．鰭
12A．．．鰭
12B．．．鰭
12C．．．鰭
12D．．．鰭
12E．．．鰭
12F．．．鰭
14．．．基板
16．．．上部經摻雜區域
18．．．下部經摻雜區域
20．．．深隔離溝渠
21．．．電晶體
22．．．淺溝渠
23．．．源極
24．．．第一溝渠
25．．．汲極
26．．．側壁
27．．．導電通道
28．．．底部表面
32．．．墊氧化物罩
34．．．氮化矽罩
36．．．閘極氧化物
38．．．襯裡
40．．．金屬導體
42．．．下部閘極
46．．．上部部分
48．．．下部部分
52．．．上部閘極
54．．．上部閘極
56．．．電介質
58．．．覆蓋物
62．．．第二閘極氧化物
63．．．第二導體
64．．．第一上部閘極
66．．．第二上部閘極
68．．．電介質
104．．．陣列部分/上部閘極
106．．．上部閘極
108．．．下部閘極
110．．．上部閘極
112．．．上部閘極
114．．．上部閘極
116．．．上部閘極
118．．．上部閘極
120．．．下部閘極
122．．．下部閘極
124．．．下部閘極
126．．．下部閘極
圖1繪示根據本發明之一實施例之一半導體裝置之一部分之一實施例；
圖2至圖5繪示用於形成圖1之裝置之下部閘極之一製程之一實施例；
圖6至圖9繪示用於形成圖1之裝置之上部閘極之一製程之一實施例；
圖10至圖14繪示用於形成圖1之裝置之上部閘極之一製程之另一實施例；
圖15係繪示根據本發明之一實施例之圖1至圖9之製作製程之一流程圖；及
圖16及圖17繪示根據本發明之另一實施例之具有上部閘極及下部閘極之一陣列部分之運作。
10．．．陣列部分
12．．．鰭
14．．．基板
16．．．上部經摻雜區域
18．．．下部經摻雜區域
20．．．深隔離溝渠
22．．．淺溝渠
24．．．第一溝渠
32．．．墊氧化物罩
34．．．氮化矽罩
36．．．閘極氧化物
38．．．襯裡
40．．．金屬導體
42．．．下部閘極
62．．．第二閘極氧化物
63．．．第二導體
64．．．第一上部閘極
66．．．第二上部閘極
68．．．電介質
Claims (31)
- 一種半導體裝置，其包括：一第一鰭及一第二鰭，其由一溝渠隔開；一第一導體，其安置於該溝渠中並實質上平行於該第一鰭之一側壁及該第二鰭之一側壁延伸以形成一第一閘極；及一第二導體，其安置於該溝渠中在該第一導體上方及該第一鰭之該側壁上以形成一第二閘極，其中該第二導體係與該第一導體電隔離；及一第三導體，其安置於該溝渠中在該第一導體上方及該第二鰭之該側壁上以形成一第三閘極，其中該第三導體係與該第一導體電隔離。
- 如請求項1之裝置，其中該第二閘極係電耦合至該第三閘極。
- 如請求項1之裝置，其包括安置於該溝渠之一底部表面上以及該第一鰭及該第二鰭之該等側壁上之氧化物。
- 如請求項3之裝置，其包括安置於該氧化物上之一襯裡。
- 如請求項4之裝置，其中該第二導體及該第三導體係由該襯裡形成。
- 如請求項5之裝置，其中該襯裡包括氮化鈦。
- 如請求項1之裝置，其中該第一導體包括鎢。
- 如請求項1之裝置，其中穿過該第一導體之一剖面之面積大於穿過該第二導體之一剖面之面積且大於穿過該第三導體之一剖面之面積。
- 一種製造一半導體裝置之方法，其包括：形成一第一鰭之一第一側壁，該第一側壁沿一第一方向延伸；形成一第二鰭之一第二側壁，該第二側壁沿該第一方向延伸，其中該第一側壁與該第二側壁大致界定具有一底部表面之一溝渠；在該第一側壁、該第二側壁及該底部表面上沈積氧化物；在該第一氧化物上沈積一襯裡；在該第一襯裡上沈積一第一導體以形成一第一閘極；及分隔該襯裡之一部分以在該第一側壁上形成一第二閘極且在該第二側壁上形成一第三閘極。
- 如請求項9之方法，其包括蝕刻該第一導體以形成該第一閘極。
- 如請求項10之方法，其中分隔該襯裡之一上部部分包括在該蝕刻期間或之後用離子轟擊該襯裡。
- 如請求項9之方法，其中該第二閘極及該第三閘極係相對於該第一底部表面自該第一閘極垂直偏移。
- 如請求項9之方法，其包括：形成該第一鰭之一第三側壁，該第三側壁沿該第一方向延伸；形成一第三鰭之一第四側壁，該第四側壁沿該第一方向延伸，其中該第三側壁與該第四側壁大致界定具有一第二底部表面之一第二溝渠。
- 如請求項13之方法，其包括：在該第三側壁、該第四側壁及該第二底部表面上沈積一第二氧化物；在該第二氧化物上沈積一第二襯裡；在該第二襯裡上沈積一第二導體以形成一第三閘極；及分隔該第二襯裡之一上部部分以在該第三側壁上形成一第四閘極且在該第四側壁上形成一第五閘極。
- 如請求項14之方法，其中該第四閘極及該第五閘極係相對於該第二底部表面自該第三閘極垂直偏移。
- 一種製造一半導體裝置之方法，其包括：形成一第一鰭之一第一側壁，該第一側壁沿一第一方向延伸；形成一第二鰭之一第二側壁，該第二側壁沿該第一方向延伸，其中該第一側壁與該第二側壁大致界定具有一底部表面之一溝渠；在該第一側壁、該第二側壁及該底部表面上沈積一第一氧化物；在該第一氧化物上沈積一第一襯裡；在該第一襯裡上沈積一第一導體以形成一第一閘極；在該第一側壁、該第二側壁及該第一導體上沈積一第二氧化物；在該第二氧化物上沈積一第二導體以在該第一側壁上形成一第二閘極；及在該第二氧化物上沈積一第三導體以在該第二側壁上形成一第三閘極。
- 如請求項16之方法，其中該第二導體及該第三導體包括氮化鎢。
- 如請求項16之方法，其中該第二導體及該第三導體係相對於該溝渠之該底部表面垂直沈積於該第一導體上方。
- 一種運作一半導體裝置之方法，其包括：加偏壓於形成於一鰭之一第一側上之一第一上部閘極，其中該鰭自一基板之一基底垂直延伸；加偏壓於形成於該鰭之一第二側上之一第二上部閘極；加偏壓於毗鄰於該鰭之該第一側形成之一第一下部閘極，其中該第一上部閘極及該第二上部閘極係形成於較該下部閘極距該基底之一較大距離處；及加偏壓於毗鄰於該鰭之該第二側形成之一第二下部閘極。
- 如請求項19之方法，其中該加偏壓於該第一上部閘極及該加偏壓於該第二上部閘極預選擇該鰭之一存取線。
- 如請求項19之方法，其中加偏壓於該第一下部閘極及加偏壓於該第二下部閘極選擇該鰭之該存取線。
- 如請求項19之方法，其包括加偏壓於該第一上部閘極至一第一電壓及加偏壓於該第二上部閘極至第二電壓。
- 如請求項22之方法，其中該第一電壓係實質上等於該第二電壓。
- 如請求項19之方法，其包括加偏壓於該第一下部閘極至一第三電壓及加偏壓於該第二下部閘極至第四電壓。
- 如請求項24之方法，其中該第三電壓係實質上等於該第四電壓。
- 如請求項19之方法，其中穿過該第一上部閘極及該第二上部閘極之電阻係小於穿過該第一下部閘極或該第二下部閘極之電阻。
- 一種半導體裝置，其包括：一半導體鰭；一第一下部閘極，其形成於一第一溝渠中毗鄰該半導體鰭之一第一側；一第一上部閘極，其形成於該第一溝渠中在該第一下部閘極上及該半導體鰭之該第一側上；及一第二上部閘極，其形成於一第二溝渠中毗鄰該半導體鰭之一第二側。
- 如請求項27之裝置，其包括形成於該第二溝渠中之一第二下部閘極，其中該第二上部閘極係形成於該第二下部閘極上。
- 如請求項27之裝置，其中該第一上部閘極與該第二上部閘極係由一電介質隔開。
- 一種運作一半導體裝置之方法，其包括：藉由加偏壓於一鰭式場效應電晶體(finFET)之一第一側壁上之一第一閘極至一第一電壓且加偏壓於該鰭式FET之一第二側壁上之一第二閘極至一第二電壓來預選擇該鰭式FET；及在該預選擇之後藉由加偏壓於毗鄰該鰭式FET之該第一側壁之一第三閘極及毗鄰該鰭式FET之該第二側壁之一第四閘極來啟動該鰭式FET。
- 如請求項30之方法，其中電連接該第一閘極與該第二閘極以形成單個閘極。
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