KR20050116073A - 반도체 소자들 및 그 형성 방법들 - Google Patents

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Abstract

반도체 핀을 이용한 반도체 소자들 및 그 제조 방법들이 개시된다. 반도체 핀은 그 상부면에 캐핑막을 구비한다. 캐핑막은 열산화 공정을 통해서 반도체 핀 상부면에 형성된다. 열산화 공정을 진행하기 전에, 반도체 핀의 측면들 상에는 산화방지 기능(또는 잔존하여 후속 공정에서 전하저장 기능)을 하는 산화방지막이 형성된다. 따라서 열산화 공정이 진행되면 반도체 핀의 상부면에는 열산확으로된 캐핑막이 형성된다. 또한 열산화 공정에서, 수직 방향으로 반도체 핀의 상부 모서리에 버즈빅이 형성되어 반도체 핀의 상부 모서리가 부드러운 곡선 프로파일을 가진다.

Description

반도체 소자들 및 그 형성 방법들{SEMICONDUCTOR DEVICES AND METHODS FOR FORMING THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 핀을 이용한 반도체 소자들 및 그 형성 방법들에 관한 것이다.
지난 30년 동안, 실리콘을 기초로한 집적회로장치, 특히, 금속-산화물 반도체(MOS) 장치 예를들면 전계효과 트랜지스터(FET 또는 MOSFET)는 작업공정 당 비용(throughput)을 감소시키면서, 고속도, 고집적도 및 향상된 기능으로 제조되었다. 도1a는 전형적인 평면형 전계효과 트랜지스터를 도시한다. 도1a를 참조하면, 전형적인 MOS 장치는 저농도로 도핑된 채널 영역(18)에 의해 분리된 고농도로 도핑된 소스/드레인(S/D) 영역들(12)을 가지는 기판(10)에 형성된다. 채널 영역(18)은 게이트 절연막(16)에 의해 채널 영역으로부터 전기적으로 분리된 게이트 전극(14)에 의해 컨트롤된다.
하지만, 고성능, 고속도, 저소비 전력화 및 경제적 관점 등에서 지속적인 고집접화가 요구됨에 따라, 트랜지스터 특성을 열화시키는 여러 문제점들이 발생하고 있다. 예컨대, 전계효과 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루(punch-through), 드레인 기인 배리어 강하(DIBL:Drain Induced Barrier Lowering), 문턱 아래 변동(subthreshold swing) 등의 짧은 채널 효과(short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스(접합 커패시턴스) 증가, 누설 전류 증가 등의 문제들이 발생되고 있다.
이에 통상적인 평면형 전계효과 트랜지스터를 대신하기 위한, 다양한 구조, 공정 및 장비가 발전되어 오고 있다.
예를 들면, 도 1b의 얇은 층(12)안에 형성된 채널 영역(18)이 있는 초박막 바디(ultra-thin body) 트랜지스터와 도 1c의 분리된 게이트 절연막들(16a, 16b)에 의해 채널 영역(18)으로부터 분리된 두 개의 게이트들(14a, 14b)에 의해 콘트롤되는 하나의 채널영역(18)을 가진 이중-게이트(double-gate) 트랜지스터를 포함하는 다양한 트랜지스터 디자인이 종래의 평면형 벌크-MOS 장치의 결함을 극복하기 위하여 제안되어왔다.
하지만, 이 같은 더 복잡한 기술은, 그러나 비용을 증가시키고 생산 수율은 감소시켜, 일반적인 반도체 제조 공정에 적용되기에는 실용적이지 못하다.
초박막 바디 트랜지스터들은 통상적인 벌크-MOS 장치에 비해서 생산 비용이 상당히 비싸고, 몇몇 영역에서는 향상된 기능을 제공함에도 불구하고, 부동체(floating body)와 열 전달 효과 같은 특징적인 전기적 변동을 보이는 경향이 있으나, 바디 두께에 의해 부과된 전류 제한을 가진다.
한편, 두 개의 측면들로부터 접합(junction)을 콘트롤 하는 이중-게이트 반도체 장치는 향상된 누설 성능을 보이는 경향이 있지으나, 일반적으로 비용의 증가와 수율의 저하와 함께 복잡해진 제조 공정의 사용이 필요하다. 특히 상부 게이트(14a) 및 하부 게이트(14b) 사이의 정렬이 어렵다. 상하부 게이트들(14a, 14b) 사이에 오정렬이 일어날 경우, 소자 성능 변이(performance variation)가 심하고, 기생 커패시턴스가 증가하며 결국에는 고집적화에 어려움이 있다.
이에, 반도체 "핀"(Fin) 내에 채널이 형성되고, 반도체"핀" 상에 게이트 절연막이 형성되고, 반도체 "핀" 주위에 게이트 전극이 형성되는 핀 전계효과 트랜지스터(FinFET) 공정이 제안되고 있다.
반도체 물질의 돌출된 "핀"에 형성된 채널이 있는 핀 전계효과 트랜지스터는, 이중-게이트 트랜지스터에의해 제공된 것과 유사하거나 또는 더 우수한 누설 성능을 제공하는 한편, 생산하기에 덜 복잡하고 덜 비싼 경향이 있다. 핀 전계 효과 트랜지스터들은 또한 채널 길이를 50nm이하 가령 약 10nm의 크기로 축소하는 것을 가능하게 하고 추가적인 집적 밀도와 기능적 속도의 향상을 가져오는 것이 기대된다.
통상적인 방법에 의한 핀 전계효과 트랜지스터 형성 방법에서 주요 공정 단계에서의 반도체 기판의 단면도들이 도2a 내지 도2d에 도시되어 있다. 도2a 내지 도2d를 참조하여 종래의 핀 전계효과 트랜지스터 형성 방법을 설명하기로 한다.
먼저 도2a를 참조하여, 실리콘 기판(10) 상에 형성된 식각 마스크(13)에 의해 노출된 실리콘 기판이 이방성 식각되어 실리콘 핀(15)이 형성된다. 실리콘 핀(15)의 상부 모서리는 이방성 식각 특성상 날카롭게 (거의 직각으로) 형성된다. 식각 마스크(13)는 통상 질화막으로 형성되며, 질화막과 기판 사이에 열산화막이 형성되는 것이 일반적이다. 이어서 인접한 실리콘 핀들 사이의 전기적인 절연을 위해서 소자분리막(17)이 도2b에 도시된 바와 같이 형성된다.
다음 도2c를 참조하여, 소자분리막(17)의 일부분이 제거되고 실리콘 핀(15)의 측면들이 노출된다. 노출된 실리콘 핀(15)의 측면들이 채널 영역으로 작용을 한다.
다음 도2d를 참조하여, 노출된 반도체 핀(15)의 측면들 상에 게이트 절연막(19)이 형성되고 이어서 게이트 전극(21)이 형성된다. 결과적으로 실리콘 핀(15)의 양측면들이 게이트 전극(21)에 의해서 컨트롤되는 이중-게이트 핀 전계효과 트랜지스터가 형성된다.
이 같은 통상적인 이중-게이트 핀 전계효과 트랜지스터 형성 방법에 따르면, 소자분리막(17)의 일부를 제거하는 공정에서 식각 마스크(13) 및 기판(10) 사이의 결합이 취약해 질 수 있다. 소자분리막(17) 역시 산화막 계열의 절연막으로 형성되기 때문에, 일부 반도체 핀들 상의 식각 마스크(13)의 열산화막이 소자분리막과 함께 제거될 수 도 있다. 특히 소자가 고집적화되면서 반도체 핀의 폭이 감소함에 따라, 식각 마스크가 일부 반도체 핀들 표면으로부터 떨어져 나갈 가능성은 더욱 더 증가하게 된다. 이렇게 식각 마스크가 떨어져나갈 경우 반도체 핀의 상부면도 게이트 전극에 의해서 제어되며 이는 삼중-게이트 핀 전계효과 트랜지스터가 될 것이다. 따라서, 이중-게이트 및 삼중-게이트가 동일한 웨이퍼에 동시에 형성될 수 있다.
한편, 고성능 소자 형성을 위해서, 게이트 절연막(19)을 형성하기 전에 열산화 공정을 진행하여 반도체 핀(15)의 폭을 줄일 수 있다. 즉, 열산화 공정을 진행하여 반도체 핀의 측면들에 희생 산화막을 형성한 후 이를 제거하여 반도체 핀의 폭을 줄일 수 있다. 이 경우, 식각 마스크(13)의 폭보다 좁은 폭의 반도체 핀이 형성될 것이며, 식각 마스크(13) 아래에 언더컷이 발생하고 이로 인해 후속 게이트 전극 물질 증착 공정에서 단차 도포성이 불량해 질 수 있다. 또한 이 경우에도 희생 산화막을 제거할 때에 식각 마스크의 열산화막도 일부 제거될 수 있어 식각 마스크가 실리콘 핀으로부터 떨어져 나갈 수 있으며 위에서 설명한 문제점들이 역시 발생될 것이다.
이 같은 이중-게이트 핀 전계효과 트랜지스터가 가지는 단점들을 해소하고 또한 전류 구동 능력을 향상시키기 위해 삼중-게이트 핀 전계효과 트랜지스터가 사용되고 있다. 삼중-게이트 핀 전계효과 트랜지스터에서는 실리콘 핀의 양측면들 뿐 아니라 그 상부면도 게이트에 의해서 제어된다.
전술한 이중-게이트 핀 전계효과 트랜지스터 형성 방법에서 식각 마스크를 제거한 후 후속 공정들을 진행하면 삼중-게이트 핀 전계효과 트랜지스터가 형성된다. 이를 도3a 내지 도3b를 참조하여 설명하기로 한다.
먼저 도2b에 도시된 바와 같이 실리콘 핀(15) 및 소자분리막(17)을 형성한 후, 도3a에 도시된 바와 같이, 소자분리막(17)의 일부 두께 및 식각 마스크(13)를 제거한다. 이에 따라 실리콘 핀(15)의 양측면들 및 상부면이 노출된다.
계속해서 도3b를 참조하여, 노출된 실리콘 핀(15) 표면 (측면들 및 상부면)에 게이트 절연막(19)을 형성하고 이어서 게이트 전극(21)을 형성한다.
그런데 이 같은 삼중-게이트 핀 전계효과 트랜지스터는 동작시 험프(hump) 특성이 발생하는 것으로 보고되고 있다. 즉, 실리콘 핀의 상부 모서리가 날카로울 뿐만 아니라, 게이트가 실리콘 핀의 양측면들 및 상부면 모두를 컨트롤하기 때문에, 실리콘 핀의 양측면들 및 상부면이 만나는 날카로운 상부 모서리 부분에 다른 부분에 비해서 전기장이 집중되고 이에 따라 문턱전압 아래의 전압에서도 트랜지스터가 턴-온되는 문제가 발생될 수 있다.
이에 새로운 핀 전계효과 트랜지스터 형성 방법이 절실히 요구되고 있다.
본 발명은 새로운 방법에 의한 반도체 핀 형성 방법, 이를 이용한 반도체 소자 제조 방법 및 그에 따른 반도체 소자를 제공하는 것을 목적으로 한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예는 반도체 핀 형성 방법을 제공한다.
상기 반도체 핀 형성 방법은 수직 측면들 및 수평 상부면을 가지는 반도체 핀을 형성하고; 상기 반도체 핀의 측면들 상에 제1절연막을 형성하고; 상기 제1절연막 상에 산화방지막을 형성하고; 열산화 공정을 진행하여 상기 반도체 핀의 상부며을 산화시켜 상기 제1절연막보다 두꺼운 4족원소 산화물로 이루어진 캐핑막을 형성하는 동시에 반도체 핀의 상부 모서리가 곡선 프로파일을 가지도록 하는 것을 포함한다.
상기 반도체 핀 형성 방법에 따르면, 산화방지막이 반도체 핀 측면들을 보호하고 있기 때문에 상기 열산화 공정에서 상기 캐핑막이 상기 반도체 핀의 상부면에 형성된다. 또한 상기 열산화 공정에서 상기 반도체 핀의 상부 모서리에서부터 측면들을 따라 버즈빅이 형성되며 이에 따라 상기 반도체 핀의 상부 모서리가 곡선 프로파일을 가지게 된다.
게다가, 상기 반도체 핀 형성 방법에 따르면, 상기 반도체 핀이 4족원소 산화물로 이루어진 캐핑막이 형성된다. 이 같은 산화물 캐핑막은 종래의 질화막으로 이루어진 식각 마스크 캐핑막에 비해서 유전율이 낮기 때문에 산화물 캐핑막의 두께를 줄일 수 있고 이에 따라 반도체 핀 및 캐핑막 복합 적층 구조의 높이를 줄일 수 있다.
상기 실리콘 핀 형성 방법에서, 상기 열산화 공정 중에 상기 산화방지막의 아래 부분, 즉, 실리콘 핀 하부에서도 측면 방향으로 산화가 일어 날 수 있다. 이 경우 실리콘 핀의 하부의 측면 프로파일이 곡선을 나타낼 수 있다(예컨대, 실리콘 핀이 그리스 문자 오메가(Ω) 형상을 나타낼 수 있다). 이 같은 오메가 형상의 반도체 핀을 가지는 핀 전계효과 트랜지스터는 수직 측벽의 핀을 가지는 핀 전계효과 트랜지스터에 비해서 채널 제어 능력이 우수할 것으로 기대된다.
상기 실리콘 핀 형성 방법에서 4족원소 산화물은 상기 반도체 핀이 어떠한 물질인가에 달려있다. 예컨대, 상기 반도체 핀이 실리콘으로 이루어지면 상기 4족원소 산화물은 실리콘 산화막이고, 상기 반도체 핀이 실리콘-게르마늄으로 이루어지면 상기 4족원소 산화물은 실리콘게르마늄 산화막일 것이다. 또 상기 반도체 핀이 실리콘-게르마늄으로 이루어지면 상기 4족원소 화합물은 실리콘-게르마늄 산화막일 것이다. 상기 반도체 핀은 4족 원소를 포함하는 반도체 물질로 형성된다.
상기 반도체 핀 형성 방법에서 상기 반도체 핀은 다양하게 제공될 수 있다. 먼저, 상기 반도체 핀을 형성하는 것은, 반도체 기판 상에 상기 반도체 핀을 정의하는 식각 마스크 패턴을 형성하고; 상기 식각 마스크 패턴에 의해 노출된 반도체 기판을 소정 깊이 식각하여 상기 식각 마스크 패턴 아래에 반도체 핀을 형성하고; 상기 반도체 핀의 측면들 일부분을 덮는 소자분리절연막을 형성하고; 상기 식각 마스크 패턴을 제거하는 것을 포함하여 이루어 질 수 있다. 여기서, 반도체 기판은 통상적으로 널리 사용되는 벌크 실리콘 기판일 수 있다. 또한, 벌크 실리콘 기판과는 다른 물리.화학적.전기적 특성을 가진 기판이 사용될 수 있다. 예컨대, 벌크 실리콘 기판 상에 실리콘 또는 실리콘 게르마늄이 에피탁시얼 성방법에 의해서 형성된 기판일 수 있다. 이때, 반송자(carrier)의 이동도를 고려하여 성장되는 에피탁시얼층의 격자 상수가 적절히 조절될 수 있다. 또한, 절연막 상에 반도체층이 형성되는 SOI 기판이 사용될 수 있다. 이 경우 반도체층 아래의 절연막이 소자분리 기능을 하기 때문에, 벌크 기판을 사용할 때 형성되는 소자분리 절연막은 형성되지 않을 것이다.
또한, 상기 반도체 핀을 형성하는 것은, 반도체 기판 상에 식각 마스크 패턴을 형성하고; 상기 식각 마스크 패턴에 의해 노출된 기판 일부 두께를 식각하여 반도체 핀을 형성하고; 상기 반도체 핀 측면들 및 식각 마스크 패턴의 측면들을 덮는 소자분리절연막을 형성하고; 상기 소자분리절연막 및 식각 마스크 패턴 상에 더미 게이트 패턴을 형성하고; 상기 더미 게이트 패턴에 의해 노출된 식각 마스크 패턴을 제거하고 상기 소자분리절연막의 일부 두께를 제거하는 것을 포함하여 이루어 질 수 있다. 이 경우 상기 반도체 핀은 게이트 전극을 한정하는 상기 더미 게이트 패턴을 구비한다.
상기 실리콘 핀 형성 방법에서, 산소의 침투를 방지하는 기능을 가지는 물질이면 상기 산화방지막으로 사용될 수 있다. 예컨대, 상기 산화방지막은 실리콘 산화막 처럼 질소원소를 포함하는 물질막일 수 있다.
상기 실리콘 핀 형성 방법은 다양한 반도체 소자 제조 공정에 적용될 수 있다. 예컨대, 상기 실리콘 핀 형성 방법은 핀 전계효과 트랜지스터, 불휘발성 메모리 셀, 로직 회로 등을 형성하는데 적용될 수 있다.
예컨대, 상기 실리콘 핀 형성 방법은, 상기 제1절연막 및 상기 캐핑막 상에 제2절연막을 형성하고; 상기 제2절연막 상에 게이트 전극을 형성하고; 상기 게이트 전극 양측의 반도체 핀내에 불순물 확산영역들을 형성하는 것을 더 포함할 수 있다. 이 경우, 형성되는 반도체 소자는 불휘발성 메모리 소자이다. 즉, 상기 제1절연막을 통해서 전하가 실리콘 핀의 양측면으로부터 상기 산화방지막내로 주입되거나 또는 그 반대 방향으로 방출될 수 있다. 이 같은 불휘발성 소자는 절연막 내에 트랩되는 전하의 유무에 따라 정보 저장되는 부유 트랩형 이중-게이트 SONOS 소자이다.
이때, 상기 게이트 전극은 패터닝 공정 또는 평탄화 공정에 의해서 형성될 수 있다. 예컨대, 상기 반도체 핀이 상기 더미 게이트 패턴을 구비할 경우, 게이트 전극은 게이트 전극 물질을 증착한 후 상기 더미 게이트 패턴이 노출될 때까지 평탄화 공정을 진행하는 것에 의해서 형성된다. 한편, 상기 반도체 핀이 더미 게이트 패턴을 구비하지 않을 경우 상기 게이트 전극은 게이트 전극 물질을 증착한 후 이를 패터닝하는 것에 의해서 형성된다.
또한 상기 산화방지막을 제거한 후 새로이 전하저장막을 형성할 수 있다. 더 나아가서, 상기 전하저장막을 형성한 후 에치백 공정을 진행하여 상기 반도체 핀의 측면들 상에만 전하저장막을 남겨둘 수 있다. 이때, 상기 전하저장막은 예컨대, 폴리 실리콘, 비정질 실리콘, 나노-크리스탈, 또는 퀀텀 닷 물질로 형성될 수 있다. 일 예로서, 폴리 실리콘 같은 도전막이 전하저장막으로 사용될 경우, 형성되는 불휘발성 메모리 소자는 부유 게이트형 플래쉬 메모리 소자가 된다.
상기 반도체 핀 형성 방법을 이용한 불휘발성 메모리 소자 형성에 있어서, 상기 게이트 전극을 형성하기 전에 상기 캐핑막이 제거될 수 있다. 이 경우 삼중-게이트 불휘발 메모리 소자가 형성될 것이다.
또, 상기 반도체 핀 형성 방법은, 상기 캐핑막을 제거한 후 상기 산화방지막을 제거하고; 게이트 전극을 형성하고; 상기 게이트 전극 양측의 반도체 핀내에 불순물 확산영역들을 형성하는 것을 더 포함할 수 있다. 이 경우 형성되는 반도체 소자는 이중-게이트 핀 전계효과 트랜지스터이다. 이때, 상기 게이트 전극을 형성하기 전에 상기 캐핑막을 제거하는 것을 더 포함할 수도 있다. 이 경우 형성되는 반도체 소자는 삼중-게이트 핀 전계효과 트랜지스터이다. 상기 게이트 전극은 패터닝 공정 또는 평탄화 공정에 의해서 형성될 수 있다. 예컨대, 상기 반도체 핀이 상기 더미 게이트 패턴을 구비할 경우, 게이트 전극은 게이트 전극 물질을 증착한 후 상기 더미 게이트 패턴이 노출될 때까지 평탄화 공정을 진행하는 것에 의해서 형성된다. 한편, 상기 반도체 핀이 더미 게이트 패턴을 구비하지 않을 경우 상기 게이트 전극은 게이트 전극 물질을 증착한 후 이를 패터닝하는 것에 의해서 형성된다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예는 반도체 핀 구조를 제공한다. 상기 반도체 핀 구조는 수직 측면들 및 수평 상부면을 가지는 반도체 핀; 상기 반도체 핀의 상부면 상에 형성되고 4족원소 산화물로 이루어진 캐핑막; 상기 반도체 핀의 측면들 상에 형성되고 상기 캐핑막보다 얇은 제1절연막을 포함한다.
상기 반도체 핀에서, 상기 전하저장막의 상부 수평면(level)은 상기 반도체 핀의 상부 수평면보다 높고 상기 캐핑막의 상부 수평면보다 낮다.
바람직하게 상기 반도체 핀의 상부 모서리 프로파일은 곡선을 나타낸다.
상기 반도체 핀은 또한 상기 제1절연막 및 캐핑막 상에 형성된 게이트 전극 및 상기 게이트 전극 양측의 반도체 핀에 형성된 불순물 확산영역들을 더 포함한다. 이는 이중-게이트 핀 전계효과 트랜지스터에 해당한다.
또한 상기 반도체 핀은 상기 제1절연막 및 캐핑막 상에 형성된 전하저장막, 상기 전하저장막 상에 형성된 제2절연막, 상기 제2절연막 상에 형성된 게이트 전극을 더 포함할 수 있다. 이는 부유 트랩형 또는 부유 게이트 형의 불휘발성 메모리 소자에 해당한다.
상기 본 발명의 목적을 달성하기 위한 반도체 소자 형성 방법은, 반도체 기판 상에 식각 마스크 패턴을 형성하고; 상기 식각 마스크 패턴에 의해 노출된 기판의 일부 두께를 식각하여 반도체 핀을 형성하고; 상기 반도체 핀의 측면 일부를 덮도록 소자분리절연막을 형성하고; 상기 식각 마스크 패턴을 제거하여 상기 반도체 핀의 상부면을 노출시키고; 노출된 반도체 측면들 상에 제1절연막을 형성하고; 상기 제1절연막 상에 산화방지막을 형성하고; 열산화 공정을 진행하여 상기 반도체 핀의 상부면을 산화시켜 상기 제1절연막보다 두꺼운 4족원소 산화물로 이루어진 캐핑막을 형성하고; 상기 산화방지막 및 제1절연막 상에 제2절연막을 형성하고; 상기 제2절연막 상에 게이트 전극을 형성하고; 상기 게이트 전극 양측의 반도체 핀내에 불순물확산영역들을 형성하는 것을 포함한다.
상기 반도체 소자 형성 방법에 따르면 이중-게이트 불휘발성 메모리 소자, 예컨대, 부유 트랩형 플래쉬 소자인 SONOS 소자가 형성된다.
상기 반도체 소자 형성 방법에서, 상기 식각 마스크 패턴을 제거한 후 열산화 공정을 진행하여 희생 절연막을 형성하고 이를 제거할 수 있다. 이 경우 반도체 핀의 폭을 사진 공정의 해상도가 허락하는 것 이상으로 줄일 수 있다.
상기 반도체 소자 형성 방법은 상기 제2절연막을 형성하기 전에 상기 산화방지막 및 제1절연막을 제거하고; 전하저장막을 형성하는 것을 더 포함할 수 있다. 또한, 상기 전하저장막을 형성한 후 에치백 공정을 더 진행할 수 있다. 이 경우 부유 게이트형 플래쉬 메모리 소자가 형성될 것이다.
상기 본 발명의 목적을 달성하기 위한 반도체 소자 형성 방법은 반도체 기판 상에 식각 마스크 패턴을 형성하고; 상기 식각 마스크 패턴에 의해 노출된 기판의 일부 두께를 식각하여 반도체 핀을 형성하고; 상기 반도체 핀의 측면 일부를 덮도록 소자분리절연막을 형성하고; 상기 식각 마스크 패턴을 제거하여 상기 반도체 핀의 상부면을 노출시키고; 노출된 반도체 핀의 측면들 상에 제1절연막을 형성하고; 상기 제1절연막 상에 산화방지막을 형성하고; 열산화 공정을 진행하여 상기 노출된 반도체 핀의 상부면을 산화시켜 상기 제1절연막보다 두꺼운 4족원소 산화물로 이루어진 캐핑막을 형성하고; 상기 산화방지막을 제거하고; 상기 제1절연막 및 상기 캐핑막 상에 게이트 전극을 형성하고; 상기 게이트 전극 양측의 반도체 핀내에 불순물확산영역들을 형성하는 것을 포함한다.
상기 반도체 소자 형성 방법에 따르면, 험프 특성이 향상된 이중-게이트 핀 전계효과 트랜지스터가 형성된다.
상기 반도체 소자 형성 방법은 상기 게이트 전극을 형성하기 전에 상기 캐핑막을 제거하는 것을 더 포함할 수 있다. 이 경우 험프 특성이 향상된 삼중-게이트 핀 전계효과 트랜지스터가 형성될 것이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
(실리콘 핀의 형성)
본 발명에 따른 반도체 핀의 바람직한 형성 방법을 도4 내지 도8을 참조하여 설명하기로 한다. 바람직한 실시예에 따른 반도체 핀 형성 방법은 먼저 실리콘 같은 반도체 기판(100)으로부터 시작한다. 반도체 기판(100)은 예를들어, 단결정 벌크 실리콘으로 준비된 쵸크랄스크(Czochralski) 또는 플롯 존(Float Zone)으로부터 절단된 웨이퍼 그리고 특성 향상 및 원하는 구조를 제공하기 위해서 선택된 에피탁시얼층, 매몰 산화막 또는 도핑 영역중 적어도 하나 이상을 포함하는 기판으로부터 선택될 수 있다.
준비된 반도체 기판(100) 상에 식각 마스크(103)가 형성된다. 식각 마스크(103)에 의해 보호된 반도체 기판(100)의 소정 영역이 활성영역으로서 반도체 핀을 한정한다. 식각 마스크(103)는 반도체 기판(100)에 직접 형성되는 산화막 같은 완충층(103a) 및 완충층(103a) 상에 형성되는 질화막 같은 마스크층(103b)을 포함한다. 식각 마스크(103)는 통상적인 사진식각공정 및 건식 그리고/또는 습식 식각 공정에 의한 패터닝 및 식각 공정에 의해 형성될 수 있다.
식각 마스크(103)에 의해 노출된 반도체 기판(100)의 소정 영역이 이방성 식각되어 식각 마스크(103) 아래에 제1 높이 'h1', 제1 너비 'w1' 의 반도체 핀(105)이 형성된다. 여기서 반도체 핀(105)의 제1 너비 'w1' 는 게이트 전극이 지나가는 방향으로의 반도체 핀의 치수를 가리킨다. 고집적도 및 고성능을 위해서는 반도체 핀(105)의 제1 너비 'w1' 은 좁은 것이 바람직하다. 하지만 반도체 핀(105)의 제1 너비 'w1' 은 식각 마스크(103)의 너비에 의해 좌우되며 결국 사진식각공정의 해상도에 의존한다.
다음 도5를 참조하여, 소자분리를 위해서 소자분리절연막(107)이 반도체 핀(105) 및 식각 마스크(103) 상에 형성된다. 소자분리절연막(107)은 예컨대, 산화막 계열의 절연막으로 형성된다. 바람직하게는 양호한 공간 충진 특성을 가지는 산화막으로 형성된다.
다음 도6을 참조하여, 소자분리절연막(107)의 일부가 제거되어 반도체 핀(105)의 측면들이 노출된다. 계속해서 식각 마스크(103)가 제거되어 반도체 핀(105)의 상부면이 노출된다. 구체적으로 소자분리절연막(107)의 제거는 평탄화 공정 및 에치백 공정이 순차적으로 진행되어 이루어질 수 있다. 즉, 먼저 식각 마스크(103)가 노출될 때까지 소자분리절연막(017)에 대한 평탄화 식각 공정이 진행되고 이어서 반도체 핀(105)의 측면들이 노출되도록 소자분리절연막에 대한 에치백 공정이 진행될 수 있다. 또는 한 번의 에치백 공정으로 소자분리절연막(107)의 일부가 제거되어 반도체 핀(105)의 측면들이 노출될 수 있다.
한편, 식각 마스크(103)가 먼저 제거되어 반도체 핀(105)의 상부면이 노출된 후 소자분리절연막(107)의 일부가 제거되어 반도체 핀(105)의 측면들이 노출될 수도 있다.
결국 소자분리절연막(107)의 일부 및 식각 마스크(103)의 제거로 인해서 반도체 핀(105)의 측면들 및 상부면이 노출된다.
계속해서 도6을 참조하여, 노출된 반도체 핀(105)의 표면에 산화막(109) 및 산화방지막(111)이 차례로 형성된다. 예컨대, 산화막(109)는 열산화 공정을 통해서 형성될 수 있다. 이 경우 산화막(109)은 반도체 핀(105)의 측면들 및 상부면 상에 산화막(109)이 형성된다. 산화방지막(111)은 산화막(109) 상에 그리고 높이가 낮아진(recessed) 소자분리절연막(107a) 상에 형성된다. 산화방지막(111)은 예컨대 실리콘 질화물로 형성될 수 있다.
또한 산화막(109)는 기상증착방법을 통해서 형성될 수 도 있으며, 이 경우에는 높이가 낮아진(recessed) 소자분리절연막(107a) 상에도 기상증착 산화막(109)이 형성될 것이다.
다음 도7을 참조하여, 산화방지막(111)에 대한 에치백 공정이 진행되어 반도체 핀(105)의 상부면 및 소자분리절연막(107a) 상부에 형성된 산화방지막은 제거되고 반도체 핀(105)의 측면들 상의 산화막에만 산화방지막(111a)이 스페이서 형태로 잔존한다.
다음 도8을 참조하여, 열산화 공정이 진행되고 이에 따라 반도체 핀(105)의 상부가 산화되어 캐핑막(113)이 형성된다. 이때, 반도체 핀(105)의 측면들 상에는 산화방지막(111a)이 잔존하여 반도체 핀(105)의 측면들에서는 산화가 일어나지 않는다. 결과적으로 초기 제1 높이 'h1' 보다 낮은 제2 높이 'h2'의 반도체 핀(105a)이 형성된다. 그리고, 산화방지막(111a)의 상부 수평면(level)은 반도체 핀(105a)의 상부 수명면보다 높고 캐핑막(113)의 상부 수평면보다 낮다.
또한, 반도체 핀(113)의 상부 모서리는 점선으로 표시된 원 내부에 도시된 바와 같이 부드러운 곡선 프로파일을 나타낸다. 이는 반도체 핀(105)의 상부 모서리에서 측면 방향을 따라 아래로 향하는 상부 버즈빅(113a)이 발생했기 때문이다. 즉, 산화방지막(111a)이 반도체 핀의 양측면들 상에 잔존하고 있기 때문에 열산화 공정에서 반도체 핀의 상부 모서리를 따라 아래 방향으로 상부 버즈빅(113a)이 발생한다.
또한, 열산화 공정을 조절하면, 예컨대, 열산화 시간을 증가시키면, 반도체 핀(105)의 하부에서도 하부 버즈빅(113b)이 도9에 도시된 바와 같이 발생할 수도 있다. 도9를 참조하면, 열산화 공정 중에 산화방지막(111a)의 하부 수평면을 따라 반도체 핀(105)의 하부에 산소가 침투하여 반도체 핀의 하부에서도 하부 버즈빅(113b)이 발생할 수 있다. 이는 전술한 바와 같이 산화방지막(111a)이 스페이서 형태로 반도체 핀의 측면들에 잔존하기 때문이다. 이때, 도4에서 형성된 반도체 핀이 실질적으로 수직의 측벽 프로파일을 가질 경우, 하부 버즈빅(113b)으로 인해 실리콘 핀은 그리스 문자 오메가(Ω) 형상을 나타낸다.
한편, 이 같은 하부 버즈빅(113b)은 또한 반도체 핀이 양호한 측면 프로파일을 가지도록 하는데 유리하다. 형성하고자 하는 반도체 핀의 높이가 높을 경우, 반도체 기판에 대한 이방성 식각 공정으로 형성되는 반도체 핀의 하부 폭이 상부 폭 보다 넓게 형성될 수도 있다. 따라서 본 발명에서 처럼 하부 버즈빅이 발생할 경우,반도체 핀의 하부 폭이 줄어들어 결국 반도체 핀의 폭이 균일하게 될 수 있다(반도체 핀의 측벽이 수직 프로파일을 가질 것이다).
상술한 도4 내지 도9를 참조하여 설명한 실리콘 핀 형성 방법에서 반도체 핀(105)을 덮는 산화막(109)이 형성되기 전에 추가적인 열산화 공정 및 세정 공정이 더 진행될 수 있다. 추가적인 열산화 공정으로 반도체 핀의 측면들 및 상부가 산화되어 열산화 막이 형성되고 뒤따르는 세정 공정으로 제거되기 때문에, 반도체 핀의 폭 및 높이가 더 줄어든다. 이에 따라 사진공정의 해상도를 능가하는 치수로 반도체 핀의 폭이 형성되어 더욱 향상된 성능의 반도체 소자가 제조될 수 있다.
한편, 상술한 도4 내지 도9를 참조하여 설명한 실리콘 핀 형성 방법에서, 반도체 기판이 SOI 기판일 경우 소자분리막은 형성되지 않을 것이다. 그리고 반도체 핀은 절연막 상의 반도체 층을 절연막이 노출될 때까지 식각하는 것에 의해서 형성될 것이다.
또한 상술한 도4 내지 도9를 참조하여 설명한 실리콘 핀 형성 방법에서, 소자분리막(107)이 산화방지막(111)이 형성된 이후에 형성될 수 도 있다. 이 경우 오메가 형상의 반도체 핀 형성이 더욱 용이해진다. 이에 대해서는 도10 내지 도13을 참조하여 설명을 하기로 한다.
먼저 도10을 참조하여,전술항 방법과 동일하게, 식각 마스크(103)를 이용하여 반도체 기판(100)이 식각되어 반도체 핀(105)이 형성된다.
다음 도11을 참조하여 식각 마스크(103)가 제거되고, 반도체 핀(105)의 측면들 및 상부면 그리고 식각된 반도체 기판 표면에 산화막(109)이 형성된다. 이어서 산화방지막(111)이 산화막(109) 상에 형성된 후 에치백 되어 반도체 핀(105)의 측면들 상에 스페이서 형태의 산화방지막(111a)이 형성된다.
다음 도12를 참조하여, 열산화 공정이 진행되어 반도체 핀의 상부면에 캐핑막(113)이 형성된다. 이때, 상부 버즈빅(113a) 및 하부 버즈빅(113b)이 반도체 핀(113)의 상부 모서리 및 하부 모서리 부분에 형성될 있다. 본 실시예에서는 도8에서와 달리 반도체 핀의 하부에 소자분리막이 없기 때문에 반도체 핀의 하부에서 하부 버즈빅(113b)이 더욱 용이하게 형성될 수 있다. 이 같은 하부 버즈빅(113b)은 전술한 바와 같이, 반도체 핀(105)의 하부 측면 프로파일을 양호하게 한다.
다음 도13을 참조하여, 소자분리절연막이 형성된 후 에치백 공정이 진행되어 소자분리막(107a)이 형성된다. 여기서, 에치백 공정에서 캐핑막(113)을 보호하기 위해서, 소자분리절연막이 형성되기 전에 질화막 같은 보호막이 형성되는 것이 바람직하다. 보호막이 형성될 경우, 평탄화 공정 및 에치백 공정을 통해서 소자분리막(107a)이 형성될 수 도 있다.
본 실시예에서도 반도체 핀의 폭을 줄이기 위해서 추가적인 열산화 공정 및 세정 공정이 진행될 수 있다. 즉 도10에서 반도체 핀(105)이 형성된 후, 추가적인 열산화 공정이 진행되어 반도체 핀의 측면들이 산화되어 열산화막이 형성되고 뒤따르는 세정 공정으로 열산화막이 제거되어 반도체 핀의 폭이 줄어든다.
이제 상술한 실리콘 핀 형성 방법을 이용한 반도체 소자 형성 방법을 설명하기로 한다.
먼저 불휘발성 메모리 소자 형성 방법을 도14를 참조하여 설명을 하기로 한다. 도14는 도8, 도9, 또는 도13에 후속하는 공정 단계이다. 도14를 참조하여, 전술한 방법으로 캐핑막(113)을 구비하는 반도체 핀(105)이 도8, 도9, 또는 도13에 도시된 바와 같이 형성된 후, 산화방지막(111a), 캐핑막(113), 그리고 소자분리막(107a) 상에 블록킹 절연막(115)이 형성된다. 블록킹 절연막(115)은 예컨대, 산화막, 또는 산화막/질화막/산화막의 다층막으로 형성될 수 있다. 계속해서, 게이트 전극 물질이 증착된 후 게이트 전극 물질 및 캐핑막이 패터닝되어 게이트 전극(117)이 형성된다. 이어서, 게이트 전극(117) 양측의 반도체 핀 내에 불순물 이온이 주입되어 불순물확산영역들, 즉, 소스/드레인 영역이 형성된다. 도14에 도시된 반도체 소자에서 반도체 핀의 측면들로부터 전하가 산화막(109)을 통해서 산화방지막(111a)으로 주입되어 그곳에 트랩되거나 그 반대로 산화방지막(111a) 내에 트랩된 전하가 산화막(109)을 통해서 반도체 핀 측면으로 방출된다.
상기 불휘발성 메모리 소자 형성 방법에서, 블록킹 절연막(115)을 형성하기 전에 산화방지막(111a) 및 산화막(109)가 제거될 수도 있으며, 이에 대해서는 도15 및 도16을 참조하여 설명을 하기로 한다. 전술한 방법으로 캐핑막(113)을 구비하는 반도체 핀(105)이 도8, 도9, 또는 도13에 도시된 바와 같이 형성된 후, 도15에 도시된 바와 같이, 산화방지막(111a) 및 산화막(109)이 제거되어 반도체 핀(105)의 측면들이 노출된다.
다음 도16을 참조하여 노출된 반도체 핀(105)의 측면들 상에 터널링 절연막(109')이 형성되고 이어서 전하저장막(111') 및 블록킹 절연막(115)이 형성된다. 계속해서 게이트 전극 물질이 형성된 후 게이트 전극 물질, 블록킹 절연막, 전하저장막이 패터닝되어 게이트 전극(117)이 형성된다. 터널링 절연막(109') 및 블록킹 절연막(115)은 예컨대, 산화막으로 형성될 수 있다. 또는 블록킹 절연막(115)은 산화막-질화막-산화막 또는 질화막-산화막-질화막이 적층된 다층막으로 형성될 수 있다.
전하저장막(111')은 예컨대, 실리콘 질화물, 폴리 실리콘, 비정질 실리콘, 나노-크리스탈, 또는 퀀텀 닷 물질로 형성될 수 있다. 예컨대, 전하저장막(111')이 도전막으로 형성될 경우, 에치백 공정이 진행되어 전하저장막(111')이 반도체 핀(105)의 측면들 상에만 남는 것이 바람직하다.
이제부터는 상술한 실리콘 핀 형성 방법을 이용한 전계효과 트랜지스터 형성 방법을 설명하기로 한다.
먼저 이중-게이트 핀 전계효과 트랜지스터 형성 방법을 도17을 참조하여 설명을 하기로 한다. 도17은 도8, 도9, 또는 도13에 후속하는 공정 단계에서의 반도체 기판의 단면도이다. 전술한 방법으로 캐핑막(113)을 구비하는 반도체 핀(105)이 도8, 도9, 또는 도13에 도시된 바와 같이 형성된 후, 산화방지막(111a)이 제거된다. 도17을 참조하여, 게이트 전극 물질이 증착된 후 게이트 전극 물질 및 캐핑막이 패터닝되어 게이트 전극(117)이 형성된다. 불순물 이온 주입 공정이 진행되어 게이트 전극 양측의 반도체 핀 내에 불순물확산영역들이 형성된다. 본 실시예에서, 산화방지막(111a)이 제거된 후 산화막(109)도 제거될 수 있다. 이 경우, 게이트 절연막이 열산화 공정 등을 통해서 다시 반도체 핀 측면들 상에 형성된다.
다음 삼중-게이트 핀 전계효과 트랜지스터 형성 방법을 도18을 참조하여 설명을 하기로 한다. 도18은 도8, 도9, 또는 도13에 후속하는 공정 단계이다. 전술한 방법으로 캐핑막(113)을 구비하는 반도체 핀(105)이 도8, 도9, 또는 도13에 도시된 바와 같이 형성된 후, 산화방지막(111a), 산화막(109) 및 캐핑막(113)이 제거된다. 도18을 참조하여, 노출된 반도체 핀(105)의 측면들 및 상부면 상에 게이트 절연막(109')이 형성된다. 이어서 게이트 전극 물질이 증착된 후 패터닝되어 게이트 전극(117)이 형성된다. 게이트 전극(117)이 형성된 후 불순물 이온이 게이트 전극 양측의 반도체 핀 내에 주입되어 불순물 확산 영역들이 형성된다.
도19a 내지 도19c는 상술한 불휘발성 메모리 소자 형성 방법에 따라 완성된 불휘발성 메모리 소자를 개략적으로 도시한다. 도19a는 평면도이고 도19b 및 도19c는 각각 도19a의 I-I선 및 II-II선을 따라 절단했을 때의 단면도들이다.
불휘발성 메모리 소자는 산화막 계열의 캐핑막(113)을 구비한 반도체 핀(105)을 포함한다. 반도체 핀(105)의 상부 모서리는 부드러운 곡선 프로파일을 나타낸다. 반도체 핀(105)의 상부에는 캐핑막(1130, 블록킹 절연막(115) 및 게이트 전극(117)이 차례로 적층되어 있다. 한편 반도체 핀(105)의 측면들 상에는 산화막(109), 산화방지막(111a)(또는 전하저장막), 블록킹 절연막(115) 및 게이트 전극(117)이 차례로 적층되어 있다. 도19b에서 참조번호 105C는 채널 영역을, 그리고 도19c에서 참조번호 105S는 소오스 영역을, 105D는 드레인 영역을 가리킨다.
도19a 내지 도19c에서 블록킹 절연막(115) 및 산화방지막(111a)이 제거된 구조는 핀 전계효과 트랜지스터에 해당한다.
이제 도20a 내지 23a, 도20b 내지 도23b, 및 도20c 내지 도23c를 참조하여 더미 게이트 패턴을 이용한 반도체 핀 형성 방법을 설명하기로 한다.
도20a 내지 도23a는 반도체 기판의 평면도이고 도20b 내지 도23b, 및 도20c 내지 도23c는 각각 도20a 내지 도23a의 I-I선 및 II-II선을 따라 절단했을 때의 단면도들이다.
먼저 도20a 내지 도20c를 참조하여, 반도체 기판(100) 상에 식각 마스크(103)를 형성한 후 노출된 반도체 기판을 식각하여 반도체 핀(105)을 형성한다. 이어서 소자분리절연막을 형성한 후 식각 마스크(103)를 평탄화 정지층으로 사용하여 소자분리절연막에 대한 평탄화 공정을 진행하여 반도체 핀(105)을 감싸는 상부가 평탄한 소자분리절연막(107)을 형성한다.
다음 도21a 내지 도21c를 참조하여, 소자분리절연막(107) 및 식각 마스크(103) 상에 더미 게이트 패턴(108)을 형성한다. 더미 게이트 패턴(108)은 게이트 전극을 한정하는 라인 형태의 홈(108')을 구비한다. 더미 게이트 패턴(108)은 예컨대, 식각 마스크(103)을 구성하는 상층막(103b)에 대해서 식각 선택성을 가지는 막질로 형성될 수 있다. 예컨대, 더미 게이트 패턴(108)은 산화막으로 형성될 수 있다.
다음 도22a 내지 도22c를 참조하여, 더미 게이트 패턴(108)에 의해 노출된 식각 마스크(103)를 제거하여 반도체 핀(105)의 상부면을 노출시키고 소자분리절연막(107)의 일부를 식각하여 반도체 핀(105)의 측면들을 노출시킨다.
다음 도23a 내지 도23c를 참조하여, 노출된 반도체 핀(105)의 측면들 상에 그리고 상부면 상에 산화막(109)을 형성한다. 이어서 산화막 상에 산방지막을 형성한 후 에치백 공정을 진행하여 반도체 핀(105)의 측면들 상에 형성된 산화막(109) 상에 산화방지막(111a)이 남게한다. 계속해서 열산화 공정을 진행하여 반도체 핀(109)의 상부면에 캐핑막(113)을 형성한다.
후속 공정으로 도14, 도15 내지 도16, 도17, 및 도18을 참조하여 설명한 반도체 소자(불휘발성 메모리 소자, 전계효과 트랜지스터) 형성 공정을 진행한다. 일 예로서, SONOS 불휘발성 메모리 소자를 형성할 경우를 도24a 내지 도24c를 참조하여 설명하기로 한다. 도23a 내지 도23c를 참조하여 설명한 공정들을 진행하여 캐핑막(113)을 형성한 후, 블록킹 절연막(115) 및 게이트 전극 물질을 형성하고 더미 게이트 패턴(108)이 노출될 때까지 평탄화 공정을 진행하여 게이트 전극(117)을 형성한다.
한편, 부유 게이트형 플래쉬 소자를 형성할 경우, 전술한 바와 같이, 산화방지막을 제거한 후 새로이 전하저장막을 형성하고 이어서 블록킹 절연막을 형성한다.
또한, 전계효과 트랜지스터를 형성할 경우, 전술한 바와 같이, 산화방지막(111a)을 제거한 후 게이트전극 물질을 증착하고 평탄화 공정을 진행한다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명에 따르면, 산화방지막이 반도체 핀 측면들을 보호하고 있기 때문에 열산화 공정에서 산화막으로 이루어진 캐핑막이 반도체 핀의 상부면에 형성된다. 또한 열산화 공정에서 반도체 핀의 상부 측면들을 따라 버즈빅이 형성되며 이에 따라 반도체 핀의 상부 모서리가 곡선 프로파일을 가지게 된다.
또한, 반도체 핀이 4족원소 산화물로 이루어진 캐핑막이 형성된다. 이 같은 산화물 캐핑막은 종래의 질화막으로 이루어진 식각 마스크 캐핑막에 비해서 유전율이 낮기 때문에 산화물 캐핑막의 두께를 줄일 수 있고 이에 따라 반도체 핀 및 캐핑막 적층 구조의 높이를 줄일 수 있다.
또한, 본 발명에 따르면 험트 특성이 없는 신뢰성 있는 전계효과 트랜지스터, 불휘발성 메모리 소자를 형성할 수 있다.
도1a는 통상적인 평면형 전계효과 트랜지스터(Planar FET)을 개략적으로 도시하는 단면도이다.
도1b는 초박막-바디(ultra-thin body) 트랜지스터를 개략적으로 도시하는 단면도이다.
도1c는 이중-게이트(dual-gate) 전계효과 트랜지스터를 개략적으로 도시하는 단면도이다.
도2a 내지 도2d는 종래 이중-게이트 핀 전계효과 트랜지스터(FINFET) 형성 방법을 설명하기 위한 공정 순서에 따른 반도체 기판의 단면도들이다.
도3a 내지 도3b는 종래 삼중-게이트 핀 전계계효과 트랜지스터 형성 방법을 설명하기 위한 공정 순서에 따른 반도체 기판의 단면도들이다.
도4 내지 도9는 본 발명의 일 실시예에 따른 반도체 핀 형성 방법을 설명하기 위한 공정 순서에 따른 반도체 기판의 단면도들이다.
도10 내지 도13은 본 발명의 다른 실시예에 따른 반도체 핀 형성 방법을 설명하기 위한 공정 순서에 따른 반도체 기판의 단면도들이다.
도14는 도4 내지 도9 또는 도10 내지 도13의 본 발명에 따른 반도체 핀 형성 방법을 이용한 부유 트랩형(floating trap) SONOS 메모리 소자를 형성하는 방법을 설명하기 위한 반도체 기판의 단면도들로서 도8, 도9 또는 도13에 후속하는 공정 단계에서의 반도체 기판의 단면도들이다.
도15 및 도16은 도4 내지 도9 또는 도10 내지 도13의 본 발명에 따른 반도체 핀 형성 방법을 이용한 부유 게이트형(float gating) 플래쉬 메모리 소자를 형성하는 방법을 설명하기 위한 반도체 기판의 단면도들로서 도8, 도9 또는 도13에 후속하는 공정 단계에서의 반도체 기판의 단면도들이다.
도17은 도4 내지 도9 또는 도10 내지 도13의 본 발명에 따른 반도체 핀 형성 방법을 이용한 이중 게이트 핀 전계효과 트랜지스터를 형성하는 방법을 설명하기 위한 반도체 기판의 단면도들로서 도8, 도9 또는 도13에 후속하는 공정 단계에서의 반도체 기판의 단면도들이다.
도18은 도4 내지 도9 또는 도10 내지 도13의 본 발명에 따른 반도체 핀 형성 방법을 이용한 삼중 게이트 핀 전계효과 트랜지스터를 형성하는 방법을 설명하기 위한 반도체 기판의 단면도들로서 도8, 도9 또는 도13에 후속하는 공정 단계에서의 반도체 기판의 단면도들이다.
도19a 내지 도19c는 본 발명의 일 실시예에 따른 불휘발성 메모리 소자를 개략적으도 도시하는 반도체 기판의 도면들이다.
도20a 내지 도23a는 본 발명의 일 실시예에 따른 더미 게이트 패턴을 이용한 반도체 핀 형성 방법을 설명하기 위한 반도체 기판의 평면도들이다.
도20b 내지 도23b 및 도20c 내지 도23c는 도20a 내지 도23a의 I-I선 및 II-II선을 따라 절단했을 때의 단면도들이다.
도24a 내지 도24c는 도23a 내지 도23c에 후속하는 공정 단계를 나타내는 도면들이다.

Claims (27)

  1. 수직 측면들 및 수평 상부면을 가지는 반도체 핀을 형성하고;
    상기 반도체 핀의 측면들 상에 제1절연막을 형성하고;
    상기 제1절연막 상에 산화방지막을 형성하고;
    열산화 공정을 진행하여 상기 반도체 핀의 상부를 산화시켜 상기 제1절연막보다 두꺼운 4족원소 산화물로 이루어진 캐핑막을 형성하는 동시에 반도체 핀의 상부 모서리가 곡선 프로파일을 가지도록 하는 것을 포함하는 반도체 핀 형성 방법.
  2. 제1항에 있어서,
    상기 반도체 핀을 형성하는 것은:
    반도체 기판 상에 상기 반도체 핀을 정의하는 식각 마스크 패턴을 형성하고;
    상기 식각 마스크 패턴에 의해 노출된 반도체 기판을 소정 깊이 식각하여 상기 식각 마스크 패턴 아래에 반도체 핀을 형성하고;
    상기 반도체 핀의 측면들 일부분을 덮는 소자분리절연막을 형성하고;
    상기 식각 마스크 패턴을 제거하는 것을 포함하여 이루어지는 반도체 소자 형성 방법.
  3. 제1항에 있어서,
    상기 반도체 핀을 형성하는 것은:
    반도체 기판 상에 식각 마스크 패턴을 형성하고;
    상기 식각 마스크 패턴에 의해 노출된 기판 일부 두께를 식각하여 반도체 핀을 형성하고;
    상기 반도체 핀 측면들 및 식각 마스크 패턴의 측면들을 덮는 소자분리절연막을 형성하고;
    상기 소자분리절연막 및 식각 마스크 패턴 상에 더미 게이트 패턴을 형성하고;
    상기 더미 게이트 패턴에 의해 노출된 식각 마스크 패턴을 제거하고 상기 소자분리절연막의 일부 두께를 제거하는 것을 포함하여 이루어지는 반도체 소자 형성 방법.
  4. 제1항에 있어서,
    상기 반도체 핀을 형성하는 것은:
    반도체 기판 상에 상기 반도체 핀을 정의하는 식각 마스크 패턴을 형성하고;
    상기 식각 마스크 패턴에 의해 노출된 반도체 기판을 소정 깊이 식각하여 상기 식각 마스크 패턴 아래에 반도체 핀을 형성하고;
    상기 식각 마스크 패턴을 제거하는 것을 포함하여 이루어지는 반도체 소자 형성 방법.
  5. 제1항에 있어서,
    상기 산화방지막은 실리콘 질화물로 형성되는 반도체 소자 형성 방법.
  6. 제1항 내지 제5항중 어느 한 항에 있어서,
    상기 반도체 핀은 실리콘 또는 실리콘게르마늄으로 형성되고, 상기 캐핑막은 실리콘산화막 또는 실리콘게르마늄산화막으로 형성되는 반도체 소자 형성 방법.
  7. 제6항에 있어서,
    상기 제1절연막 및 상기 캐핑막 상에 제2절연막을 형성하고;
    상기 제2절연막 상에 게이트 전극을 형성하고;
    상기 게이트 전극 양측의 반도체 핀내에 불순물 확산영역들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  8. 제7항에 있어서,
    상기 제1절연막 및 상기 제2절연막은 산화물로 형성되는 반도체 소자 형성 방법.
  9. 제7항에 있어서,
    상기 제2절연막을 형성하기 전에, 상기 산화방지막을 제거한 후 상기 제1절연막 및 상기 캐핑막 상에 전하저장막을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  10. 제9항에 있어서,
    상기 전하저장막은 실리콘 질화물, 폴리 실리콘, 비정질 실리콘, 나노-크리스탈, 또는 퀀텀 닷 물질로 형성되는 하는 반도체 소자 형성 방법.
  11. 제9항에 있어서,
    상기 게이트 전극을 형성하기 전에 상기 캐핑막을 제거하는 것을 더 포함하는 반도체 소자 형성 방법.
  12. 제6항에 있어서,
    상기 산화방지막을 제거하고;
    게이트 전극을 형성하고;
    상기 게이트 전극 양측의 반도체 핀내에 불순물 확산영역들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  13. 제12항에 있어서,
    상기 게이트 전극을 형성하기 전에 상기 캐핑막을 제거하는 것을 더 포함하는 반도체 소자 형성 방법.
  14. 수직 측면들 및 수평 상부면을 가지는 반도체 핀;
    상기 반도체 핀의 상부면 상에 형성되고 4족원소 산화물로 이루어진 캐핑막;
    상기 반도체 핀의 측면들 상에 형성되고 상기 캐핑막보다 얇은 제1절연막을 포함하는 반도체 소자.
  15. 제14항에 있어서,
    상기 제1절연막 및 캐핑막 상에 형성된 게이트 전극;
    상기 게이트 전극 양측의 반도체 핀에 형성된 불순물 확산영역들을 더 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 캐핑막은 실리콘산화막 또는 실리콘게르마늄산화막인 것을 특징으로 하는 반도체 소자.
  17. 제15항 또는 제16항에 있어서,
    상기 반도체 핀의 상부 모서리 프로파일은 곡선을 나타내는 것을 특징으로 하는 반도체 소자.
  18. 제15항 또는 제16항에 있어서,
    상기 제1절연막 및 캐핑막 상에 형성된 전하저장막;
    상기 전하저장막 상에 형성된 제2절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제18항에 있어서,
    상기 전하저장막의 상부 수평면은 상기 반도체 핀의 상부 수평면보다 높고 상기 캐핑막의 상부 수평면보다 낮은 것을 특징으로 하는 반도체 소자.
  20. 제19항에 있어서,
    상기 반도체 핀의 상부 모서리 프로파일은 곡선을 나타내는 것을 특징으로 하는 반도체 소자.
  21. 제19항에 있어서,
    상기 전하저장막은 실리콘 질화물, 폴리 실리콘, 비정질 실리콘, 나노-크리스탈, 또는 퀀텀 닷 물질인 것을 특징으로 하는 반도체 소자.
  22. 제18항에 있어서,
    상기 제1절연막은 산화막이고 제2절연막은 산화막-질화막-산화막 또는 질화막-산화막-질화막이 적층된 다층막인 것을 특징으로 하는 반도체 소자.
  23. 반도체 기판 상에 식각 마스크 패턴을 형성하고;
    상기 식각 마스크 패턴에 의해 노출된 기판의 일부 두께를 식각하여 반도체 핀을 형성하고;
    상기 반도체 핀의 측면 일부를 덮도록 소자분리절연막을 형성하고;
    상기 식각 마스크 패턴을 제거하여 상기 반도체 핀의 상부면을 노출시키고;
    상기 반도체 핀의 측면들 상에 제1절연막을 형성하고;
    상기 제1절연막 상에 산화방지막을 형성하고;
    열산화 공정을 진행하여 상기 노출된 반도체 핀의 상부면을 산화시켜 상기 제1절연막보다 두꺼운 4족원소 산화물로 이루어진 캐핑막을 형성하고;
    상기 산화방지막 및 제1절연막 상에 제2절연막을 형성하고;
    상기 제2절연막 상에 게이트 전극을 형성하고;
    상기 게이트 전극 양측의 반도체 핀내에 불순물확산영역들을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  24. 제23항에 있어서,
    상기 제2절연막을 형성하기 전에 상기 산화방지막 및 제1절연막을 제거하고;
    전하저장막을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  25. 제24항에 있어서;
    상기 전하저장막을 형성한 후 에치백 공정을 진행하는 것을 더 포함하는 반도체 소자 형성 방법.
  26. 반도체 기판 상에 식각 마스크 패턴을 형성하고;
    상기 식각 마스크 패턴에 의해 노출된 기판의 일부 두께를 식각하여 반도체 핀을 형성하고;
    상기 반도체 핀의 측면 일부를 덮도록 소자분리절연막을 형성하고;
    상기 식각 마스크 패턴을 제거하여 상기 반도체 핀의 상부면을 노출시키고;
    상기 반도체 핀의 측면들 상에 제1절연막을 형성하고;
    상기 제1절연막 상에 산화방지막을 형성하고;
    열산화 공정을 진행하여 상기 노출된 반도체 핀의 상부면을 산화시켜 상기 제1절연막보다 두꺼운 4족원소 산화물로 이루어진 캐핑막을 형성하고;
    상기 산화방지막을 제거하고;
    상기 제1절연막 및 상기 캐핑막 상에 게이트 전극을 형성하고;
    상기 게이트 전극 양측의 반도체 핀내에 불순물확산영역들을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  27. 제26항에 있어서,
    상기 게이트 전극을 형성하기 전에 상기 캐핑막을 제거하는 것을 더 포함하는 반도체 소자 형성 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809606B1 (ko) * 2006-10-16 2008-03-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
KR20150056307A (ko) * 2013-11-15 2015-05-26 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR20160043455A (ko) * 2014-10-13 2016-04-21 삼성전자주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
KR20190024571A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들의 폴리실리콘 구조물들의 에칭 프로파일 제어
US10367079B2 (en) 2014-10-17 2019-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
KR20210053169A (ko) * 2019-10-31 2021-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비등각적 캐핑 층 및 그 형성 방법

Families Citing this family (119)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543472B1 (ko) * 2004-02-11 2006-01-20 삼성전자주식회사 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법
KR100843244B1 (ko) 2007-04-19 2008-07-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
KR100589058B1 (ko) * 2004-03-16 2006-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 이를 형성하기 위한 방법
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
KR100605104B1 (ko) * 2004-05-04 2006-07-26 삼성전자주식회사 핀-펫 소자 및 그 제조 방법
US7371638B2 (en) * 2004-05-24 2008-05-13 Samsung Electronics Co., Ltd. Nonvolatile memory cells having high control gate coupling ratios using grooved floating gates and methods of forming same
KR100621628B1 (ko) * 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
KR100698068B1 (ko) * 2004-12-30 2007-03-23 동부일렉트로닉스 주식회사 핀 구조 전계 트랜지스터 및 이의 제조방법
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7288805B2 (en) * 2005-02-24 2007-10-30 International Business Machines Corporation Double gate isolation
US20060197140A1 (en) * 2005-03-04 2006-09-07 Freescale Semiconductor, Inc. Vertical transistor NVM with body contact structure and method
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
KR20070090375A (ko) * 2006-03-02 2007-09-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7452766B2 (en) * 2006-08-31 2008-11-18 Micron Technology, Inc. Finned memory cells and the fabrication thereof
KR100839351B1 (ko) * 2006-10-13 2008-06-19 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US7560344B2 (en) * 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
US20080157162A1 (en) * 2006-12-27 2008-07-03 Doyle Brian S Method of combining floating body cell and logic transistors
US8735990B2 (en) * 2007-02-28 2014-05-27 International Business Machines Corporation Radiation hardened FinFET
US7821061B2 (en) 2007-03-29 2010-10-26 Intel Corporation Silicon germanium and germanium multigate and nanowire structures for logic and multilevel memory applications
KR20080090932A (ko) * 2007-04-06 2008-10-09 삼성전자주식회사 강유전체 하드디스크 장치
US7700469B2 (en) * 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
CN101960604B (zh) * 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
US8048723B2 (en) * 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8106459B2 (en) * 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US7872303B2 (en) * 2008-08-14 2011-01-18 International Business Machines Corporation FinFET with longitudinal stress in a channel
KR101525590B1 (ko) 2008-10-08 2015-06-04 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
JP5361328B2 (ja) 2008-10-27 2013-12-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101511933B1 (ko) * 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
US8305790B2 (en) 2009-03-16 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical anti-fuse and related applications
US8957482B2 (en) 2009-03-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse and related applications
US8912602B2 (en) 2009-04-14 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8003455B2 (en) * 2009-05-21 2011-08-23 International Business Machines Corporation Implantation using a hardmask
US8461015B2 (en) 2009-07-08 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. STI structure and method of forming bottom void in same
US8759943B2 (en) * 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8623728B2 (en) 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8980719B2 (en) 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8101486B2 (en) * 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US8269209B2 (en) 2009-12-18 2012-09-18 Intel Corporation Isolation for nanowire devices
US9040393B2 (en) 2010-01-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor structure
US8362572B2 (en) * 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
KR101778287B1 (ko) * 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
CN101969061A (zh) * 2010-09-27 2011-02-09 复旦大学 一种鳍型隧穿晶体管集成电路及其制造方法
US8603924B2 (en) 2010-10-19 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming gate dielectric material
US8877602B2 (en) 2011-01-25 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of doping oxide for forming shallow trench isolation
US8592915B2 (en) 2011-01-25 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Doped oxide for shallow trench isolation (STI)
US8835261B2 (en) * 2011-03-14 2014-09-16 International Business Machines Corporation Field effect transistor structure and method of forming same
US20130020640A1 (en) * 2011-07-18 2013-01-24 Chen John Y Semiconductor device structure insulated from a bulk silicon substrate and method of forming the same
US8426277B2 (en) * 2011-09-23 2013-04-23 United Microelectronics Corp. Semiconductor process
US9117877B2 (en) * 2012-01-16 2015-08-25 Globalfoundries Inc. Methods of forming a dielectric cap layer on a metal gate structure
US8785273B2 (en) * 2012-04-11 2014-07-22 International Business Machines Corporation FinFET non-volatile memory and method of fabrication
CN103579248B (zh) * 2012-08-09 2016-02-10 旺宏电子股份有限公司 半导体结构及其制造方法与操作方法
US9318606B2 (en) 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9559181B2 (en) * 2013-11-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device with buried sige oxide
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US8940602B2 (en) * 2013-04-11 2015-01-27 International Business Machines Corporation Self-aligned structure for bulk FinFET
US8957478B2 (en) 2013-06-24 2015-02-17 International Business Machines Corporation Semiconductor device including source/drain formed on bulk and gate channel formed on oxide layer
US9780217B2 (en) * 2013-06-26 2017-10-03 Intel Corporation Non-planar semiconductor device having self-aligned fin with top blocking layer
US9000536B2 (en) * 2013-06-28 2015-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor having a highly doped region
US9306036B2 (en) 2013-07-30 2016-04-05 Globalfoundries Inc. Nitride spacer for protecting a fin-shaped field effect transistor (finFET) device
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법
US9159552B2 (en) * 2013-12-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a germanium-containing FinFET
US9660035B2 (en) * 2014-01-29 2017-05-23 International Business Machines Corporation Semiconductor device including superlattice SiGe/Si fin structure
US9780216B2 (en) 2014-03-19 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Combination FinFET and methods of forming same
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
CN105470132B (zh) * 2014-09-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US9496402B2 (en) * 2014-10-17 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate with silicon sidewall spacers
US9583625B2 (en) 2014-10-24 2017-02-28 Globalfoundries Inc. Fin structures and multi-Vt scheme based on tapered fin and method to form
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN105633157B (zh) * 2015-03-31 2019-07-30 中国科学院微电子研究所 半导体器件及其制造方法
KR102376481B1 (ko) 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US10084085B2 (en) 2015-06-11 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with stop layer and method for forming the same
US9953881B2 (en) 2015-07-20 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
KR102336787B1 (ko) * 2015-08-11 2021-12-07 삼성전자주식회사 반도체 장치
KR102479892B1 (ko) * 2015-09-18 2022-12-20 삼성전자주식회사 반도체 장치
US10181397B2 (en) * 2015-09-30 2019-01-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method for forming the same
US10026838B2 (en) * 2016-02-25 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor and manufacturing method thereof
US10276715B2 (en) * 2016-02-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9960275B1 (en) * 2016-10-28 2018-05-01 Applied Materials, Inc. Method of fabricating air-gap spacer for N7/N5 finFET and beyond
US10707331B2 (en) * 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with a reduced width
US10388562B2 (en) * 2017-08-16 2019-08-20 Globalfoundries Inc. Composite contact etch stop layer
US10319833B1 (en) 2017-12-04 2019-06-11 International Business Machines Corporation Vertical transport field-effect transistor including air-gap top spacer
US10229986B1 (en) 2017-12-04 2019-03-12 International Business Machines Corporation Vertical transport field-effect transistor including dual layer top spacer
US10686057B2 (en) 2018-04-12 2020-06-16 International Business Machines Corporation Vertical transport FET devices having a sacrificial doped layer
US10784359B2 (en) * 2018-05-18 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Non-conformal oxide liner and manufacturing methods thereof
US10418285B1 (en) * 2018-05-30 2019-09-17 Globalfoundries Inc. Fin field-effect transistor (FinFET) and method of production thereof
US10644157B2 (en) 2018-07-31 2020-05-05 Globalfoundries Inc. Fin-type field effect transistors with uniform channel lengths and below-channel isolation on bulk semiconductor substrates and methods
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
KR20200138540A (ko) 2019-05-31 2020-12-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US11373870B2 (en) * 2019-06-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device including performing thermal treatment on germanium layer
CN114005755A (zh) * 2020-07-28 2022-02-01 泉芯集成电路制造(济南)有限公司 一种鳍式场效应晶体管及其制作方法
TWI825669B (zh) * 2022-01-24 2023-12-11 南亞科技股份有限公司 記憶體元件的製備方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
KR100431489B1 (ko) * 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
KR100458288B1 (ko) 2002-01-30 2004-11-26 한국과학기술원 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
US6611029B1 (en) * 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
KR100521382B1 (ko) * 2003-06-30 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터 제조 방법
KR100515061B1 (ko) * 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809606B1 (ko) * 2006-10-16 2008-03-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US7579237B2 (en) 2006-10-16 2009-08-25 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of manufacturing the same
KR20150056307A (ko) * 2013-11-15 2015-05-26 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
KR20160043455A (ko) * 2014-10-13 2016-04-21 삼성전자주식회사 이종 게이트 구조의 finFET를 구비한 반도체 소자 및 그 제조방법
US10367079B2 (en) 2014-10-17 2019-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US10749014B2 (en) 2014-10-17 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US11721746B2 (en) 2014-10-17 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
KR20190024571A (ko) * 2017-08-30 2019-03-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스들의 폴리실리콘 구조물들의 에칭 프로파일 제어
US10658245B2 (en) 2017-08-30 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of polysilicon structures of semiconductor devices
US10985072B2 (en) 2017-08-30 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of polysilicon structures of semiconductor devices
KR20210053169A (ko) * 2019-10-31 2021-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비등각적 캐핑 층 및 그 형성 방법
US11437491B2 (en) 2019-10-31 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Non-conformal capping layer and method forming same

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