CN103579248B - 半导体结构及其制造方法与操作方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法与操作方法。半导体结构包括一衬底、一主体结构、一第一介电层、一第一条状导电块和一第二条状导电块、一第二介电层以及一导电结构。主体结构形成于衬底上，第一介电层形成于衬底上并围绕主体结构的两侧壁和顶部。第一条状导电块和第二条状导电块分别形成于第一介电层的两侧壁上。第二介电层形成于第一介电层、第一条状导电块及第二条状导电块上，导电结构形成于第二介电层上。

Description

半导体结构及其制造方法与操作方法

技术领域

本发明是有关于一种半导体结构及其制造方法与操作方法，且特别是有关于一种用于存储装置的半导体结构及其制造方法与操作方法。

背景技术

近年来半导体元件的结构不断地改变，且元件的存储器储存容量也不断增加。存储装置是使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。然而，随着存储装置的尺寸减小，容易造成电子储存空间减小，以及存储单元的可靠性降低。

因此，设计者们无不致力于开发研究具有减小尺寸的存储装置，并且提高存储装置的存储容量及可靠性。

发明内容

本发明是有关于一种半导体结构及其制造方法与操作方法，可应用于存储装置。半导体结构的第一条状导电块和第二条状导电块分别形成于一个主体结构的两侧壁上，可有效增加水平方向的单位面积中的记忆存储量，维持足够记忆存储量尚能有效达到存储装置的尺寸微缩，并且提高对存储装置的操作控制及运作可靠性。

根据本发明的一方面，是提出一种半导体结构，半导体结构包括一衬底、一主体结构、一第一介电层、一第一条状导电块和一第二条状导电块、一第二介电层以及一导电结构；主体结构形成于衬底上，第一介电层形成于衬底上并围绕主体结构的两侧壁和顶部；第一条状导电块和第二条状导电块，分别形成于第一介电层的两侧壁上；第二介电层形成于第一介电层、第一条状导电块及第二条状导电块上，导电结构形成于第二介电层上。

根据本发明的另一方面，是提出一种半导体结构的制造方法，半导体结构的制造方法包括以下步骤：形成一主体结构于一衬底上；形成一第一介电层于衬底上，第一介电层围绕主体结构的两侧壁和顶部；分别形成一第一条状导电块和一第二条状导电块于第一介电层的两侧壁上；形成一第二介电层于第一介电层、第一条状导电块及第二条状导电块上；以及形成一导电结构于第二介电层上。

根据本发明的再一方面，是提出一种半导体结构的操作方法，半导体结构的操作方法包括以下步骤：提供一半导体结构，其中半导体结构包括一衬底、多个主体结构、多个第一介电层、多个第一条状导电块和多个第二条状导电块、多个第二介电层以及多个导电结构；以及选择第一条状导电块和第二条状导电块至少之一开启；主体结构形成于衬底上，第一介电层形成于衬底上并围绕各主体结构的两侧壁和顶部，第一条状导电块和第二条状导电块分别形成于第一介电层的两侧壁上，第二介电层形成于第一介电层、第一条状导电块及第二条状导电块上，导电结构形成于第二介电层上。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本发明的一实施例的半导体结构的俯视示意图。

图2A～图2B绘示沿图1的剖面线2-2’的剖面示意图。

图3A～图3B绘示沿图1的剖面线3-3’的剖面示意图。

图4至图14绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

【主要元件符号说明】

10：半导体结构

100、100’：存储结构

110：衬底

110a：表面

111：衬底

113、820、820’：氧化物材料层

115：导电元件材料层

120：主体结构

120a、130a、210a、220a、230a：侧壁

120b、130b、210b、220b：顶部

130：第一介电层

141：第一条状导电块

143：第二条状导电块

150：第二介电层

160：导电结构

170：氧化物层

180：导电元件层

191：第一串行选择线

193：第二串行选择线

195：源极元件

197：接地选择线

200、200’：接触结构

210：接触主体结构

220：导电元件

230：介电层

240：导电层

241：第一导电层

243：第二导电层

250：绝缘层

2-2’、3-3’、7A-7A’、7B-7B’、8A-8A’、8B-8B’、9A-9A’、9B-9B’、10A-10A’、10B-10B’、11A-11A’、11B-11B、12A-12A’、12B-12B’、13A-13A’、13B-13B’：剖面线

700：掩模层

710：有机介电层

810：导电材料层

BL1～BL4：位线

C：存储单元

H、T1：高度

PR：光刻胶层

W：宽度

具体实施方式

在本发明内容的实施例中，是提出一种半导体结构及其制造方法与操作方法。半导体结构的第一条状导电块和第二条状导电块分别形成于一个主体结构的两侧壁上，可有效增加水平方向的单位面积中的记忆存储量，维持足够记忆存储量尚能有效达到存储装置的尺寸微缩，并且提高对存储装置的操作控制及运作可靠性。然而，实施例所提出的细部结构、工艺步骤及操作步骤仅为举例说明的用，并非对本发明欲保护的范围做限缩。该多个步骤仅为举例说明的用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该多个步骤加以修饰或变化。

图1绘示依照本发明的一实施例的半导体结构的俯视示意图。图2A～图2B绘示沿图1的剖面线2-2’的剖面示意图。图3A～图3B绘示沿图1的剖面线3-3’的剖面示意图。需注意的是，图1中部分元件的图式是已省略或简化以利清楚说明实施例的内容。

请同时参照图1和图2A。半导体结构10包括衬底110、主体结构120、第一介电层130、第一条状导电块141、第二条状导电块143、第二介电层150及导电结构160。主体结构120形成于衬底110上，第一介电层130形成于衬底110上并围绕主体结构120的两侧壁120a和顶部120b。第一条状导电块141和第二条状导电块143分别形成于第一介电层130的两侧壁130a上。第二介电层150形成于第一介电层130、第一条状导电块141及第二条状导电块143上。导电结构160形成于第二介电层150上。实施例中，衬底110、主体结构120、第一条状导电块141、第二条状导电块143及导电结构160的材质包括含硅材料，例如是多晶硅，然实际应用时，该多个材质亦视应用状况作适当选择，并不以前述材料为限。

一实施例中，以半导体结构10为一存储装置为例，如图2A所示，主体结构120、第一介电层130、第一条状导电块141、第二条状导电块143、第二介电层150及导电结构160构成存储结构100。第一条状导电块141和第二条状导电块143例如是通道(channel)元件，导电结构160例如是字线(wordline)结构层。

存储装置的记忆存储量决定于存储单元的数量、密度、及存储单元中的通道元件的面积。实施例中，一个存储结构100可以具有多个存储单元C，举例来说，如图2A所示，一个存储结构100具有两个存储单元C(虚线方框圈起的部分)。各个存储单元C具有一个通道元件，也就是第一条状导电块141或第二条状导电块143。实施例中，第一条状导电块141和第二条状导电块143具有高度H及宽度W，且高度H大于宽度W，而形成垂直设置且水平方向(平行于衬底110的表面110a的方向)超薄的通道元件设计。一实施例中，宽度W小于或等于10纳米(nm)。另一实施例中，宽度W小于或等于6纳米。一实施例中，高度H是介于15纳米至60纳米之间。

此种垂直设置且水平方向超薄的通道元件设计，使得第一条状导电块141和第二条状导电块143的高度H主要决定了可存储电子的空间，换句话说，也就决定了存储单元C的尺寸。由于记忆存储量正比于可存储电子的空间，第一条状导电块141和第二条状导电块143利用较大的高度H换取较多的存储电子的空间，相对地宽度W则可缩减，便可有效增加水平方向的单位面积中的记忆存储量。如此一来，可以提高对存储装置的操作控制及运作可靠性。并且，因为宽度W远小于高度H，存储单元C于水平方向的尺寸大幅减小，可以同时维持足够记忆存储量且有效达到存储装置的尺寸微缩。

此外，如图2A所示，主体结构120的两侧均设置有第一条状导电块141或第二条状导电块143，使得一个存储结构100具有两个存储单元C，提高了存储装置中存储单元的数量及密度，进而提高记忆存储量。

一实施例中，衬底110例如是多晶硅衬底或硅绝缘体(silicononinsulator，SOI)衬底，衬底110例如具有高掺杂浓度，以避免产生不希望产生的电容效应。一实施例中，衬底110与主体结构120例如是一体成型，可以在一次工艺中形成。实施例中，一体成型的衬底110与主体结构120例如是由硅绝缘体(SOI)衬底形成，如此一来，可以轻易地经由衬底110对主体结构120施加一个偏压，例如是使主体结构120接地。

一实施例中，主体结构120的材质例如包括导电材料，将设置在主体结构120两侧的第一条状导电块141和第二条状导电块143间隔开来，可以减少第一条状导电块141和第二条状导电块143之间的电性干扰。

一实施例中，第一介电层130例如是一介电材料层，可具有低介电系数。实施例中，第二介电层150可具有多层结构，例如是ONO复合层或ONONO复合层或BE-SONOS复合层，或是包括例如由氧化硅与氮化硅交错堆栈形成的ONO结构。第二介电层150亦可为单一材料层，包括氮化硅或氧化硅例如二氧化硅、氮氧化硅。第二介电层150用来捕捉(trapping)电子。

一实施例中，如图2A所示，导电结构160亦形成于相邻的两个存储结构100之间，将相邻的两个存储结构100中的两个第二条状导电块143(或两个第一条状导电块141)间隔开来。如此一来，可以减少相邻的两个存储结构100中的两个第二条状导电块143之间的电性干扰(或者是两个第一条状导电块141之间的电性干扰)。

如图2A所示，一实施例中，半导体结构10可包括氧化物层170。存储结构100中，氧化物层170形成于主体结构120的顶部120b。

如图2B所示，另一实施例中，半导体结构10可包括氧化物层170及导电元件层180。存储结构100’中，氧化物层170形成于主体结构120的顶部120b，导电元件层180形成于氧化物层170上。

如图1所示，一实施例中，半导体结构10可包括第一串行选择线191及第二串行选择线193，第一串行选择线191及第二串行选择线193可形成于衬底110上。实施例中，第一串行选择线191与第一条状导电块141是电性连接，第二串行选择线193与第二条状导电块143是电性连接。

如图1所示，一实施例中，半导体结构10可包括源极元件195，源极元件195可形成于衬底110上。实施例中，源极元件195与第一条状导电块141及第二条状导电块143是电性连接。

请同时参照图1和图3A。一实施例中，半导体结构10可包括接触结构200。接触结构200可形成于衬底110上，接触结构200与第一条状导电块141及第二条状导电块143是电性连接。

实施例中，如图1和图3A所示，接触结构200包括接触主体结构210、导电元件220、介电层230以及导电层240。实施例中，接触主体结构210形成于衬底110上，导电元件220形成于接触主体结构210上，介电层230形成于接触主体结构210的两侧壁210a上。导电层240形成于介电层230上，导电层240与导电元件220是电性连接，导电层240与第一条状导电块141及第二条状导电块143是电性连接。

实施例中，如图3A所示，导电层240包括第一导电层241及第二导电层243，第一导电层241与第二导电层243分别形成于介电层230的两侧壁230a上。

实施例中，如图1和图3A所示，第一导电层241与第一条状导电块141是电性连接，第二导电层243与第二条状导电块141是电性连接。

如图3A所示，一实施例中，半导体结构10可包括氧化物层170。接触结构200中，氧化物层170形成于接触主体结构210上。

如图3B所示，另一实施例中，半导体结构10可包括氧化物层170及绝缘层250。接触结构200’中，氧化物层170形成于接触主体结构210上，绝缘层250形成于导电层240上。

一实施例中，如图1所示，半导体结构10可包括多个接触结构200、多个第一串行选择线191、多个第二串行选择线193、多个源极元件195以及多个存储结构100。接触结构200、源极元件195及两者之间的多个存储结构100经由第一条状导电块141和第二条状导电块143电性连接。平行于多个接触结构200设置的多个存储结构100经由导电结构160电性连接。

一实施例中，以半导体结构10为一存储装置为例，如图1和图3A所示，导电元件220例如是位接触点(bitlinecontact，BLcontact)。半导体结构10更包括多个位线(bitline)BL1～BL4，第一条状导电块141和第二条状导电块143将多个存储结构100电性连接起来例如视作区域位线(localBL)，第一条状导电块141和第二条状导电块143经由导电元件220电性连接至一个位线。

以下是提出实施例的一种半导体结构的制造方法，然该多个步骤仅为举例说明的用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该多个步骤加以修饰或变化。请参照图4至图14。图4至图14绘示依照本发明的一实施例的一种半导体结构的制造方法示意图。

请参照图4～5图，形成主体结构120于衬底110上。实施例中，形成主体结构120于衬底110上的制造方法例如：提供衬底111，以及刻蚀衬底111以形成主体结构120及衬底110，衬底110与主体结构120是一体成型的。

实施例中，亦形成接触主体结构210于衬底110上。一实施例中，刻蚀衬底111以形成接触主体结构210，形成接触主体结构210于衬底110上的步骤与形成主体结构120于衬底110上的步骤是同时进行。衬底110、接触主体结构210、及主体结构120是一体成型的。

实施例中，如图4所示，提供衬底111，形成氧化物材料层113于衬底111上，形成导电元件材料层115于氧化物材料层113上，接着设置光刻胶层PR于导电元件材料层115上。

接着，如图1和图5所示，其中图5是绘示以下步骤中的半导体结构于存储结构100端的剖面图。依照光刻胶层PR的图案刻蚀衬底111、氧化物材料层113及导电元件材料层115，以形成衬底110、主体结构120、氧化物层170和导电元件层180于存储结构100端，以及形成衬底110、接触主体结构210、氧化物层170和导电元件220于接触结构200端(其结构请参照图3)，导电元件220形成于接触主体结构210的顶部210b上。

接着，可选择性地移除存储结构100端的导电元件层180(未绘示于图中)。

请参照图6，其中图6是绘示以下步骤中的半导体结构于存储结构100端的剖面图。形成第一介电层130于衬底110上，第一介电层130围绕主体结构120的两侧壁120a和顶部120b。

实施例中，亦形成第一介电层130于导电元件220上、接触主体结构210的两侧壁210a及衬底110上(未绘示于图中)。一实施例中，形成第一介电层130以围绕主体结构120的两侧壁120a和顶部120b的步骤与形成第一介电层130于导电元件220上、接触主体结构210的两侧壁210a及衬底110上的步骤是同时进行。

图7C、图8C、及图9C是分别绘示以下各步骤中的结构俯视示意图，图7A、图8A及图9A是分别绘示各步骤中沿剖面线7A-7A’、8A-8A’及9A-9A’的存储结构100端的剖面示意图，图7B、图8B及图9B是分别绘示各步骤中沿剖面线7B-7B’、8B-8B’及9B-9B’的接触结构200端的剖面示意图。需注意的是，图7C、图8C、及图9C中部分元件的图式是已省略或简化以利清楚说明实施例的内容。请参照图7A～图7C、图8A～图8C、及图9A～图9C，形成介电层230于接触主体结构210的两侧壁210a和衬底110上。

实施例中，形成介电层230于接触主体结构210的两侧壁210a和衬底110上的制造方法例如：如图7B及图7C所示，形成有机介电层(organicdielectriclayer，ODL)710于第一介电层130上。实施例中，例如以掩模层700暂时遮蔽住整体结构的部分区域，使得仅后续欲形成接触结构的部分被有机介电层710所覆盖，而后续欲形成存储结构的部分并未被有机介电层710所覆盖。

接着，如图8B及图8C所示，刻蚀有机介电层710以曝露出部分第一介电层130。实施例中，是曝露出覆盖接触主体结构210的一部分第一介电层130，而并未曝露出覆盖衬底110的另外一部分第一介电层130。

接着，如图9B及图9C所示，刻蚀第一介电层130以曝露出导电元件220，以及形成介电层230于接触主体结构210的两侧壁210a及衬底110上。实施例中，是自邻近导电元件220的顶部220b侧刻蚀位于接触主体结构210上的部分第一介电层130。于刻蚀过程中，被有机介电层710所覆盖的部分并未被刻蚀，而突出有机介电层710且设置于接触主体结构210两侧的部分介电层230则形成间隔物结构，介电层230的高度是自接触主体结构210的侧壁210a朝向远离接触主体结构210而递减。

图10C及图11C是分别绘示以下各步骤中的结构俯视示意图，图10A及图11A是分别绘示沿剖面线10A-10A’及11A-11A’的存储结构100端的剖面示意图，图10B及图11B是分别绘示沿剖面线10B-10B’及11B-11B的接触结构200端的剖面示意图。需注意的是，图10C及图11C中部分元件的图式是已省略或简化以利清楚说明实施例的内容。请参照图10A～图10C及图11A～图11C，分别形成第一条状导电块141和第二条状导电块143于第一介电层130的两侧壁130a上。

实施例中，分别形成第一条状导电块141和第二条状导电块143于第一介电层130的两侧壁130a上的制造方法例如：如图10A及图10C所示，形成导电材料层810于第一介电层130上，以及形成氧化物材料层820于导电材料层810上。接着，如图11A及图11C所示，刻蚀氧化物材料层820及导电材料层810以曝露出第一介电层130的顶部130b，且形成第一条状导电块141和第二条状导电块143于第一介电层130的两侧壁130a上。实施例中，是自邻近主体结构120的顶部120b侧刻蚀氧化物材料层820及导电材料层810。并且，位于主体结构120之间的衬底110上的氧化物材料层820及导电材料层810亦被刻蚀，而曝露出主体结构120之间的部分第一介电层130。

实施例中，在刻蚀氧化物材料层820及导电材料层810的步骤中，导电材料层810的刻蚀速率大于氧化物材料层820的刻蚀速率，因此会形成如图11A所示的结构，残留的氧化物材料层820’具有的高度T1大于第一条状导电块141和第二条状导电块143的高度H。

接着，可选择性地移除残留的氧化物材料层820’(未绘示于图中)。

实施例中，如图11B所示，亦形成导电层240于介电层230上，其中导电层240与导电元件220是电性连接。形成导电层240于介电层230上的制造方法例如：如图10B所示，形成导电材料层810于介电层230及导电元件220上，以及形成氧化物材料层820于导电材料层810上。

接着，如图11B所示，刻蚀氧化物材料层820及导电材料层810以曝露出导电元件220的顶部220b。实施例中，是自邻近接触主体结构210的顶部210b侧刻蚀氧化物材料层820及导电材料层810。并且，位于接触主体结构210之间的衬底110上的氧化物材料层820及导电材料层810亦被刻蚀，而曝露出接触主体结构210之间的部分介电层230。于是，导电层240及绝缘层250被形成，导电层240包括第一导电层241及第二导电层243形成于介电层230的两侧壁230a上，绝缘层250形成于导电层240上。

请参照图12A～图12C及图13A～图13C，其中图12C及图13C是分别绘示以下各步骤中的结构俯视示意图，图12A及图13A是分别绘示沿剖面线12A-12A’及13A-13A’的存储结构100端的剖面示意图，图12B及图13B是分别绘示沿剖面线12B-12B’及13B-13B’的接触结构200端的剖面示意图。需注意的是，图12C及图13C中部分元件的图式是已省略或简化以利清楚说明实施例的内容。

如图12A所示，形成第二介电层150于第一介电层130、第一条状导电块141及第二条状导电块143上。实施例中，如图12B所示，第二介电层150并未形成于接触结构200上。

接着，如图13A所示，形成导电结构160于第二介电层150上。实施例中，如图13C所示，是形成多个条状的导电结构160于第二介电层150上，各个条状的导电结构160与多个第一条状导电块141和多个第二条状导电块143是电性连接。实施例中，亦可形成多个条状的绝缘结构(未绘示)，多个条状的导电结构160是通过绝缘结构互相分开。实施例中，如图13B所示，导电结构160并未形成于接触结构200上。

请参照图14，图14是绘示以下步骤中的结构俯视示意图。需注意的是，图14中部分元件的图式是已省略或简化以利清楚说明实施例的内容。

实施例中，亦形成第一串行选择线191及第二串行选择线193。实施例中，第一串行选择线191及第二串行选择线193可形成于衬底110上。如图14所示，第一串行选择线191与第一条状导电块141是电性连接，第二串行选择线193与第二条状导电块143是电性连接。

实施例中，亦形成源极元件195于衬底110上。如图14所示，源极元件195与第一条状导电块141和第二条状导电块143是电性连接。

实施例中，亦形成位线BL1于导电元件220上，位线BL1与导电元件220是电性连接。

实施例中，亦形成接地选择线(GSL)197，接地选择线197与第一条状导电块141和第二条状导电块143是电性连接。实施例中，多个条状的导电结构160、位线BL1与接地选择线197是可通过绝缘结构互相分开。

以下是提出实施例的一种半导体结构的操作方法，然该多个步骤仅为举例说明的用，并非用以限缩本发明。具有通常知识者当可依据实际实施态样的需要对该多个操作步骤加以修饰或变化。

请参照图1。实施例中，多个第一条状导电块141构成的群组和多个第二条状导电块143构成的群组被分别操作，每个串行选择线191或193控制两个相邻的第一条状导电块141或第二条状导电块143。一实施例中，在操作的过程中，首先，在多个第一条状导电块141和多个第二条状导电块143中，对选择开启的条状导电块是施加0伏或接地。接着，未被选择而关闭的其余条状导电块是施加电压，例如是正的偏压(例如+Vcc)。并且，对所有导电结构160(字线结构)及位线施加正的偏压(例如+Vcc)。一实施例中，是对不同的串行选择线群组分段式地施加电压。举例来说，半导体结构10包括第一串行选择线群组及第二串行选择线群组，第一串行选择线群组包括多个第一串行选择线191，第二串行选择线群组包括多个第二串行选择线193，多个第二串行选择线191是与多个第一条状导电块141电性连接，多个第二串行选择线193是与多个第二条状导电块143电性连接。实施例中，第一串行选择线群组及第二串行选择线群组其中之一被连接至选择开启的条状导电块。在两个串行选择线群组中，先对未连接至选择的条状导电块的串行选择线群组施加电压，通过串行选择线与未选择的条状导电块上的偏压Vcc执行位线自举(self-boosting)。接着，再对另一串行选择线群组中未连接至选择的条状导电块的串行选择线施加偏压Vcc。于是，所有未选择的位线自举，未选择的导电结构160(字线结构)具有偏压Vpass(例如是10V)，则选择的导电结构160(字线结构)具有高于偏压Vpass的偏压(例如是20V)。选择开启的条状导电块是可编程的。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (7)

1.一种半导体结构，包括：

一衬底；

一主体结构，形成于该衬底上；

一第一介电层，形成于该衬底上并围绕该主体结构的两侧壁和一顶部；

一第一条状导电块和一第二条状导电块，分别形成于该第一介电层的两侧壁上；

一第二介电层，形成于该第一介电层、该第一条状导电块及该第二条状导电块上；

一导电结构，形成于该第二介电层上；以及

一接触结构；

其中该接触结构包括：

一接触主体结构，形成于该衬底上；

一导电元件，形成于该接触主体结构上；

一介电层，形成于该接触主体结构的两侧壁上；以及

一导电层，形成于该介电层上，其中该导电层与该导电元件是电性连接，该导电层与该第一条状导电块及该第二条状导电块是电性连接，该导电层包括一第一导电层及一第二导电层，该第一导电层和该第二导电层是分别形成于该介电层的两侧壁上。

2.根据权利要求1所述的半导体结构，其中该衬底与该主体结构是一体成型的。

3.根据权利要求1所述的半导体结构，其中该第一导电层与该第一条状导电块是电性连接，该第二导电层与该第二条状导电块是电性连接。

4.一种半导体结构的制造方法，包括：

形成一主体结构于一衬底上；

形成一第一介电层于该衬底上，该第一介电层围绕该主体结构的两侧壁和一顶部；

分别形成一第一条状导电块和一第二条状导电块于该第一介电层的两侧壁上；

形成一第二介电层于该第一介电层、该第一条状导电块及该第二条状导电块上；

形成一导电结构于该第二介电层上；以及

形成一接触结构于该衬底上，包括：

形成一接触主体结构于该衬底上；

形成一导电元件于该接触主体结构的一顶部上；

形成一介电层于该接触主体结构的两侧壁及该衬底上；以及

形成一导电层于该介电层上，其中该导电层与该导电元件是电性连接。

5.根据权利要求4所述的半导体结构的制造方法，其中形成该主体结构于该衬底上的步骤包括：

提供一衬底；以及

刻蚀该衬底以形成该主体结构及该衬底，其中该衬底与该主体结构是一体成型的。

6.一种半导体结构的操作方法，包括：

提供一半导体结构，包括：

一衬底；

多个主体结构，形成于该衬底上；

多个第一介电层，形成于该衬底上并围绕各该主体结构的两侧壁和一顶部；

多个第一条状导电块和多个第二条状导电块，分别形成于该多个第一介电层的两侧壁上；

多个第二介电层，形成于该多个第一介电层、该多个第一条状导电块及该多个第二条状导电块上；

多个导电结构，形成于该多个第二介电层上；以及

多个接触结构；其中该接触结构包括：

一接触主体结构，形成于该衬底上；

一导电元件，形成于该接触主体结构上；

一介电层，形成于该接触主体结构的两侧壁上；以及

一导电层，形成于该介电层上，其中该导电层与该导电元件是电性连接，该导电层与该第一条状导电块及该第二条状导电块是电性连接，该导电层包括一第一导电层及一第二导电层，该第一导电层和该第二导电层是分别形成于该介电层的两侧壁上；以及

选择该多个第一条状导电块和该多个第二条状导电块至少之一开启。

7.根据权利要求6所述的半导体结构的操作方法，其中该半导体结构更包括一第一串行选择线群组及一第二串行选择线群组，该第一串行选择线群组包括多个第一串行选择线，该第二串行选择线群组包括多个第二串行选择线，该多个第一串行选择线与该多个第一条状导电块是电性连接，该多个第二串行选择线与该多个第二条状导电块是电性连接，该第一串行选择线群组及该第二串行选择线群组其中之一被连接至选择开启的该条状导电块，该操作方法更包括：

对选择开启的条状导电块是施加0伏或接地；

施加一第一偏压于未被选择而关闭的其余条状导电块；

施加一第二偏压于该第一串行选择线群组与该第二串行选择线群组中未连接至选择的条状导电块的串行选择线群组中的多个串行选择线；以及

施加一第三偏压于该第一串行选择线群组与该第二串行选择线群组中连接至选择的条状导电块的串行选择线群组中未连接至选择的条状导电块的多个串行选择线。