CN101211913A - 半导体装置和制造该半导体装置的方法 - Google Patents

半导体装置和制造该半导体装置的方法 Download PDF

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Abstract

示例实施例涉及一种包括鳍型沟道区的半导体装置和制造该半导体装置的方法。该半导体装置包括半导体基底、半导体柱和接触塞。半导体基底包括用作有源区的至少一对鳍。半导体柱可以置于鳍的部分之间以连接鳍。接触塞可以设置(或形成)在半导体柱上，并且电连接鳍的顶表面。

Description

半导体装置和制造该半导体装置的方法
                         技术领域
示例实施例涉及一种半导体装置和制造该半导体装置的方法。其它的示例实施例涉及包括鳍型(fin-type)沟道区的半导体装置和制造该半导体装置的方法。
                         背景技术
已经逐渐地缩小半导体产品的大小，并且已经生产出处理的数据量增大的半导体产品。因此，已经开展了对提高用于半导体产品的半导体装置的操作速度和/或集成密度的方法的研究。例如，高度集成的使用鳍式场效应晶体管(FinFET)或鳍式存储单元的半导体装置，可以增大沟道的面积以提高半导体装置的操作速度和/或减小鳍的宽度以提高半导体装置的集成密度。
传统技术公认的是FinFET和鳍式存储单元。传统技术公认的还有使用绝缘体上硅(SOI)基底的鳍式存储单元。
传统的FinFET和鳍式存储单元会具有关于薄鳍状结构的稳定性方面的问题。会难以在鳍状结构中形成均匀的接触塞。会难以降低在薄鳍状结构和接触塞之间的接触电阻。
                         发明内容
示例实施例涉及一种半导体装置和制造该半导体装置的方法。其它示例实施例涉及一种包括鳍型沟道区的半导体装置和制造该半导体装置的方法。
示例实施例涉及一种可以提高鳍状结构的稳定性和/或接触塞的可靠性的半导体装置，以及制造该半导体装置的方法。
根据示例实施例，提供了一种包括半导体基底、半导体柱和接触塞的半导体装置。半导体基底包括用作有源区的至少一对鳍。半导体柱可以设置(或形成)在鳍的部分之间以连接鳍。接触塞可以设置(或形成)在半导体柱上。接触塞可以电连接鳍的顶表面。
鳍和半导体柱可以由相同的半导体材料形成。半导体基底可以包括体半导体晶片。可以通过蚀刻该体半导体晶片来形成鳍和半导体柱。
根据示例实施例，半导体装置可以包括设置(或形成)在鳍和半导体柱之间的埋入式绝缘层。
根据示例实施例，半导体装置可以包括用来连接鳍的顶端的桥式绝缘层，以在鳍和半导体柱之间限定空腔。
半导体装置可以包括栅电极，该栅电极跨过埋入式绝缘层延伸(或形成)和/或覆盖鳍的外表面的部分(或形成在鳍的外表面的部分上)，其中，所述外表面为鳍的与埋入式绝缘层的相对的外表面。栅极绝缘层可以设置(或形成)在鳍的外表面与栅电极之间。
根据示例实施例，提供了一种制造半导体装置的方法。该方法包括在半导体基底上形成限定有源区的器件隔离层。可以蚀刻有源区来形成至少一对鳍和半导体柱，使得半导体柱置于鳍的部分之间，以连接鳍。接触塞可以形成在半导体柱上，使得接触塞电连接到鳍的顶表面。
                         附图说明
通过下面结合附图的详细描述，将更加清楚地理解示例实施例。图1至图9示出了如这里描述的非限制性示例实施例。
图1至图5是示出了根据示例实施例的半导体装置和制造该半导体装置的方法的透视图的示图；
图6是示出了根据示例实施例的半导体装置和制造该半导体装置的方法的透视图的示图；
图7和图8是示出了根据示例实施例的半导体装置和制造该半导体装置的方法的透视图的示图；
图9是示出了根据示例实施例的半导体装置和制造该半导体装置的方法的透视图的示图。
                       具体实施方式
现在，将参照附图来更充分地描述本发明的各种示例实施例，附图中示出了一些示例实施例。在附图中，为了清晰起见，会夸大层和区域的厚度。
这里公开了详细的说明性实施例。然而，这里公开的具体结构和功能方面的细节仅仅是代表性的，出于描述示例实施例的目的。然而，本发明可以以许多可选的形式来实施，并不应被理解为仅限于这里阐述的示例实施例。
因此，尽管示例实施例可以具有各种修改和可替换的形式，但是附图中通过示例的方式示出了示例实施例的实施例，并将在这里对这些实施例进行详细的描述。然而，应该理解的是，不是意图将示例实施例限制为公开的具体形式，相反，本示例实施例用于覆盖落入本发明的范围内的所有修改、等同物和替换物。在对附图的整个描述中，相同的标号表示相同的元件。
应该理解的是，虽然术语第一、第二等可以在这里用来描述不同的元件，但是这些元件不应该受这些术语限制。这些术语仅是用来将一个元件与另一元件区分开。例如，在不脱离示例实施例的范围的情况下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。如这里使用的，术语“和/或”包括相关所列项的一个或多个的任意组合和所有组合。
应该理解的是，当元件被称为与另一元件“连接”或“结合”时，该元件可以与另一元件直接连接或直接结合，或者可以存在中间元件。相反，当元件被称为与另一元件“直接连接”或“直接结合”时，不存在中间元件。用于描述元件之间的关系的其它词语应该按相似的方式来解释(例如，“在...之间”与“直接在...之间”，“相邻的”与“直接相邻的”等)。
这里使用的术语只是出于描述具体实施例的目的，而不是为了限制示例实施例。如这里所使用的，除非上下文清楚地指出，否则单数形式也意在包括复数形式。还应该理解的是，当术语“包括”和/或“包含”在这里使用时，表明存在所述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
应该理解的是，虽然术语第一、第二、第三等可以在这里用来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的范围的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
为了描述方便，在这里可以使用空间相对术语，比如“在...之下”“在...下方”、“下面的”、“在...上方”、“上面的”等来描述如附图中示出的一个元件或特征与另一元件或特征之间的关系。应该理解的是，空间相对术语意在包括除附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为在其它元件或特征“上方”。因此，例如，术语“在...下方”可以包括“在...上方”和“在...下方”两个方位。可将装置另外定位(旋转90度或者在其它方位观察或作参考)，并相应地解释这里使用的空间相对描述符。
在这里参照作为理想实施例的示意图(和中间结构)的剖视图来描述示例实施例。由此，可预料到的是由例如制造技术和/或公差造成的示图的形状的变化。因此，示例实施例不应该被理解为限于这里示出的区域的特定形状，而是可包括例如由制造引起的形状上的偏差。例如，示出为矩形的注入区可在其边缘处具有倒圆的或者弯曲的特征和/或具有梯度(例如，注入浓度的梯度)，而不是从注入区到非注入区的突然变化。同样，由注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状没有必要示出装置的区域的真实形状，并不限制示例实施例的范围。
还应注意的是，在一些可选择的实施方式中，提到的功能/动作可以不按附图中标注的顺序发生。例如，根据有关的功能/动作，连续示出的两幅图实际上可以基本同时执行或者有时可以以相反的顺序地执行。
为了更具体地描述示例实施例，将参照附图来详细描述各个方面。然而，本发明不限于描述的示例实施例。
示例实施例涉及一种半导体装置和制造该半导体装置的方法。其它的示例实施例涉及一种包括鳍型沟道区的半导体装置和制造该半导体装置的方法。
图1至图5是示出了根据示例实施例的半导体装置和制造该半导体装置的方法的透视图的示图。根据示例实施例的半导体装置可被称为鳍式场效应晶体管(FinFET)。然而，示例实施例不限于此。
参照图5，半导体装置可以形成有包括成对的鳍105a和105b的半导体基底(未示出)。鳍105a和105b可以用作有源区(active region)或起到有源区的作用。可以通过器件隔离层110来限定有源区。半导体基底可以包括用于连接鳍105a的底端和鳍105b的底端的主体(body)105c。
半导体柱(pillar)105d可以置于鳍105a和鳍105b之间，以连接鳍105a和105b的部分。可以使用半导体柱105d来固定和/或支撑鳍105a和105b。如果鳍105a和105b由薄层形成，则由于半导体柱105d而使得可以将鳍105a和105b稳定在主体105c上。鳍105a和105b的宽度减小可以提高半导体装置的集成密度。
可以由相同的半导体材料来形成鳍105a和105b、半导体柱105d和主体105c。例如，可以蚀刻体半导体晶片(bulk semiconductor wafer)，以在半导体基底中限定鳍105a和105b、半导体柱105d和/或主体105c。体半导体晶片可以是硅晶片、锗晶片或硅-锗晶片。
根据示例实施例，鳍105a和105b、半导体柱105d和主体105c中的任意两个(或全部)可以由不同的半导体材料形成。根据示例实施例，主体105c可以由单晶晶片形成，鳍105a和105b以及半导体柱105d可以由半导体外延层形成。
接触塞150可以设置(或形成)在半导体柱105d上。接触塞150可以电连接到鳍105a和105b的顶端。如果鳍105a和105b是薄的，则难以直接在鳍105a和105b的顶表面上形成接触塞150。因为在鳍105a和105b之间设置了半导体柱105d，所以接触塞150可以是更均匀且稳定地形成在鳍105a和105b的顶端上。
因为接触塞150可以与鳍105a和105b的顶表面对齐，所以接触塞150可以不渗透(penetrate)在鳍105a和105b之间。因为接触塞150可以与鳍105a和105b的顶表面对齐，所以接触塞150不会损坏鳍105a和105b。如果接触塞150与鳍105a和105b的侧表面接触，则接触塞150会损坏鳍105a和105b。
如果金属硅化物层或金属自对准硅化物(salicide)层(未示出)形成在半导体柱105d及鳍105a和105b上，则可以降低在接触塞150与鳍105a和105b之间的接触电阻。在没有半导体柱105d的情况下，在薄鳍105a和105b的顶端形成金属硅化物层或金属自对准硅化物的工艺会是困难的。金属自对准硅化物的形成包括湿蚀刻未反应的金属。会难以在鳍105a和105b之间执行选择性的湿蚀刻工艺。
可以使用鳍105a和105b作为沟道区来选择性地形成至少一个MOS晶体管。例如，埋入式绝缘层130可以设置(或形成)在鳍105a和105b与半导体柱105d之间。在与埋入式绝缘层130相对侧上的鳍105a和105b的外表面的上部可以被用作沟道区。因为鳍105a和105b的外表面的下部可以覆盖有器件隔离层110，所以鳍105a和105b的外表面的上部可以用作沟道区。根据其它的示例实施例，只有鳍105a和105b的外表面的上部可以用作沟道区。
栅电极145可以跨过埋入式绝缘层130延伸。栅电极145至少可以覆盖鳍105a和105b的外表面的上部。栅极绝缘层140可以设置(或形成)在栅电极145与鳍105a和105b的外表面之间。根据示例实施例，栅极绝缘层140可以跨过鳍105a和105b而彼此连接。
在根据示例实施例的MOS晶体管中，接触塞150可以连接到共源电极和/或共漏电极。接触塞150可以连接到鳍105a和105b的共源极区和/或共漏极区(未示出)。半导体柱105d和接触塞150的数量不限于上面的示例实施例。可以根据半导体装置的类型来选择半导体柱105d和接触塞150的数量。MOS晶体管可以用于增大沟道区的面积和/或操作电流。MOS晶体管可以用于形成具有共源电极或共漏电极的逆变器(inverter)。
到目前为止，已经参照成对的鳍105a和105b描述了示例实施例。然而，示例实施例不限与此。可以设置(或形成)多个鳍，并且半导体柱可以置于所述鳍中的两个之间。
下文中，将参照图1至图5描述根据示例实施例的制造半导体装置的方法。
参照图1，提供半导体基底。半导体基底可以包括由器件隔离层110限定的有源区105。半导体基底可以在有源区105下方延伸。半导体基底可以支撑器件隔离层110。可以通过蚀刻体半导体晶片来形成器件隔离层110，从而有源区105可以被限定在器件隔离层110之间。可以使用氧化物层来形成器件隔离层110。
根据示例实施例，有源区105可以由半导体外延层来形成。半导体基底可以包括设置在有源区105下方的单晶体半导体晶片(未示出)。
在器件隔离层110的顶端的侧壁上可以形成成对的分隔件绝缘层115。可以将分隔件绝缘层115形成为覆盖有源区105的两个边缘(或将分隔件绝缘层115形成在有源区105的两个边缘的上方)。可以使用氮化物层来形成分隔件绝缘层115。
参照图2，可以将掩模层120形成为覆盖有源区105的部分(或将掩模层120形成在有源区105的部分的上方)。可以与分隔件绝缘层115交叉地形成掩模层120。可以使用光致抗蚀剂层、氧化物层或氮化物层来形成掩模层120。
参照图3，可以使用分隔件绝缘层115和掩模层120作为蚀刻保护层来蚀刻有源区105的暴露部分。在主体105c上可以形成成对的鳍105a和105b。在鳍105a和105b之间可以形成半导体柱105d。可以通过调节分隔件绝缘层115的宽度来控制鳍105a和105b的宽度。主体105c可以使鳍105a的底端和鳍105b的底端彼此连接。例如，主体105c可以是半导体基底(除鳍105a和105b以及半导体柱105d之外的)的剩余部分。
半导体柱105d可以对应于有源区105的设置(或形成)在掩模层120下方的部分。半导体柱105d可以设置(或形成)在主体105c的在鳍105a和105b之间的部分上，以连接鳍105a和105b。根据示例实施例，可以通过蚀刻相同的半导体材料来形成鳍105a和105b、半导体柱105d以及主体105c。根据其它的实施例，可以由不同的半导体材料来形成鳍105a和105b、半导体柱105d以及主体105c。
可以通过使用适当的掩模层(未示出)来蚀刻有源区105而同时地形成鳍105a和105b以及半导体柱105d。如果鳍105a和105b的宽度小，则难以形成掩模层。
参照图4，可以去除分隔件绝缘层115。在鳍105a和105b与半导体柱105d之间可以形成埋入式绝缘层130。可以通过使用化学气相沉积(CVD)工艺来形成绝缘层并使该绝缘层平坦化，从而形成埋入式绝缘层130。可以使用氮化物层来形成埋入式绝缘层130。
可以不去除分隔件绝缘层115。埋入式绝缘层130可以形成在分隔件绝缘层115上。
可以使用埋入式绝缘层130作为蚀刻保护层将器件隔离层110蚀刻到期望的高度。可以暴露鳍105a和105b的外表面的上部，所述外表面为鳍105a和105b的与埋入式绝缘层130相对的外表面。
参照图5，可以形成栅极绝缘层140来覆盖鳍105a和105b的外表面的上部。可以通过将鳍105a和105b的暴露的表面氧化来形成栅极绝缘层140。根据示例实施例，可以使用CVD工艺形成栅极绝缘层140。栅极绝缘层140可以跨过埋入式绝缘层130彼此连接。
栅电极145可以跨过埋入式绝缘层130延伸和/或覆盖栅极绝缘层140。可以通过形成多晶硅层、金属层或金属硅化物层来得到(或形成)栅电极145。可将得到的层图案化。
可以蚀刻埋入式绝缘层130的一部分，以形成接触孔(未示出)，来暴露鳍105a和105b的顶表面以及半导体柱105d的顶表面的部分。可以形成接触塞150使得接触塞150连接到鳍105a和105b的顶表面。接触塞150可以安装在半导体柱105d上。可以通过形成多晶硅层、金属层或金属硅化物层来得到(或形成)接触塞150。可以将得到的层图案化。半导体装置可以通过本领域已知的工艺来完成。
图6是示出了根据示例实施例的半导体装置和制造该半导体装置的方法的透视图的示图。除了用存储器晶体管代替MOS晶体管之外，图6的半导体装置可以根据与图5的半导体装置的方法的相同的方法来形成。因此，为求简洁，将省略对图5和图6中的相同的组件的描述。
参照图6，存储器晶体管可以包括成对的隧穿绝缘层155、成对的电荷存储层160、阻挡绝缘层165和控制栅电极170。根据电荷存储层160的类型和结构，可以省略阻挡绝缘层165。存储器晶体管可以用作用于非易失性存储器装置的单元。
可以将隧穿绝缘层155形成为覆盖鳍105a和105b的外表面的上部(或将隧穿绝缘层155形成在鳍105a和105b的外表面的上部的上方)。隧穿绝缘层155可以设置(或形成)在鳍105a和105b的与埋入式绝缘层130相对的面上。控制栅电极170可以跨过埋入式绝缘层130延伸。可以将控制栅电极170形成在鳍105a和105b的外表面的上部(或将控制栅电极170形成为覆盖鳍105a和105b的外表面的上部)。电荷存储层160可以设置(或形成)在隧穿绝缘层155和阻挡绝缘层165之间。阻挡绝缘层165可以设置(或形成)在控制栅电极170和电荷存储层160之间。阻挡绝缘层165可以在阻挡绝缘层130的上方延伸(或阻挡绝缘层165可以跨过阻挡绝缘层130延伸)。
根据示例实施例，在任一侧上的隧穿绝缘层155可以在埋入式绝缘层130的上方延伸(或跨过埋入式绝缘层130延伸)，使得隧穿绝缘层155彼此连接。在任一侧上的电荷存储层160可以在埋入式绝缘层130的上方延伸(或跨过埋入式绝缘层130延伸)，使得电荷存储层160彼此连接。电荷存储层160可以具有部分(partial)电荷存储能力。
可以使用氧化物层、氮化物层或高k介电层来形成隧穿绝缘层155和阻挡绝缘层165。高k介电层可以是具有的介电常数高于氧化物层或氮化物层的介电常数的绝缘层。可以使用多晶硅层、氮化物层、量子点或纳米晶来形成电荷存储层160。量子点或纳米晶可以由金属或多晶硅形成。氮化硅层、量子点或纳米晶可以具有部分电荷存储能力。
根据示例实施例，所述半导体装置可以被用作非易失性存储器装置。可以根据非易失性存储器装置的存储器的尺寸和结构来选择存储器晶体管和接触塞150的数量和结构。可以布置多个鳍105a和105b。如果非易失性存储器装置是NAND型，则接触塞150可以与位线(未示出)连接。如果非易失性存储器装置是NOR型，则接触塞150可以与源电极或漏电极(未示出)连接。
图7和图8是示出了根据示例实施例的半导体装置和制造该半导体装置的方法的透视图的示图。
除了对图5中的埋入式绝缘层130进行修改之外，图7和图8的半导体装置可以使用与图5的半导体装置的方法相同的方法来形成。因此，为求简洁，将省略对图5、图7和图8中的相同的组件的描述。
参照图8，可以使用桥式绝缘层132来代替埋入式绝缘层130(参照图5)。桥式绝缘层132可以形成在鳍105a和105b的顶端上，以在鳍105a和105b之间限定空腔(void)135。可以通过调节桥式绝缘层132的位置来控制空腔135的体积。桥式绝缘层132可以向下延伸到鳍105a和105b上面的区域。
空腔135的介电常数可以比任何绝缘材料的介电常数低。空腔135可以有效地降低在鳍105a和105b之间的介电常数。可以抑制在鳍105a和105b之间的信号干扰。根据示例实施例，半导体柱105d可以沿鳍105a和105b的纵向(或水平)方向来限定空腔135。半导体柱105d可以防止导电层(例如，金属层或多晶硅层)渗透到空腔135。这样，可以提高包括空腔135的半导体装置的可靠性。
可以以与上面参照图1至图5描述的制造半导体装置的方法相同的方式来执行根据示例实施例的制造半导体装置的方法。然而，可以使用如参照图4描述的形成埋入式绝缘层130的工艺来替代如参照图7描述的形成桥式绝缘层132的工艺。
参照图7，在形成鳍105a和105b以及半导体柱105d之后，可以形成桥式绝缘层132以连接鳍105a的顶表面和鳍105b的顶表面。可以在鳍105a和105b、半导体柱105d和桥式绝缘层132之间限定空腔135。
参照图8，可以形成MOS晶体管和接触塞150。在参照图5描述的工艺过程中，可以通过形成替代埋入式绝缘层130的桥式绝缘层132来形成MOS晶体管。
图9是示出了根据示例实施例的半导体装置和制造该半导体装置的方法的透视图的示图。
除了对图6中的埋入式绝缘层130进行修改之外，图9的半导体装置可以通过与图6的半导体装置的方法相同的方法来形成。因此，为求简洁，将省略对图5和图9中的相同的组件的描述。
参照图9，可以设置桥式绝缘层132来替代埋入式绝缘层130(参照图6)。桥式绝缘层132可以在鳍105a和105b以及半导体柱150之间以与参照图7和图8详细描述的方式相同的方式来限定空腔135。如上所述，空腔135可以来减少使用鳍105a和105b形成的存储器晶体管之间的干扰。
可以以与上面参照图1至图4以及图6描述的制造半导体装置的方法相同的方式来执行根据示例实施例的制造半导体装置的方法。然而，可以使用如参照图4描述的形成埋入式绝缘层130的工艺来替代如参照图7描述的形成桥式绝缘层132的工艺。
参照图9，在形成桥式绝缘层132之后，可以形成存储器晶体管和接触塞150。在参照图6描述的工艺的过程中，可以通过形成替代埋入式绝缘层130的桥式绝缘层132来形成存储器晶体管。
根据如上所述的示例实施例，半导体装置包括置于鳍之间的半导体柱，使得接触塞可以更均匀地且稳定地形成在鳍的顶端上。
另外，在根据示例实施例的半导体装置中，金属硅化物层或金属自对准硅化物层可以形成在半导体柱和鳍的表面上，从而降低在接触塞和鳍之间的接触电阻。
根据示例实施例，可以使用半导体柱来减小设置(或形成)在鳍之间的空腔的扩展。同样，导电材料不会渗透空腔，从而提高了半导体装置的可靠性。
前述是示例实施例的示出，并不解释为对示例实施例进行限制。虽然已经描述了一些示例实施例，但是本领域的技术人员会容易地理解，在本质上不脱离新颖的教导和优点的情况下，能够在示例实施例中做出许多的修改。因此，意图将所有这样的修改包括在如权利要求限定的本发明的范围之内。在权利要求书中，功能性条款意在覆盖这里作为执行所述的功能来描述的结构，并且不仅是结构的等同物而且是等同的结构。因此，应该理解的是，前述是各种示例实施例的示出，并不意在被解释为限制公开的具体实施例，并且对公开的实施例的修改以及对其它实施例的修改，意图被包括在权利要求的范围之中。

Claims (18)

1.一种半导体装置，包括：
半导体基底，包括作为有源区的至少一对鳍；
半导体柱，在所述至少一对鳍的部分之间，其中，所述半导体柱连接所述至少一对鳍；
接触塞，在所述半导体柱上，并且电连接所述至少一对鳍的顶表面。
2.如权利要求1所述的装置，其中，由相同的半导体材料来形成所述至少一对鳍和所述半导体柱。
3.如权利要求1所述的装置，其中，所述半导体基底包括体半导体晶片，并且通过蚀刻所述体半导体晶片来形成所述至少一对鳍和所述半导体柱。
4.如权利要求1所述的装置，还包括连接所述至少一对鳍的底端的主体。
5.如权利要求1所述的装置，还包括在所述至少一对鳍与所述半导体柱之间的埋入式绝缘层。
6.如权利要求5所述的装置，还包括：
栅电极，跨过所述埋入式绝缘层延伸，并覆盖所述至少一对鳍的外表面的部分，其中，所述外表面为所述至少一对鳍的与所述埋入式绝缘层相对的外表面；
栅极绝缘层，在所述至少一对鳍的外表面与所述栅电极之间。
7.如权利要求5所述的装置，还包括：
控制栅电极，跨过所述埋入式绝缘层延伸，并且覆盖所述至少一对鳍的外表面的部分，其中，所述外表面为所述至少一对鳍的与所述埋入式绝缘层相对的外表面。
成对的电荷存储层，在所述至少一对鳍的外表面与所述控制栅电极之间；
成对的隧穿绝缘层，在所述至少一对鳍的外表面与所述电荷存储层之间。
8.如权利要求1所述的装置，还包括连接所述至少一对鳍的顶端的桥式绝缘层，其中，所述桥式绝缘层在所述至少一对鳍与所述半导体柱之间限定空腔。
9.如权利要求8所述的装置，还包括：
栅电极，跨过所述桥式绝缘层延伸，并覆盖所述至少一对鳍的外表面的部分，其中，所述外表面为所述至少一对鳍的与所述桥式绝缘层相对的外表面；
成对的栅极绝缘层，在所述至少一对鳍的外表面与所述栅电极之间。
10.如权利要求8所述的装置，还包括：
控制栅电极，跨过所述桥式绝缘层延伸，并且覆盖所述至少一对鳍的外表面的部分，其中，所述外表面为所述至少一对鳍的与所述桥式绝缘层相对的外表面；
成对的电荷存储层，在所述至少一对鳍的外表面与所述控制栅电极之间；
成对的隧穿绝缘层，在所述至少一对鳍的外表面与所述电荷存储层之间。
11.一种制造半导体装置的方法，包括如下步骤：
在半导体基底上形成器件隔离层，其中，所述器件隔离层限定有源区；
通过蚀刻所述有源区来形成至少一对鳍和半导体柱，其中，半导体柱置于所述至少一对鳍的部分之间，并连接所述至少一对鳍；
在所述半导体柱上形成接触塞，使得所述接触塞电连接到所述至少一对鳍的顶表面。
12.如权利要求11所述的方法，其中，形成所述至少一对鳍和所述半导体柱的步骤包括：
在所述器件隔离层的顶端的侧壁上形成分隔件绝缘层，以覆盖所述有源区的两个边缘；
形成跨过所述分隔件绝缘层延伸并覆盖所述有源区的部分的掩模层；
使用所述分隔件绝缘层和所述掩模层作为蚀刻保护层来蚀刻所述有源区。
13.如权利要求11所述的方法，还包括在形成所述接触塞之前，在所述至少一对鳍与所述半导体柱之间形成埋入式绝缘层。
14.如权利要求13所述的方法，还包括：
形成覆盖所述至少一对鳍的外表面的成对的栅极绝缘层，其中，所述外表面为所述至少一对鳍的与所述埋入式绝缘层相对的外表面；
形成跨过所述埋入式绝缘层延伸并覆盖所述栅极绝缘层的栅电极。
15.如权利要求13所述的方法，还包括：
形成覆盖所述至少一对鳍的外表面的成对的隧穿绝缘层，其中，所述外表面为所述至少一对鳍的与所述埋入式绝缘层相对的外表面；
形成覆盖所述隧穿绝缘层的成对的电荷存储层；
形成跨过所述埋入式绝缘层延伸的并覆盖所述电荷存储层的控制栅电极。
16.如权利要11所述的方法，还包括在形成所述接触塞之前形成连接所述至少一对鳍的顶端的桥式绝缘层，其中，桥式绝缘层在所述至少一对鳍与所述半导体柱之间限定空腔。
17.如权利要求16所述的方法，还包括：
形成覆盖所述至少一对鳍的外表面的成对的栅极绝缘层，其中，所述外表面为所述至少一对鳍的与所述桥式绝缘层相对的外表面；
形成跨过所述桥式绝缘层延伸并且覆盖所述栅极绝缘层的栅电极。
18.如权利要求16所述的方法，还包括：
形成覆盖所述至少一对鳍的外表面的成对的隧穿绝缘层，其中，所述外表面为所述至少一对鳍的与所述成对的桥式绝缘层相的外表面；
形成覆盖所述隧穿绝缘层的成对的电荷存储层；
形成跨过所述桥式绝缘层延伸并覆盖所述电荷存储层的控制栅电极。
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