KR20080060657A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

핀 구조물의 안정성을 높이고 콘택 플러그의 신뢰성을 높일 수 있는 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판, 반도체 기둥 및 콘택 플러그를 포함한다. 반도체 기판은 활성영역으로 이용되는 적어도 한 쌍의 핀들을 포함한다. 반도체 기둥은 한 쌍의 핀들의 일부분 사이에 이 핀들을 연결하도록 개재된다. 그리고, 콘택 플러그는 한 쌍의 핀들의 상면에 전기적으로 연결되도록 반도체 기둥 상에 형성된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}
도 1 내지 도 5는 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 제조 방법을 보여주는 사시도들이고;
도 6은 본 발명의 제 2 실시예에 따른 반도체 소자 및 그 제조 방법을 보여주는 사시도이고;
도 7 및 도 8은 본 발명의 제 3 실시예에 따른 반도체 소자 및 그 제조 방법을 보여주는 사시도들이고; 그리고
도 9는 본 발명의 제 4 실시예에 따른 반도체 소자 및 그 제조 방법을 보여주는 사시도이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 핀-타입 채널 영역을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 반도체 소자의 동작 속도를 높이 고 집적도를 높이기 위한 방법이 연구되고 있다. 예를 들어, 핀-펫(Fin-FET) 또는 핀 메모리 셀을 이용하여 집적도를 높인 반도체 소자는 채널 면적을 넓혀서 동작 속도를 높일 수 있고, 동시에 핀의 폭을 감소시켜 집적도를 높일 수 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호는 핀-펫 및 핀 메모리 셀에 대해서 개시하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호는 SOI 기판을 이용한 핀-펫에 대해서 개시하고 있다.
하지만, 종래 핀-펫 또는 핀 메모리 셀에서, 얇은 핀 구조물의 안정성이 문제되고 있다. 특히, 핀들에 균일한 콘택 플러그를 형성하는 것은 더욱 어려운 문제가 되고 있다. 또한, 얇은 핀들과 콘택 플러그의 콘택 저항을 낮추는 데 문제가 있다. 따라서, 핀들과 콘택 플러그의 신뢰성을 개선시킬 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 핀 구조물의 안정성을 높이고 콘택 플러그의 신뢰성을 높일 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따르면, 반도체 소자는 반도체 기판, 반도체 기둥 및 콘택 플러그를 포함한다. 상기 반도체 기판은 활성영역으로 이용되는 적어도 한 쌍의 핀들을 포함한다. 상기 반도체 기둥은 상기 한 쌍의 핀들의 일부분 사이에 상기 한 쌍의 핀들을 연결하도록 개재된다. 그리고, 상기 콘택 플러그는 상기 한 쌍의 핀들의 상면에 전기적으로 연결되도록 상기 반도체 기둥 상에 형성된다.
상기 본 발명의 일 측면에 따르면, 상기 한 쌍의 핀들 및 상기 반도체 기둥은 동일한 반도체 물질로 형성될 수 있다. 나아가, 상기 반도체 기판은 벌크 반도체 웨이퍼를 포함하고, 상기 한 쌍의 핀들 및 상기 반도체 기둥은 상기 벌크 반도체 웨이퍼를 식각하여 형성될 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 반도체 소자는 상기 한 쌍의 핀들 및 상기 반도체 기둥 사이에 개재된 매몰 절연막을 더 포함할 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 반도체 소자는 상기 한 쌍의 핀들 및 상기 반도체 기둥 사이에 보이드가 한정되도록 상기 한 쌍의 핀들의 상단을 연결하는 브릿지 절연막을 더 포함할 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 반도체 소자는 상기 한 쌍의 핀들의 외측면들의 일부분을 덮는 게이트 전극; 및 상기 한 쌍의 핀들의 외측면들 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 더 포함할 수 있다. 더 나아가, 상기 반도체 소자는 상기 한 쌍의 핀들의 외측면들의 일부분을 덮는 제어 게이트 전극; 상기 한 쌍의 핀들의 외측면들 및 상기 제어 게이트 전극 사이에 각각 개재된 한 쌍의 전하 저장층들; 및 상기 한 쌍의 핀들의 외측면들 및 상기 전하 저장층들 사이에 각각 개재된 한 쌍의 터널링 절연막들을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따르면, 반도체 소자의 제조 방법이 제공된다. 활성영역을 한정하도록 반도체 기판에 소자분리막을 형성한다. 상기 활성 영역을 식각하여, 적어도 한 쌍의 핀들 및 상기 한 쌍의 핀들의 일부분 사이에 상기 한 쌍의 핀들을 연결하도록 개재된 반도체 기둥을 형성한다. 그리고, 상기 한 쌍의 핀들의 상면에 전기적으로 연결되도록 상기 반도체 기둥 상에 콘택 플러그를 형성한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.
도 1 내지 도 5는 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 제조 방법을 보여주는 사시도들이다. 예를 들어, 이 실시예에 따른 반도체 소자는 핀-펫(Fin-FET)으로 불릴 수도 있으나, 본 발명의 범위는 이러한 명칭에 제한되지 않는다.
도 5를 참조하면, 반도체 소자는 한 쌍의 핀들(105a, 105b)을 포함하는 반도체 기판(미도시)을 이용한다. 핀들(105a, 105b)은 활성영역(도 1의 105 참조)으로 이용되고, 이러한 활성영역(105)은 소자분리막(110)에 의해서 한정될 수 있다. 반도체 기판은 핀들(105a, 105b)의 하단을 연결하는 몸체(105c)를 더 포함할 수 있다.
핀들(105a, 105b)의 사이에는 핀들(105a, 105b)의 일부분을 연결하도록 반도 체 기둥(105d)이 개재될 수 있다. 반도체 기둥(105d)은 핀들(105a, 105b)을 고정하고 지지할 수 있다. 따라서, 핀들(105a, 105b)이 얇은 층으로 제공되는 경우에도, 핀들(105a, 105b)이 몸체(105c) 상에 안정적으로 서 있을 수 있다. 핀들(105a, 105b)의 폭의 감소는 반도체 소자의 집적도의 향상에 기여할 수 있다.
핀들(105a, 105b), 반도체 기둥(105d) 및 몸체(105c)는 동일한 반도체 물질로 형성될 수 있다. 예를 들어, 벌크 반도체 웨이퍼를 식각하여, 핀들(105a, 105b), 반도체 기둥(105d) 및 몸체(105c)를 반도체 기판 내에 한정할 수 있다. 예컨대, 벌크 반도체 웨이퍼는 실리콘 웨이퍼, 게르마늄 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 포함할 수 있다.
하지만, 이 실시예의 변형된 예에서, 핀들(105a, 105b), 반도체 기둥(105d) 및 몸체(105c)의 어느 둘 또는 모두가 서로 다른 반도체 물질로 형성될 수도 있다. 또한, 이 실시예의 다른 변형된 예에서, 몸체(105c)는 단결정 웨이퍼로 제공되고 핀들(105a, 105b) 및 반도체 기둥(105d)은 반도체 에피층으로 제공될 수도 있다.
콘택 플러그(150)는 핀들(105a, 105b)의 상단에 전기적으로 연결되도록 반도체 기둥(105d) 상에 제공될 수 있다. 핀들(105a, 105b)이 얇은 경우, 콘택 플러그(150)를 핀들(105a, 105b) 상면 상에 바로 형성하기는 매우 어렵다. 하지만, 반도체 기둥(105d)이 핀들(105a, 105b) 사이에 개재되어 있으므로, 콘택 플러그(150)는 핀들(105a, 105b) 상단에 균일하게 그리고 안정적으로 형성될 수 있다.
또한, 콘택 플러그(150)가 핀들(105a, 105b) 상면에 정렬될 수 있기 때문에, 콘택 플러그(150)가 핀들(105a, 105b) 사이로 침투하여 핀들(105a, 105b)을 손상시 키는 문제가 방지될 수 있다. 콘택 플러그(150)가 핀들(105a, 105b)의 측면과 콘택을 이루는 경우, 이러한 핀들(105a, 105b)의 손상 문제가 발생할 수 있다.
또한, 반도체 기둥(105d) 및 핀들(105a, 105b)의 표면상에 금속 실리사이드 또는 금속 샐리사이드(미도시)를 형성하면, 콘택 플러그(150)와 핀들(105a, 105b) 사이의 콘택 저항을 크게 낮출 수 있다. 왜냐하면, 반도체 기둥(105d)이 없는 경우, 얇은 핀들(105a, 105b) 상단에 금속 실리사이드 또는 금속 샐리사이드를 형성하기는 매우 어렵기 때문이다. 특히, 금속 샐리사이드 형성을 위해서는 미반응 금속을 습식 식각하는 공정이 수반되나, 얇은 핀들(105a, 105b) 사이에서 선택적인 습식 식각이 이루어지기 어렵다.
선택적으로, 적어도 하나 이상의 모스 트랜지스터 구조가 핀들(105a, 105b)을 채널영역으로 이용하여 형성될 수 있다. 예를 들어, 핀들(105a, 105b) 및 반도체 기둥(105d) 사이에는 매몰 절연막(130)이 개재될 수 있다. 이에 따라, 매몰 절연막(130)의 반대편에 위치한 핀들(105a, 105b)의 외측면들이 채널영역으로 이용될 수 있다. 핀들(105a, 105b)의 외측면들의 하부는 소자분리막(110)으로 덮여 있고, 따라서 그 상부가 채널영역으로 이용될 수 있다.
게이트 전극(145)은 매몰 절연막(130)을 가로질러 신장하고, 핀들(105a, 105b)의 적어도 외측면 상부를 덮을 수 있다. 게이트 전극(145) 및 핀들(105a, 105b)의 외측면들 사이에는 게이트 절연막들(140)이 개재된다. 이 실시예의 변형된 예에서, 게이트 절연막들(140)은 핀들(105a, 105b)을 가로질러 서로 연결될 수도 있다.
예를 들어, 이 실시예의 모스 트랜지스터 구조에서, 콘택 플러그(175)는 공통 소오스 및/또는 드레인 전극에 연결될 수 있다. 따라서, 콘택 플러그(175)는 게이트 전극(170)의 반대편 핀들(105a, 105b) 상에도 형성될 수 있다. 콘택 플러그(175)는 핀들(105a, 105b)의 소오스 또는 드레인 영역(미도시)에 공통으로 연결될 수 있다. 콘택 플러그(175)의 수는 예시적이고, 반도체 소자에 따라서 적절하게 선택될 수 있음은 자명하다. 예를 들어, 이러한 모스 트랜지스터 구조는 채널영역의 면적을 크게 해서 동작 전류를 크게 하는데 이용하거나, 또는 공통 소오스 또는 드레인 전극을 이용하는 인버터 구조에 이용될 수도 있다.
이 실시예에서, 한 쌍의 핀들(105a, 105b)이 도시되었으나, 본 발명의 범위는 이러한 핀들(105a, 105b)의 수에 제한되지 않는다. 따라서, 복수의 다른 핀들(미도시)이 더 배치되고, 이러한 핀들의 둘 사이에는 또한 반도체 기둥들(미도시)이 개재될 수 있다.
이하에서는 도 1 내지 도 5를 참조하여 이 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 1을 참조하면, 소자분리막들(110)에 의해서 한정된 활성영역(105)을 갖는 반도체 기판이 제공된다. 반도체 기판은 활성영역(105) 아래로 더 신장되고 소자분리막들(110)을 지지할 수 있다. 예컨대, 소자분리막들(110)은 벌크 반도체 웨이퍼를 식각하여 형성할 수 있고, 이에 따라 활성영역(105)이 소자분리막들(110) 사이에 한정될 수 있다. 예를 들어, 소자분리막들(110)은 산화막을 포함할 수 있다.
이 실시예의 변형된 예에서, 활성 영역(105)은 반도체 에피층으로 제공될 수 도 있다. 이 경우, 반도체 기판은 활성 영역(105) 아래에 단결정 구조의 벌크 반도체 웨이퍼(미도시)를 더 포함할 수 있다.
이어서, 소자분리막들(110)의 상단 양 측벽에 한 쌍의 스페이서 절연막들(115)을 형성한다. 스페이서 절연막들(115)은 활성영역(105)의 가장자리 부분을 덮도록 활성영역(105)의 양쪽 가장자리 상에 배치될 수 있다. 예를 들어, 스페이서 절연막들(115)은 질화막을 포함할 수 있다.
도 2를 참조하면, 활성영역(105)의 일부분을 덮고 스페이서 절연막들(115)을 가로지르는 마스크층(120)을 형성한다. 예를 들어, 마스크층(120)은 포토레지스트층, 산화막 또는 질화막을 포함할 수 있다.
도 3을 참조하면, 스페이서 절연막들(115) 및 마스크층(120)을 식각 보호막으로 하여, 노출된 활성영역(105)을 식각한다. 이에 따라서, 몸체(105c) 상의 한 쌍의 핀들(105a, 105b) 및 반도체 기둥(105d)이 형성된다. 핀들(105a, 105b)의 폭은 스페이서 절연막들(115)의 폭을 조절함으로써 조절될 수 있다. 몸체(105c)는 핀들(105a, 105b)의 하단을 연결할 수 있고, 예컨대 핀들(105a, 105b) 및 반도체 기둥(105d)을 제외한 반도체 기판의 나머지 부분을 지칭할 수 있다.
반도체 기둥(105d)은 마스크층(120) 아래에 있는 활성영역(105)의 일부분에 대응할 수 있다. 반도체 기둥(105d)은 핀들(105a, 105b)의 사이의 일부분에 핀들(105a, 105b)을 연결하도록 배치될 수 있다. 따라서, 이 실시예에서, 핀들(105a, 105b), 반도체 기둥(105d) 및 몸체(105c)는 동일한 반도체 물질을 식각하여 형성될 수 있다. 이 실시예의 변형된 예에서 핀들(105a, 105b), 반도체 기둥(105d) 및 몸 체(105c)가 서로 다른 반도체 물질로 형성될 수도 있다.
이 실시예의 다른 변형된 예에서, 핀들(105a, 105b) 및 반도체 기둥(105d)은 활성영역(105)을 적절한 마스크층(미도시)을 이용하여 식각함으로써 한번에 형성할 수도 있다. 하지만, 이 경우, 핀들(105a, 105b)의 폭이 작은 경우 마스크층을 형성하는 데 어려움이 있을 수 있다.
도 4를 참조하면, 스페이서 절연막들(115)을 제거하고, 핀들(105a, 105b) 및 반도체 기둥(105d) 사이를 채우는 매몰 절연막(130)을 형성한다. 예를 들어, 매몰 절연막(130)은 화학기상증착(CVD)법으로 절연층을 형성한 후에 이를 평탄화함으로써 형성할 수 있다. 예를 들어, 매몰 절연막(130)은 질화막을 포함할 수 있다.
이 실시예의 변형된 예에서, 스페이서 절연막들(115)이 제거되지 않고, 그 위에 매몰 절연막(130)이 형성될 수도 있다.
이어서, 매몰 절연막(130)을 식각 보호막으로 하여, 소자분리막(110)을 소정 높이만큼 식각한다. 이에 따라, 매몰 절연막(130)의 반대편에 있는 핀들(105a, 105b)의 외측면들의 상부가 노출될 수 있다.
도 5를 참조하면, 핀들(105a, 105b)의 외측면들의 상부를 덮는 게이트 절연막들(140)을 형성한다. 예를 들어, 게이트 절연막들(140)은 핀들(105a, 105b)의 노출된 표면을 산화시켜 형성할 수 있다. 하지만, 이 실시예의 변형된 예에서, 게이트 절연막들(140)은 화학기상증착법으로 형성할 수도 있고, 이 경우 게이트 절연막들(140)은 매몰 절연막(130)을 가로질러 서로 연결될 수 있다.
이어서, 매몰 절연막(130)을 가로질러 신장하고, 게이트 절연막들(140)을 덮 는 게이트 전극(145)을 형성한다. 예를 들어, 게이트 전극(145)은 폴리실리콘층, 금속층 또는 금속 실리사이드층을 형성한 후, 이를 패터닝함으로써 형성할 수 있다.
이어서, 매몰 절연막(130)을 식각하여 콘택 홀(미도시)을 형성하여 핀들(105a, 105b)의 상면 일부분 및 반도체 기둥(105d)의 상면을 노출한다. 이어서, 핀들(105a, 105b)의 상면에 연결되고 반도체 기둥(105d) 상에 안착되도록 콘택 플러그(150)를 형성한다. 예를 들어, 콘택 플러그(150)는 폴리실리콘층, 금속층 또는 금속 실리사이드층을 형성한 후, 이를 패터닝함으로써 형성할 수 있다.
이어서, 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 바에 따라서, 반도체 소자를 완성할 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 소자 및 그 제조 방법을 보여주는 사시도이다. 이 실시예의 반도체 소자는 도 5의 반도체 소자에서, 모스 트랜지스터 구조를 메모리 트랜지스터 구조로 대체한 것일 수 있다. 따라서, 두 실시예에서 중복된 설명은 생략한다.
도 6을 참조하면, 메모리 트랜지스터 구조는 한 쌍의 터널링 절연막들(155), 한 쌍의 전하 저장층들(160), 블로킹 절연막(165) 및 제어 게이트 전극(170)을 포함할 수 있다. 전하 저장층들(160)의 종류 및 구조에 따라서, 블로킹 절연막(165)이 구분되지 않을 수 있다. 메모리 트랜지스터는 비휘발성 메모리 소자의 셀 구조로 이용될 수 있다.
터널링 절연막들(155)은 매몰 절연막(130)의 반대편에 있는 핀들(105a, 105b)의 외측면들 상부를 덮도록 형성될 수 있다. 제어 게이트 전극(170)은 매몰 절연막(130)을 가로질러 신장하고, 핀들(105a, 105b)의 외측면들 상부를 덮도록 배치될 수 있다. 전하 저장층들(160)은 터널링 절연막들(155) 및 블로킹 절연막(165) 사이에 각각 개재될 수 있다. 블로킹 절연막(165)은 제어 게이트 전극(170) 및 전하 저장층들(160) 사이에 개재되고 매몰 절연막(130) 위를 가로질러 신장될 수 있다.
이 실시예의 변형된 예에서, 터널링 절연막들(155)은 매몰 절연막(130) 위를 가로질러 신장하고 서로 연결될 수 있다. 전하 저장층들(160)도 매몰 절연막(130) 위를 가로질러 신장하고 서로 연결될 수 있다. 이 경우, 전하 저장층들(160)은 국부적인 전하 저장 능력을 갖는 것이 바람직하다.
예를 들어, 터널링 절연막들(155) 및 블로킹 절연막(165)은 산화막, 질화막 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 유전상수가 큰 절연막으로 지칭될 수 있다. 전하 저장층들(160)은 폴리실리콘, 질화막, 도트 또는 나노크리탈을 포함할 수 있다. 도트 또는 나노크리스탈은 금속 또는 폴리실리콘으로 구성될 수 있다. 질화막, 도트 또는 나노크리스탈은 국부적인 전하 저장 능력을 가질 수 있다.
이 실시예에서, 반도체 소자는 비휘발성 메모리 소자로 이용될 수 있다. 따라서, 메모리 트랜지스터 및 콘택 플러그(150)는 비휘발성 메모리 소자의 용량 및 구조에 따라서 적절한 수로 선택되고 적절한 구조로 배치될 수 있다. 또한, 핀들(105a, 105b)도 복수로 배열될 수 있다. 예를 들어, 비휘발성 메모리 소자가 낸 드(NAND) 구조를 갖는 경우, 콘택 플러그(150)는 비트 라인(미도시)과 연결될 수 있다. 다른 예로, 비휘발성 메모리 소자가 노어(NOR) 구조인 경우, 콘택 플러그(150)는 소오스 또는 드레인 전극(미도시)에 연결될 수도 있다.
도 7 및 도 8은 본 발명의 제 3 실시예에 따른 반도체 소자 및 그 제조 방법을 보여주는 사시도들이다.
이 실시예에 따른 반도체 소자는 도 5의 반도체 소자에서 매몰 절연막(130)의 구조를 변형한 것일 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 8을 참조하면, 매몰 절연막(도 5의 130) 대신에 브릿지 절연막(132)이 제공된다. 브릿지 절연막(132)은 핀들(105a, 105b) 사이에 보이드(135)를 한정하도록 핀들(105a, 105b)의 상단에 형성될 수 있다. 보이드(135)의 부피는 브릿지 절연막(132)의 위치를 조절함으로써 조절될 수 있다. 따라서, 브릿지 절연막(132)은 핀들(105a, 105b)의 상부까지 아래로 신장될 수 있다.
보이드(135)는 어느 절연막보다 낮은 유전 상수를 갖는다. 따라서, 보이드(135)는 핀들(105a, 105b) 사이의 유전율을 낮추는 데 가장 효과적이다. 이에 따라, 핀들(105a, 105b) 사이의 신호 간섭이 억제될 수 있다. 이 실시예에서, 반도체 기둥(105d)은 보이드(135)를 핀들(105a, 105b)의 길이방향을 따라서 한정할 수 있다. 따라서, 반도체 기둥(105d)은 도전층, 예컨대 금속 또는 폴리실리콘이 보이드(135) 내부로 침투하는 것을 막아줄 수 있다. 따라서, 보이드 구조의 반도체 소 자의 신뢰성이 높아질 수 있다.
이 실시예에 따른 반도체 소자의 제조 방법은 도 1 내지 도 5의 반도체 소자의 제조 방법을 참조할 수 있다. 다만, 이 실시예에서는, 도 4의 매몰 절연막(130)의 형성 단계가 도 7의 브릿지 절연막(132)의 형성 단계로 대체될 수 있다.
도 7을 참조하면, 핀들(105a, 105b) 및 반도체 기둥(105d)의 형성 후, 핀들(105a, 105b)의 상면을 연결하도록 브릿지 절연막(132)을 형성한다. 이에 따라, 핀들(105a, 105b), 반도체 기둥 및 브릿지 절연막(132)의 사이에 보이드(135)가 한정될 수 있다.
도 8을 참조하면, 모스 트랜지스터 구조 및 콘택 플러그(150)를 형성할 수 있다. 모스 트랜지스터 구조의 형성은 도 5의 단계에서 매몰 절연막(130) 대신에 브릿지 절연막(132)을 대입함으로써 용이하게 실시할 수 있다.
도 9는 본 발명의 제 4 실시예에 따른 반도체 소자 및 그 제조 방법을 보여주는 사시도이다.
이 실시예에 따른 반도체 소자는 도 6의 반도체 소자에서 매몰 절연막(130)의 구조를 변형한 것일 수 있다. 따라서, 실시예들에서 중복된 설명은 생략된다.
도 9를 참조하면, 매몰 절연막(도 6의 130) 대신에 브릿지 절연막(132)이 제공된다. 브릿지 절연막(132)은 핀들(105a, 105b) 및 반도체 기둥(150)의 사이에 보이드(132)를 한정할 수 있고, 그 상세한 설명은 도 7 및 도 8을 참조할 수 있다. 전술한 바와 같이, 보이드(132)는 핀들(105a, 105b)에 형성된 메모리 트랜지스터들 의 간섭을 줄여줄 수 있다.
이 실시예에 따른 반도체 소자의 제조 방법은 도 1 내지 도 4 및 도 6의 반도체 소자의 제조 방법을 참조할 수 있다. 다만, 이 실시예에서는, 도 4의 매몰 절연막(130)의 형성 단계가 도 7의 브릿지 절연막(132)의 형성 단계로 대체될 수 있다.
도 9를 참조하면, 브릿지 절연막(132)의 형성 후, 메모리 트랜지스터 구조 및 콘택 플러그(150)를 형성할 수 있다. 메모리 트랜지스터 구조의 형성은 도 6의 단계에서 매몰 절연막(130) 대신에 브릿지 절연막(132)을 대입함으로써 용이하게 실시할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 소자에 의하면, 반도체 기둥이 핀들 사이에 개재되어 있으므로, 콘택 플러그는 핀들 상단에 균일하게 그리고 안정적으로 형성될 수 있다.
또한, 본 발명에 따른 반도체 소자에 의하면, 반도체 기둥 및 핀들의 표면상에 금속 실리사이드 또는 금속 샐리사이드를 형성하여, 콘택 플러그와 핀들 사이의 콘택 저항을 크게 낮출 수 있다.
나아가, 본 발명에 따르면, 반도체 기둥을 이용하여 핀들 사이에 보이드의 확장을 막아줌으로써 보이드 내부로 도전 물질이 침투하는 것을 막을 수 있고, 그 결과 반도체 소자의 신뢰성이 높아질 수 있다.

Claims (18)

  1. 활성영역으로 이용되는 적어도 한 쌍의 핀들을 포함하는 반도체 기판;
    상기 한 쌍의 핀들의 일부분 사이에 상기 한 쌍의 핀들을 연결하도록 개재된 반도체 기둥; 및
    상기 한 쌍의 핀들의 상면에 전기적으로 연결되도록 상기 반도체 기둥 상에 형성된 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 한 쌍의 핀들 및 상기 반도체 기둥은 동일한 반도체 물질로 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 반도체 기판은 벌크 반도체 웨이퍼를 포함하고, 상기 한 쌍의 핀들 및 상기 반도체 기둥은 상기 벌크 반도체 웨이퍼를 식각하여 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 반도체 기판은 상기 한 쌍의 핀들의 하단을 연결하는 몸체를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 한 쌍의 핀들 및 상기 반도체 기둥 사이에 개재된 매몰 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서, 상기 매몰 절연막을 가로질러 신장하고, 상기 매몰 절연막의 반대편에 위치한 상기 한 쌍의 핀들의 외측면들의 일부분을 덮는 게이트 전극; 및
    상기 한 쌍의 핀들의 외측면들 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서, 상기 매몰 절연막을 가로질러 신장하고, 상기 매몰 절연막의 반대편에 위치한 상기 한 쌍의 핀들의 외측면들의 일부분을 덮는 제어 게이트 전극;
    상기 한 쌍의 핀들의 외측면들 및 상기 제어 게이트 전극 사이에 각각 개재된 한 쌍의 전하 저장층들; 및
    상기 한 쌍의 핀들의 외측면들 및 상기 전하 저장층들 사이에 각각 개재된 한 쌍의 터널링 절연막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 항에 있어서, 상기 한 쌍의 핀들 및 상기 반도체 기둥 사이에 보이드가 한정되도록 상기 한 쌍의 핀들의 상단을 연결하는 브릿지 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서, 상기 브릿지 절연막을 가로질러 신장하고, 상기 브릿지 절연막의 반대편에 위치한 상기 한 쌍의 핀들의 외측면들의 일부분을 덮는 게이트 전극; 및
    상기 한 쌍의 핀들의 외측면들 및 상기 게이트 전극 사이에 각각 개재된 한 쌍의 게이트 절연막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 8 항에 있어서, 상기 브릿지 절연막을 가로질러 신장하고, 상기 브릿지 절연막의 반대편에 위치한 상기 한 쌍의 핀들의 외측면들의 일부분을 덮는 제어 게이트 전극;
    상기 한 쌍의 핀들의 외측면들 및 상기 제어 게이트 전극 사이에 각각 개재된 한 쌍의 전하 저장층들; 및
    상기 한 쌍의 핀들의 외측면들 및 상기 전하 저장층들 사이에 각각 개재된 한 쌍의 터널링 절연막들을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 활성영역을 한정하도록 반도체 기판에 소자분리막을 형성하는 단계;
    상기 활성영역을 식각하여, 적어도 한 쌍의 핀들 및 상기 한 쌍의 핀들의 일부분 사이에 상기 한 쌍의 핀들을 연결하도록 개재된 반도체 기둥을 형성하는 단계; 및
    상기 한 쌍의 핀들의 상면에 전기적으로 연결되도록 상기 반도체 기둥 상에 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 한 쌍의 핀들 및 상기 반도체 기둥을 형성하는 단계는,
    상기 소자분리막의 상단 측벽들에 활성영역의 양 가장자리 부분을 덮는 스페이서 절연막들을 형성하는 단계;
    상기 스페이서 절연막들을 가로질러 신장하고 상기 활성영역의 일부분을 덮는 마스크층을 형성하는 단계; 및
    상기 스페이서 절연막 및 상기 마스크층을 식각 보호막으로 하여, 상기 활성영역을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11 항에 있어서, 상기 콘택 플러그를 형성하기 전에, 상기 한 쌍의 핀들 및 상기 반도체 기둥 사이를 매립하는 매몰 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 매몰 절연막의 반대편에 위치한 상기 한 쌍의 핀들의 외측면들을 덮는 한 쌍의 게이트 절연막들을 형성하는 단계; 및
    상기 매몰 절연막을 가로질러 신장하고, 상기 한 쌍의 게이트 절연막들을 덮는 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 매몰 절연막의 반대편에 위치한 상기 한 쌍의 핀들의 외측면들을 덮는 한 쌍의 터널링 절연막들을 형성하는 단계;
    상기 한 쌍의 터널링 절연막들을 각각 덮는 한 쌍의 전하 저장층들을 형성하는 단계; 및
    상기 매몰 절연막을 가로질러 신장하고, 상기 한 쌍의 전하 저장층들을 덮는 제어 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 11 항에 있어서, 상기 콘택 플러그를 형성하기 전에, 상기 한 쌍의 핀들 및 상기 반도체 기둥 사이에 보이드를 한정하도록 상기 한 쌍의 핀들의 상부를 연결하는 브릿지 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 브릿지 절연막의 반대편에 위치한 상기 한 쌍의 핀들의 외측면들을 덮는 한 쌍의 게이트 절연막들을 형성하는 단계; 및
    상기 브릿지 절연막을 가로질러 신장하고, 상기 한 쌍의 게이트 절연막들을 덮는 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 의 제조 방법.
  18. 제 16 항에 있어서,
    상기 브릿지 절연막의 반대편에 위치한 상기 한 쌍의 핀들의 외측면들을 덮는 한 쌍의 터널링 절연막들을 형성하는 단계;
    상기 한 쌍의 터널링 절연막들을 각각 덮는 한 쌍의 전하 저장층들을 형성하는 단계; 및
    상기 브릿지 절연막을 가로질러 신장하고, 상기 한 쌍의 전하 저장층들을 덮는 제어 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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