KR100785039B1

KR100785039B1 - 보이드가 한정된 한 쌍의 핀들을 갖는 비휘발성 메모리소자

Info

Publication number: KR100785039B1
Application number: KR1020070040480A
Authority: KR
Inventors: 구준모; 박윤동; 김원주; 김석필; 이정훈; 현재웅
Original assignee: 삼성전자주식회사
Priority date: 2006-03-17
Filing date: 2007-04-25
Publication date: 2007-12-12
Also published as: KR100773564B1; KR20070094444A; CN101038923A; KR20070094582A

Abstract

읽기 동작의 장애를 줄이고, 단채널 효과를 개선시킬 수 있는 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자는 몸체 및 한 쌍의 핀들을 포함하는 반도체 기판을 포함한다. 브릿지 절연막은 한 쌍의 핀들 사이에 보이드를 한정하도록 한 쌍의 핀들을 연결한다. 제어 게이트 전극은 보이드 반대편의 한 쌍의 핀들의 외측면의 일부분 상을 덮고 브릿지 절연막 상을 가로질러 신장하고, 반도체 기판과 절연된다.

Description

보이드가 한정된 한 쌍의 핀들을 갖는 비휘발성 메모리 소자{Non-volatile memory device having a pair of fins between which a void is defined}

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;

도 2는 도 1의 비휘발성 메모리 소자의 I-I'에서 절취한 단면도이고;

도 3은 도 1의 비휘발성 메모리 소자의 II-II'에서 절취한 단면도이고;

도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;

도 5는 SOI 구조 및 SOV 구조의 전기적인 특성을 보여주는 그래프이고;

도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;

도 7 내지 도 13은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법을 보여주는 사시도이다.

본 발명은 비휘발성 메모리 소자에 관한 것으로서, 특히 핀-타입 채널 영역 을 구비하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.

반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높이기 위한 방법이 연구되고 있다. 예를 들어, 핀-펫(Fin-FET)을 이용하여 집적도를 높인 반도체 소자는 채널 면적을 넓혀서 동작 속도를 높일 수 있고, 동시에 핀의 폭을 감소시켜 집적도를 높일 수 있다. 나아가, 실리콘-온-절연체(silicon-on-insulator; SOI) 기판을 이용한 핀-펫은 단채널 효과를 더욱 개선시킬 수 있는 것으로 기대되고 있다.

예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호는 핀-펫 및 핀 메모리 셀에 대해서 개시하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호는 SOI 기판을 이용한 핀-펫에 대해서 개시하고 있다.

하지만, SOI 기판은 매우 비싸다는 단점이 있어서, 벌크 반도체 기판을 이용하여 SOI 기판과 유사한 특성을 갖는 핀-펫 또는 핀 메모리 셀을 형성하고자 하는 시도가 행해지고 있다. 하지만, 이 경우에도, 반도체 소자의 집적도가 더욱 증가함에 따라서 핀들 사이의 간격이 더욱 가까워지고, 그 결과 근접한 핀들 사이에서 읽기 동작의 장애가 일어날 수 있다. 나아가, SOI 기판을 이용하는 경우에도, 절연체의 유전 특성 정도에 따라서 단채널 효과, 예컨대 DIBL(drain induced barrier lowering)이 문제될 수 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 읽기 동작의 장애를 줄이고, 단채널 효과를 개선시킬 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 읽기 동작의 장애를 줄이고 단채널 효과를 개선시킬 수 있는 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 반도체 기판은 몸체 및 상기 몸체로부터 각각 돌출된 한 쌍의 핀들을 포함한다. 브릿지 절연막은 상기 한 쌍의 핀들 사이에 보이드를 한정하도록 상기 한 쌍의 핀들을 연결한다. 제어 게이트 전극은 상기 보이드 반대편의 상기 한 쌍의 핀들의 외측면의 적어도 일부분 상을 덮고 상기 브릿지 절연막 상을 가로질러 신장하고, 상기 반도체 기판과 절연된다.

상기 본 발명의 일 예에 따르면 게이트 절연막들은 상기 제어 게이트 전극 및 상기 한 쌍의 핀들 사이에 각각 개재되고, 스토리지 노드막들은 상기 게이트 절연막 및 상기 제어 게이트 전극 사이에 각각 개재될 수 있다.

상기 본 발명의 다른 예에 따르면, 상기 브릿지 절연막은 상기 한 쌍의 핀들의 상단을 가로질러 신장하고, 상기 보이드는 상기 브릿지 절연막 및 상기 한 쌍의 핀들 사이에 한정될 수 있다. 나아가, 상기 브릿지 절연막은 상기 한 쌍의 핀들의 사이의 상단 부분을 채워 형성될 수도 있다.

상기 본 발명의 또 다른 예에 따르면, 상기 비휘발성 메모리 소자는 상기 보 이드 반대편의 상기 한 쌍의 핀들의 외측면의 하단 부분을 덮고, 상기 제어 게이트 전극 및 상기 몸체 사이에 개재된 소자분리막을 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 반도체 기판은 몸체 및 상기 몸체로부터 각각 돌출된 한 쌍의 핀들을 포함한다. 브릿지 절연막은 상기 한 쌍의 핀들 사이에 보이드를 한정하도록 상기 한 쌍의 핀들의 상단 부근을 비전기적으로 연결한다. 복수의 제어 게이트 전극들은 상기 보이드 반대편의 상기 한 쌍의 핀들의 외측면의 적어도 일부분 상을 덮고 상기 브릿지 절연막 상을 가로질러 신장하고, 상기 반도체 기판과 절연되고, 그리고 서로 이격된다.

상기 본 발명의 일 예에 따르면, 한 쌍의 게이트 절연막들은 상기 복수의 제어 게이트 전극들 각각 및 상기 한 쌍의 핀들 사이에 각각 개재되고, 한 쌍의 스토리지 노드막들은 상기 복수의 제어 게이트 전극들 각각 및 상기 한 쌍의 게이트 절연막들의 사이에 각각 개재될 수 있다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 반도체 기판을 식각하여, 몸체 및 상기 몸체로부터 각각 돌출된 한 쌍의 핀들을 한정한다. 상기 한 쌍의 핀들 사이에 보이드를 한정하도록 상기 한 쌍의 핀들의 상단 부근을 연결하는 브릿지 절연막을 형성한다. 상기 보이드 반대편의 상기 한 쌍의 핀들의 외측면의 일부분을 덮는 한 쌍의 게이트 절연막들을 형성한다. 상기 게이트 절연막들을 덮는 스토리지 노드막들을 형성한다. 그리고, 상기 스토리지 노드막들을 덮고, 상기 브릿지 절연막 상을 가로질러 신장하는 제어 게이트 전극을 형성한다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고, 도 2는 도 1의 비휘발성 메모리 소자의 I-I'에서 절취한 단면도이고, 도 3은 도 1의 비휘발성 메모리 소자의 II-II'에서 절취한 단면도이다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 단위셀 구조를 예시하여 나타낼 수 있다. 예를 들어, 이러한 단위셀 구조는 플래시(flash) 메모리 또는 소노스(SONOS) 메모리에 이용될 수 있다. 나아가, 이러한 단위셀 구조는 낸드 셀어레이 구조 또는 노어 셀어레이 구조를 형성할 수 있다.

도 1 내지 도 3을 참조하면, 비휘발성 메모리 소자는 반도체 기판(110), 브릿지 절연막(115), 게이트 절연막들(125a, 125b), 스토리지 노드막들(130a, 130b) 및 제어 게이트 전극(140)을 포함한다. 나아가, 선택적으로, 비휘발성 메모리 소자는 소자절연막(120)을 더 포함할 수 있다. 이하에서는 비휘발성 메모리 소자의 구조를 보다 구체적으로 설명한다.

반도체 기판(110)은 몸체(102)와 몸체(102)로부터 돌출된 한 쌍의 핀 들(105a, 105b)을 포함한다. 보다 구체적으로 보면, 핀들(105a, 105b)은 X1 방향을 따라서 서로 대향 이격되고, X2 방향을 따라서 신장될 수 있다. 예를 들어, 반도체 기판(110)은 벌크 반도체 웨이퍼, 예컨대 벌크 실리콘 웨이퍼, 벌크 실리콘-게르마늄 웨이퍼를 식각하여 형성될 수 있다. 즉, 핀들(105a, 105b)은 몸체(102)와 같은 물질로 형성될 수 있다.

브릿지 절연막(115)은 핀들(105a, 105b) 사이에 보이드(117)를 한정하도록 핀들(105a, 105b)의 상단 부근을 비전기적으로 연결한다. 보다 구체적으로 보면, 브릿지 절연막(115)은 핀들(105a, 105b)의 상단을 가로질러 신장한다. 이에 따라, 보이드(117)는 핀들(105a, 105b) 및 브릿지 절연막(115) 사이에 한정될 수 있다. 본 발명의 실시예들에서, 보이드(117)는 속이 비어 공기로 차 있는 공간을 말한다. 예를 들어, 브릿지 절연막(115)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.

제어 게이트 전극(140)은 보이드(117) 반대편의 핀들(105a, 105b)의 외측면의 적어도 일부분 상을 덮고 브릿지 절연막(115) 상을 가로질러 신장한다. 제어 게이트 전극(140)은 반도체 기판(110)과 절연된다. 예를 들어, 제어 게이트 전극(140)은 소자분리막(120)에 의해 노출된 핀들(105a, 105b)의 상단 부분을 덮도록 형성될 수 있다. 소자분리막(120)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.

제어 게이트 전극(140)은 게이트 절연막들(125a, 125b) 또는 스토리지 노드막들(130a, 130b)에 의해 핀들(105a, 105b)과 전기적으로 절연되고, 소자분리 막(120)에 의해 몸체(102)와 전기적으로 절연될 수 있다. 예를 들어, 제어 게이트 전극(140)은 폴리실리콘, 금속, 금속 실리사이드 또는 이들의 복합막을 포함할 수 있다.

게이트 절연막들(125a, 125b)은 제어 게이트 전극(140) 및 핀들(105a, 105b)의 사이에 각각 개재될 수 있다. 예를 들어, 게이트 절연막들(125a, 125b)은 보이드(117)의 반대편의 핀들(105a, 105b)의 외측면 상단 부분 상에 각각 형성될 수 있다. 게이트 절연막들(125a, 125b)은 전하의 터널링 통로가 된다는 점에서 터널링 절연막으로 불릴 수도 있다. 예를 들어, 게이트 절연막들(125a, 125b)은 실리콘 산화막, 실리콘 질화막 또는 고-유전율막으로 형성되거나 또는 그들의 복합막으로 형성될 수 있다.

스토리지 노드막들(130a, 130b)은 게이트 절연막들(125a, 125b)과 제어 게이트 전극(140)의 사이에 각각 개재될 수 있다. 예를 들어, 스토리지 노드막들(130a, 130b)은 핀들(105a, 105b)의 외측면 상단 부분의 측벽에 형성될 수 있다. 스토리지 노드막들(130a, 130b)은 전하의 저장층으로 이용될 수 있다.

예를 들어, 스토리지 노드막들(130a, 130b)은 폴리실리콘, 실리콘 게르마늄, 실리콘 또는 금속의 도트, 실리콘 또는 금속의 나노 크리스탈 또는 실리콘 질화막을 포함할 수 있다. 폴리실리콘 또는 실리콘 게르마늄으로 형성된 스토리지 노드막들(130a, 130b)은 플로팅 게이트로 이용될 수 있다. 실리콘 또는 금속의 도트, 실리콘 또는 금속의 나노 크리스탈 또는 실리콘 질화막으로 형성된 스토리지 노드막들(130a, 130b)은 국부적인 전하 트랩층으로 이용될 수 있다. 국부적인 전하 트랩 층으로 이용되는 스토리지 노드막들(130a, 130b)은 브릿지 절연막(115) 상으로 서로 연결될 수도 있다.

소오스 영역(145) 및 드레인 영역(150)은 핀들(105a, 105b) 각각의 제어 게이트 전극(140)의 양편 부분에 각각 형성될 수 있다. 소오스 영역(145) 및 드레인 영역(150)은 형식상 구분에 지나지 않고, 서로 바뀌어 불릴 수도 있다. 소오스 영역(145) 및 드레인 영역(150)은 몸체(102) 또는 나머지 핀들(105a, 105b) 영역에 다이오드 접합된다. 예컨대, 소오스 영역(145) 및 드레인 영역(150)이 n형 불순물로 도핑된 경우, 나머진 핀들(105a, 105b) 부분 또는 몸체(102)는 p형 불순물로 도핑될 수 있다.

비휘발성 메모리 소자는 제어 게이트 전극(140) 및 스토리지 노드막들(130a, 130b) 사이에 블로킹 절연막(미도시)을 더 포함할 수 있다. 특히, 스토리지 노드막들(130a, 130b)이 폴리실리콘 또는 실리콘-게르마늄과 같은 도전성 물질로 형성된 경우에는, 블로킹 절연막이 필요할 수 있다. 예를 들어, 블로킹 절연막은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.

이하에서는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 동작 특성을 설명한다.

전술한 비휘발성 메모리 소자에 있어서, 소오스 영역(145) 및 드레인 영역(150) 주변의 핀들(105a, 105b) 부분에 형성되는 공핍 영역(depletion region)은 제한될 수 있다. 특히, 핀들(105a, 105b)의 폭이 얇을수록 공핍 영역은 더욱 제한될 수 있다. 보다 구체적으로 보면, 공핍 영역은 핀들(105a, 105b)의 폭 방향, 즉, X1 방향으로는 보이드(117)의 존재로 인해 매우 제한 될 것이고, 다만 X3 방향을 따라서만 형성될 수 있다. 하지만, 핀들(105a, 105b)의 폭이 작아지면 X3 방향을 따라서 형성된 공핍 영역의 영향은 매우 축소될 것이다. 여기에서, 보이드(117)는 어떠한 절연막보다 낮은 유전 상수를 갖는다는 것에 유의해야 한다.

즉, 소오스 영역(145) 및 드레인 영역(150) 사이의 핀들(105a, 105b) 부분( 채널 영역으로 불릴 수도 있음)의 포텐셜 및 공핍은 보이드(117)에 의해 크게 영향을 받는다. 이러한 핀들(105a, 105b) 및 보이드(117)의 배치 구조는 종래의 실리콘-온-절연체(SOI) 구조와 비교될 수 있고, 오히려, 실리콘-온-보이드(silicon-on-void; SOV) 구조와 유사한 구조로 불릴 수 있을 것이다.

다만, 본 발명의 실시예에 따른 구조는 종래의 평면형 트랜지스터 구조에서 채용된 SOV 구조와는 차별화될 수 있고, 그러한 의미에서 SOV-유사(SOV-like) 구조로 불릴 수 있다. 즉, 종래의 SOV 구조는 수직 방향, 즉 X3 방향으로 배열되지만, 본 발명의 실시예에 따른 SOV-유사 구조는 수평 방향, 즉 X1 방향으로 배열된다. 또한, 본 발명의 실시예에 따른 SOV-유사 구조에서, 핀들(105a, 105b)은 종래의 SOV 구조와 달리, 몸체(102)로부터 완전히 플로팅 되지는 않는다.

이러한 SOV 구조 또는 SOV-유사 구조는, 공핍 영역의 확장에 의해서 발생할 수 있는 단채널 효과의 개선에 기여할 수 있다. 예를 들어, 오프-전류 및 접합 누설 전류가 감소되고, DIBL(drain induced barrier lowering) 효과가 개선될 수 있다. 그럼에도 불구하고, 몸체(102)에 전압을 인가함으로써 핀들(105a, 105b)에 바디-바이어스를 인가할 수 있는 장점은 유지된다.

도 5는 SOI 구조 및 SOV 구조의 전기적인 특성을 비교하여 나타낸다. 도 5에서, SOV 구조는 평면형 트랜지스터 구조에서 채용된 실험 결과로서, 간접적으로 본 발명의 실시예에 따른 SOV-유사 구조의 장점을 나타낼 수 있다. 도 5의 결과는 논문, Semicond. Sci. Technol. 20 (2005), p 115-119 부분을 더 참조할 수 있다.

도 5를 참조하면, SOI 구조에 비해서, SOV 구조가 낮은 오프-전류값 및 높은 온-전류값을 갖는다는 것을 알 수 있다. 또한, 삽입 그래프에서 알 수 있듯이, SOV 구조는 SOI 구조에 비해서 낮은 DIBL 값을 갖는다는 것을 알 수 있다. 이러한 개선된 효과는 보이드가 절연체에 비해서 낮은 유전율을 갖기 때문으로 해석될 수 있다. 따라서, 이러한 결과로부터, SOV-유사 구조를 갖는 본 발명의 실시예에 따른 비휘발성 메모리 소자는 개선된 단채널 효과, 즉 낮은 오프 전류, 높은 온 전류 및 낮은 DIBL 값을 가질 것으로 기대된다.

본 발명의 실시예에 따른 비휘발성 메모리 소자에 있어서, 핀들(105a, 105b)은 비트 라인들의 일부로 이용되고, 제어 게이트 전극(140)은 워드 라인의 일부로 이용되고, 스토리 노드들(130a, 130b)은 전하 저장층으로 이용될 수 있다. 핀들(105a, 105b)이 근접하여 배치된 경우, 스토리지 노드막들(130a, 130b)에 저장된 전하는 읽기 장애(reading disturbance)를 일으킬 수 있다. 예를 들어, 좌측 스토리지 노드막(130a)에 저장된 전하는 우측 핀(125b)의 전위를 변화시킴으로써, 우측 스토리지 노드막(130b)의 상태를 읽는 데 있어서 장애를 줄 수 있다. 그 반대의 경우도 마찬가지이다.

하지만, 보이드(117), 즉 공기는 어느 절연체보다 낮은 유전율을 갖기 때문 에, 이러한 읽기 장애 문제가 완화될 수 있다. 즉, SOV 구조 또는 SOV-유사 구조는 종래의 SOI 구조보다 읽기 동작의 신뢰성을 높일 수 있다.

도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 4의 비휘발성 메모리 소자는 전술한 도 1의 비휘발성 메모리 소자의 구조를 약간 변형한 것일 수 있다. 따라서, 도 4의 비휘발성 메모리 소자는 전술한 도 1 내지 도 3의 비휘발성 메모리 소자의 설명을 참조할 수 있고, 중복되는 부분에 대한 설명은 생략한다. 두 실시예들에서, 동일한 참조 부호는 동일한 구성 요소를 나타낸다.

도 4를 참조하면, 브릿지 절연막(115')은 핀들(105a, 105b)의 상단 부분의 사이를 채우도록 형성된다. 이에 따라, 보이드(117')는 브릿지 절연막(115')의 아래 및 핀들(105a, 105b)의 사이에 한정될 수 있다. 예를 들어, 매우 좁은 간격을 갖는 핀들(105a, 105b) 사이에 모서리 도포성(step coverage)이 나쁜 물질막 증착법을 이용하여, 핀들(105a, 105b)의 상단 부분만을 연결하는 브릿지 절연막(115')이 형성될 수 있다.

핀들(105a, 105b)의 상면이 브릿지 절연막(115')으로부터 노출됨에 따라서, 게이트 절연막(125a', 125b')은 보이드(117')의 반대편, 즉 핀들(105a, 105b)의 외측면 상단 부분뿐만 아니라, 핀들(105a, 105b)의 상단 부분까지 신장되어 형성될 수 있다.

본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 전술한 일 실시예에 따른 비휘발성 메모리 소자의 특징들을 공유할 수 있다.

도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 6의 비휘발성 메모리 소자는 복수개의 도 1의 비휘발성 메모리 소자를 낸드 구조로 연결한 것이다. 따라서, 두 실시예들에서 중복되는 부분에 대한 설명은 생략하고, 동일한 참조 부호는 동일한 구성 요소를 나타낸다.

도 6을 참조하면, 복수의 제어 게이트 전극들(140)은 보이드(117) 반대편, 즉 핀들(105a, 105b)의 외측면의 상단 부분 상을 덮고 브릿지 절연막(115) 상을 가로질러 각각 신장하고, 서로 이격된다. 게이트 절연막들(125a, 125b)은 제어 게이트 전극들(140) 각각 및 핀들(105a, 105b) 사이에 각각 개재된다. 스토리지 노드막들(130a, 130b)은 제어 게이트 전극들(140) 각각 및 게이트 절연막들(125a, 125b)의 사이에 각각 개재된다.

이러한 낸드 구조에서, 소오스 영역(도 3의 145 참조) 및 드레인 영역(도 3의 150 참조)은 핀들(105a, 105b) 각각의 제어 게이트 전극들(140)의 사이 부분에 교대로 형성될 수 있다. 소오스 영역(도 3의 145 참조) 및 드레인 영역(도 3의 150 참조)은 서로 바뀌어 불릴 수도 있다.

도 6에서, 제어 게이트 전극들(140)의 수는 예시적인 것이고, 본 발명의 범위는 이러한 수에 제한되지 않는다. 나아가, 도 6에는 한 쌍의 핀들(105a, 105b)이 도시되어 있지만, 복수의 쌍의 핀들(미도시)이 열로 더 배치될 수도 있다. 이 경우, 서로 다른 쌍의 핀들의 같은 행에 배치된 제어 게이트 전극들은 서로 연결될 수 있다.

비록 도 6에는 도 1의 비휘발성 메모리 소자가 낸드 구조로 배치되었지만, 그 대신에, 도 4의 비휘발성 메모리 소자가 낸드 구조로 배치될 수 있음은 자명하다.

도 7 내지 도 13은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법이 제공된다.

도 7을 참조하면, 반도체 기판(110) 내에 적어도 한 쌍의 제 1 트렌치들(153)을 형성한다. 예를 들어, 반도체 기판(110) 상에 하드 마스크막(150)을 형성한다. 이어서, 하드 마스크막(150)을 식각 마스크로 하여 반도체 기판(110)의 노출된 부분을 식각하여 제 1 트렌치들(153)을 형성할 수 있다. 예를 들어, 하드 마스크막(150)은 질화막을 포함할 수 있고, 나아가 질화막 아래에 산화막을 더 포함할 수도 있다.

도 8을 참조하면, 적어도 제 1 트렌치들(153)을 매립하는 소자분리막(120a)을 형성한다. 예를 들어, 제 1 트렌치들(153)을 충분히 매립하도록 소자분리막(120a)을 형성하고 하드 마스크막(150)이 노출될 때까지 소자분리막(120a)을 평탄화한다. 이에 따라, 소자분리막(120a)은 제 1 트렌치들(153)을 매립하고 반도체 기판(110) 상으로 돌출된다.

도 9를 참조하면, 하드 마스크막(150)을 제거하고, 반도체 기판(110) 상으로 돌출된 소자분리막(120a)의 측벽에 스페이서 절연막들(155)을 형성한다. 스페이서 절연막들(155)은 그 사이에 반도체 기판(110)의 일부분을 노출하도록 그 폭을 제어한다. 예를 들어, 스페이서 절연막들(155)은 소정의 절연막들을 증착한 후 이를 이방성 식각함으로써 형성할 수 있다. 예를 들어, 스페이서 절연막들(155)은 질화막 을 포함할 수 있고, 나아가 질화막 아래에 산화막을 더 포함할 수도 있다.

도 10을 참조하면, 스페이서 절연막들(155)을 식각 마스크로 하여, 스페이서 졀연막들(155)로부터 노출된 반도체 기판(110)을 식각하여 제 2 트렌치(160)를 형성한다. 이에 따라, 반도체 기판(110)의 몸체(102) 상에 돌출된 한 쌍의 핀들(105a, 105b)이 한정된다. 제 1 및 제 2 트렌치들(153, 160)은 동일한 깊이 또는 서로 다른 깊이를 가질 수 있다.

도 11을 참조하면, 스페이서 절연막들(155)을 연결하는 비도전성 캡핑막(157)을 형성하여, 핀들(105a, 105b) 사이에 보이드(117a)를 한정한다. 모서리 도포성이 나쁜 증착 기술을 캡핑막(157)을 형성함으로써, 캡핑막(157)은 핀들(105a, 105b) 사이를 채우지 않고, 스페이서 절연막들(155)을 연결하도록 형성할 수 있다.

예를 들어, 캡핑막(157)은 실리콘 질화막을 포함하고, 플라즈마 강화 화학기상증착(plasma enhanced chemical vapor deposition; PECVD)법을 이용하여 형성할 수 있다. 이 경우, 캡핑막(157)은 스페이서 절연막들(155) 상에서 두껍게 자라고 핀들(105a, 105b)의 바닥 및 측벽 상에는 자라지 않거나 또는 얇은 두께로 자랄 수 있다. 따라서, 캡핑막(157)은 핀들(105a, 105b) 사이를 매립하기 전에 스페이서 절연막들(155)을 연결할 수 있다. 이 경우, 캡핑막(157)은 제 2 트렌치(160)의 종횡비(aspect ratio)에 따라서 핀들(105a, 105b)의 상단 부분까지 연결할 수 있다.

캡핑막(157)이 핀들(105a, 105b)의 바닥 및 측벽에도 얇게 성장한 경우에, 보이드(117a)는 캡핑막(157)의 내부에 한정된다. 하지만, 제 2 트렌치(160)의 종횡 비가 큰 경우에, 캡핑막(157)은 핀들(105a, 105b)의 측벽에는 거의 성장하지 않을 수도 있다. 이 경우, 보이드(117a)는 핀들(105a, 105b) 및 캡핑막(157)의 사이 또는 핀들(105a, 105b), 스페이서 절연막들(155) 및 캡핑막(157)의 사이에 한정될 수 있다.

도 12를 참조하면, 선택적으로 캡핑막(157)을 평탄화하여, 브릿지 절연막(115a)을 한정한다. 예를 들어, 평탄화는 에치백(etch back) 또는 화학적기계적평탄화(CMP)법을 이용하여 수행할 수 있다. 브릿지 절연막(115a)은 스페이서 절연막들(155) 및 캡핑막(157)을 포함한다. 따라서, 보이드(117a)는 브릿지 절연막(115a) 및 핀들(105a, 105b) 사이에 한정된다.

도 13을 참조하면, 핀들(105a, 105b)의 일부분, 예컨대 상단 부분을 노출하도록 소자분리막(120)을 형성한다. 예를 들어, 반도체 기판(110) 상으로 돌출된 소자분리막(120a)을 소정 깊이만큼 식각함으로써, 소자분리막(120)을 형성할 수 있다.

이어서, 보이드(117a) 반대편의 핀들(105a, 105b)의 일부분 상에 게이트 절연막들(125a, 125b)을 형성한다. 예를 들어, 게이트 절연막들(125a, 125b)은 열 산화법 또는 화학기상증착법을 이용하여 소자분리막(120)으로부터 노출된 핀들(105a, 105b)의 상단 부분 상에 형성될 수 있다. 화학기상증착법을 이용한 경우, 게이트 절연막들(125a, 125b)은 브릿지 절연막(115a) 상으로 서로 연결되도록 형성될 수 있다.

이어서, 게이트 절연막들(125a, 125b)을 덮도록 스토리지 노드막들(130a, 130b)을 형성한다. 예를 들어, 스토리지 노드막들(130a, 130b)은 게이트 절연막들(125a, 125b)을 덮고 서로 이격되도록 스페이서 형태로 형성될 수 있다. 다른 예로, 스토리지 노드막들(130a, 130b)은 게이트 절연막들(125a, 125b)을 덮고 브릿지 절연막(115a) 상으로 서로 연결되도록 형성될 수 있다.

이어서, 스페이서 절연막들(130a, 130b)을 덮고, 브릿지 절연막(115a) 상을 가로질러 신장하는 제어 게이트 전극(140)을 형성한다. 선택적으로, 제어 게이트 전극(140)을 형성하기 전에, 스페이서 절연막들(130a, 130b)을 덮도록 블로킹 절연막(미도시)을 더 형성할 수 있다. 제어 게이트 전극(140) 및 반도체 기판(110)의 몸체(102)는 소자분리막(120)에 의해서 절연될 수 있다.

따라서, 이 실시예에 따르면, SOV 구조의 비휘발성 메모리 소자가 통상적인 제조 단계들을 이용하여 경제적으로 제조될 수 있다.

이 실시예의 비휘발성 메모리 소자에서 브릿지 절연막(115a)은 도 1 내지 도 3의 비휘발성 메모리 소자의 브릿지 절연막(115)에 대응될 수 있다. 따라서, 이 실시예의 비휘발성 메모리 소자의 동작 특성은 도 1 내지 도 3의 설명을 참조할 수 있다.

나아가, 이 실시예의 비휘발성 메모리 소자의 제조 방법은 도 6의 낸드 구조에서 용이하게 적용될 수 있음은 자명하다.

이 실시예의 변형된 예에서, 핀들(105a, 105b)은 도 9 및 도 10의 스페이서 절연막들(155)을 이용하지 않고 형성될 수 있다. 예를 들어, 도 7 및 도 8에서, 제 1 및 제 2 트렌치들(153, 160)을 통상적인 포토리소그래피 및 식각 기술을 이용하 여 한번에 또는 순차적으로 형성함으로써, 몸체(102) 상으로 돌출된 핀들(105a, 105b)을 한정할 수 있다. 이 경우, 도 11 내지 도 13에서, 브릿지 절연막(115a)은 스페이서 절연막들(155) 없이 캡핑막(157)만으로 보이드(117a)를 한정할 수 있다. 이 경우, 브릿지 절연막(115a)은 도 4의 구조에 대응할 수 있다.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

본 발명에 따른 비휘발성 메모리 소자는, SOV-유사 구조를 갖고, 개선된 단채널 효과를 갖는다. 예를 들어, 오프-전류 및 접합 누설 전류가 감소되고, 온-전류가 증가되고, DIBL 값이 낮아질 수 있다. 그럼에도 불구하고, 몸체에 전압을 인가함으로써 핀들에 바디-바이어스를 인가할 수 있는 장점은 유지된다.

또한, 본 발명에 따른 비휘발성 메모리 소자는, 종래의 SOI 구조보다 읽기 동작의 장애를 줄일 수 있어 높은 읽기 신뢰성을 가질 수 있다.

Claims

반도체 기판을 식각하여, 몸체 및 상기 몸체로부터 각각 돌출된 한 쌍의 핀들을 한정하는 단계;

상기 한 쌍의 핀들 사이에 보이드를 한정하도록 상기 한 쌍의 핀들을 연결하는 브릿지 절연막을 형성하는 단계; 및

상기 브릿지 절연막 상을 가로질러 신장하는 제어 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 1 항에 있어서, 상기 제어 게이트 전극을 형성하는 단계 전에, 상기 보이드 반대편의 상기 한 쌍의 핀들의 외측면의 일부분 상에 게이트 절연막들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 2 항에 있어서, 상기 게이트 절연막들을 형성하는 단계 후, 상기 게이트 절연막들 상에 스토리지 노드막들을 형성하는 단계를 더 포함하고, 상기 제어 게이트 전극은 상기 스토리지 노드막들을 덮는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 1 항에 있어서, 상기 브릿지 절연막은 상기 보이드 내의 상기 한 쌍의 핀들 및 상기 몸체 상에 더 형성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 4 항에 있어서, 상기 보이드는 상기 브릿지 절연막 내부에 한정된 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 1 항에 있어서, 상기 브릿지 절연막의 형성은 플라즈마 강화 화학기상증착(PECVDE)법을 이용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 1 항에 있어서, 상기 브릿지 절연막은 상기 한 쌍의 핀들의 사이의 상단 부분을 채우는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 7 항에 있어서, 상기 보이드는 상기 브릿지 절연막 및 상기 한 쌍의 핀들 사이에 한정된 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 1 항에 있어서, 상기 브릿지 절연막은 상기 한 쌍의 핀들의 상단을 가로질러 신장하고, 상기 보이드는 상기 브릿지 절연막 및 상기 한 쌍의 핀들 사이에 한정된 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 1 항에 있어서, 상기 몸체 및 상기 한 쌍의 핀들을 한정하는 단계는,

상기 반도체 기판 내에 한 쌍의 제 1 트렌치들을 형성하는 단계;

상기 제 1 트렌치들을 매립하고 상기 반도체 기판 상으로 돌출된 소자분리막을 형성하는 단계;

상기 소자분리막의 돌출된 측벽들에 스페이서 절연막들을 형성하는 단계;

상기 스페이서 절연막들로부터 노출된 상기 반도체 기판을 식각하여 상기 몸체 상으로 돌출된 한 쌍의 핀들을 한정하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 10 항에 있어서, 상기 스페이서 절연막은 절연막을 이방성 식각하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 10 항에 있어서, 상기 한 쌍의 핀들을 한정하는 단계 후, 상기 스페이서 절연막들 사이를 연결하고 상기 한 쌍의 핀들 사이에 상기 보이드를 한정하는 캡핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 12 항에 있어서, 상기 브릿지 절연막은 상기 스페이서 절연막들 및 캡핑막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 12 항에 있어서, 상기 캡핑막은 플라즈마 강화 화학기상증착(PECVD)법을 이용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 12 항에 있어서, 상기 캡핑막을 형성하는 단계 후, 상기 캡핑막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
제 12 항에 있어서, 상기 캡핑막 형성 후, 상기 소자분리막을 소정 깊이만큼 식각하여 상기 한 쌍의 핀들의 외측면의 일부분을 노출하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.