JP2008166808A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2008166808A
JP2008166808A JP2007337757A JP2007337757A JP2008166808A JP 2008166808 A JP2008166808 A JP 2008166808A JP 2007337757 A JP2007337757 A JP 2007337757A JP 2007337757 A JP2007337757 A JP 2007337757A JP 2008166808 A JP2008166808 A JP 2008166808A
Authority
JP
Japan
Prior art keywords
pair
fins
insulating film
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007337757A
Other languages
English (en)
Inventor
Seung-Hwan Song
承桓 宋
Suk-Pil Kim
錫必 金
Yoon-Dong Park
允童 朴
Won-Joo Kim
元柱 金
Jun-Mo Koo
俊謨 具
Kyoung-Lae Cho
慶來 趙
Jae-Woong Hyun
在雄 玄
Sung-Jae Byun
成宰 邊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008166808A publication Critical patent/JP2008166808A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板、半導体柱及びコンタクトプラグを備える半導体素子において、活性領域として機能する少なくとも一対のフィンを備える半導体基板と、一対のフィンの一部分の間に該フィンを連結するように介在される半導体柱と、一対のフィンの上面に電気的に連結されるように半導体柱上に形成されるコンタクトプラグとを備える半導体素子である。
【選択図】図３

Description

本発明は、半導体素子に係り、特に、フィンタイプチャンネル領域を備える半導体素子及びその製造方法に関する。
半導体製品は、その体積が次第に小さくなり、かつ大容量のデータ処理を必要としている。これにより、このような半導体製品に使われる半導体素子の動作速度及び集積度を高めるための方法が研究されている。例えば、フィンＦＥＴ（Ｆｉｎ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはフィンメモリセルを利用して集積度を高めた半導体素子は、チャンネル面積を広げて動作速度を向上させると同時に、フィンの幅を縮小させて集積度を高めうる。
例えば、Ｄａｖｉｄ Ｍ．Ｆｒｉｅｄ外の特許文献１は、Ｆｉｎ−ＦＥＴ及びフィンメモリセルについて開示している。他の例であって、Ｂｉｎ Ｙｕ外の特許文献２は、ＳＯＩ基板を利用したフィンＦＥＴについて開示している。
しかしながら、従来のフィンＦＥＴまたはフィンメモリセルでは、薄いフィン構造物の安定性が問題となっている。特に、フィンに均一なコンタクトプラグを形成することは、さらに困難な問題となっている。また、薄いフィンとコンタクトプラグとのコンタクト抵抗を低めるのに問題がある。したがって、フィン及びコンタクトプラグの信頼性を改善させる必要がある。
米国特許第６６６４５８２号明細書 米国特許第６８７６０４２号明細書
本発明が解決しようとする技術的課題は、フィン構造物の安定性を高めてコンタクトプラグの信頼性を向上させうる半導体素子を提供することである。
本発明が解決しようとする他の技術的課題は、前記半導体素子の製造方法を提供することである。
前記課題を達成するための本発明の一形態によれば、半導体素子は、半導体基板、半導体柱及びコンタクトプラグを備える。前記半導体基板は、活性領域として機能する少なくとも一対のフィンを備える。前記半導体柱は、前記少なくとも一対のフィンの一部分の間に前記少なくとも一対のフィンを連結するように介在される。そして、前記コンタクトプラグは、前記少なくとも一対のフィンの上面に電気的に連結されるように前記半導体柱上に形成される。
前記本発明の一側面によれば、前記少なくとも一対のフィン及び前記半導体柱は、同じ半導体物質で形成される。さらに、前記半導体基板は、バルク半導体ウェーハを備え、前記少なくとも一対のフィン及び前記半導体柱は、前記バルク半導体ウェーハをエッチングして形成される。
前記本発明の他の側面によれば、前記半導体素子は、前記少なくとも一対のフィンと前記半導体柱との間に介在された埋没絶縁膜をさらに備えうる。
前記本発明のさらに他の側面によれば、前記半導体素子は、前記少なくとも一対のフィンと前記半導体柱との間にボイドが限定されるように、前記少なくとも一対のフィンの上端を連結するブリッジ絶縁膜をさらに備えうる。
前記本発明のさらに他の側面によれば、前記半導体素子は、前記少なくとも一対のフィンの外側面の一部分を覆うゲート電極と、前記少なくとも一対のフィンの外側面と前記ゲート電極との間に介在されたゲート絶縁膜と、をさらに備えうる。さらに、前記半導体素子は、前記少なくとも一対のフィンの外側面の一部分を覆う制御ゲート電極と、前記少なくとも一対のフィンの外側面と前記制御ゲート電極との間にそれぞれ介在された一対の電荷保存層と、前記少なくとも一対のフィンの外側面と前記電荷保存層との間にそれぞれ介在された一対のトンネリング絶縁膜と、をさらに備えうる。
前記課題を達成するための本発明の他の形態によれば、半導体素子の製造方法が提供される。活性領域を限定するように半導体基板に素子分離膜を形成する。前記活性領域をエッチングし、少なくとも一対のフィンと、前記少なくとも一対のフィンの一部分の間に前記少なくとも一対のフィンを連結するように介在された半導体柱とを形成する。そして、前記少なくとも一対のフィンの上面に電気的に連結されるように、前記半導体柱上にコンタクトプラグを形成する。
本発明による半導体素子によれば、半導体柱がフィンの間に介在されているので、コンタクトプラグは、フィンの上端に均一で安定的に形成される。
また、本発明による半導体素子によれば、半導体柱及びフィンの表面上に金属シリサイドを形成し、コンタクトプラグとフィンとの間のコンタクト抵抗を大きく低下しうる。
さらに、本発明によれば、半導体柱を利用してフィン間にボイドの拡張を防ぐことにより、ボイド内部に導電物質が浸透することを防止し、その結果、半導体素子の信頼性が向上しうる。
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、多種多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に本発明の範疇を完全に知らせるために提供される。図面において、構成要素は、説明の便宜上、そのサイズが誇張されている。
図１ないし図５は、本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。例えば、この実施形態による半導体素子は、フィンＦＥＴと呼ばれるが、本発明の範囲は、このような名称に制限されない。
図５を参照すれば、半導体素子は、一対のフィン１０５ａ，１０５ｂを備える半導体基板（図示せず）を利用する。フィン１０５ａ，１０５ｂは、活性領域（図１の１０５参照）として機能し、このような活性領域１０５は、素子分離膜１１０によって限定される。半導体基板は、フィン１０５ａ，１０５ｂの下端を連結するボディ１０５ｃをさらに備えうる。
フィン１０５ａ，１０５ｂの間には、フィン１０５ａ，１０５ｂの一部分を連結するように半導体柱１０５ｄが介在される。半導体柱１０５ｄは、フィン１０５ａ，１０５ｂを固定して支持しうる。したがって、フィン１０５ａ，１０５ｂが薄い層で提供される場合にも、フィン１０５ａ，１０５ｂがボディ１０５ｃ上に安定的に立ちうる。フィン１０５ａ，１０５ｂの幅の縮小は、半導体素子の集積度の向上に寄与しうる。
フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃは、同じ半導体物質で形成される。例えば、バルク半導体ウェーハをエッチングして、フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃを半導体基板内に限定しうる。例えば、バルク半導体ウェーハは、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えうる。
しかしながら、この実施形態の変形された例で、フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃの何れか二つまたは全てが異なる半導体物質で形成されることもある。また、この実施形態の他の変形された例で、ボディ１０５ｃは、単結晶ウェーハで提供され、フィン１０５ａ，１０５ｂ及び半導体柱１０５ｄは、半導体エピタキシャル層で提供されることもある。
コンタクトプラグ１５０は、フィン１０５ａ，１０５ｂの上端に電気的に連結されるように、半導体柱１０５ｄ上に提供される。フィン１０５ａ，１０５ｂが薄い場合、コンタクトプラグ１５０をフィン１０５ａ，１０５ｂの上面上に直に形成することは非常に難しい。しかし、半導体柱１０５ｄがフィン１０５ａ，１０５ｂの間に介在されているので、コンタクトプラグ１５０は、フィン１０５ａ，１０５ｂの上端に均一で安定的に形成される。
また、コンタクトプラグ１５０がフィン１０５ａ，１０５ｂの上面に整列されるため、コンタクトプラグ１５０がフィン１０５ａ，１０５ｂの間に浸透してフィン１０５ａ，１０５ｂを損傷させる問題が防止される。コンタクトプラグ１５０がフィン１０５ａ，１０５ｂの側面とコンタクトする場合、このようなフィン１０５ａ，１０５ｂの損傷問題が発生する恐れがある。
また、半導体柱１０５ｄ及びフィン１０５ａ，１０５ｂの表面上に金属シリサイド（図示せず）を形成すれば、コンタクトプラグ１５０とフィン１０５ａ，１０５ｂとの間のコンタクト抵抗を大きく低下しうる。何故ならば、半導体柱１０５ｄがない場合、薄いフィン１０５ａ，１０５ｂの上端に金属シリサイドを形成することが非常に困難であるためである。特に、金属シリサイドの形成のためには、未反応金属を湿式エッチングする工程が伴うが、薄いフィン１０５ａ，１０５ｂの間で選択的な湿式エッチングがなされ難い。
選択的に、少なくとも一つ以上のＭＯＳトランジスタ構造がフィン１０５ａ，１０５ｂをチャンネル領域として利用して形成される。例えば、フィン１０５ａ，１０５ｂと半導体柱１０５ｄとの間には、埋没絶縁膜１３０が介在される。これにより、埋没絶縁膜１３０の反対側に位置したフィン１０５ａ，１０５ｂの外側面がチャンネル領域として利用される。フィン１０５ａ，１０５ｂの外側面の下部は、素子分離膜１１０で覆われており、したがって、その上部がチャンネル領域として利用される。
ゲート電極１４５は、埋没絶縁膜１３０を横切って延び、フィン１０５ａ，１０５ｂの少なくとも外側面の上部を覆える。ゲート電極１４５及びフィン１０５ａ，１０５ｂの外側面の間には、ゲート絶縁膜１４０が介在される。この実施形態の変形された例では、ゲート絶縁膜１４０が、フィン１０５ａ，１０５ｂを横切って相互連結されることもある。
例えば、この実施形態のＭＯＳトランジスタ構造で、コンタクトプラグ１５０は、共通ソース及び／またはドレイン電極に連結される。したがって、コンタクトプラグ１５０は、ゲート電極１７０の反対側のフィン１０５ａ，１０５ｂ上にも形成される。コンタクトプラグ１５０は、フィン１０５ａ，１０５ｂのソースまたはドレイン領域（図示せず）に共通に連結される。コンタクトプラグ１５０の数は、例示的であり、半導体素子によって適切に選択される。例えば、このようなＭＯＳトランジスタ構造は、チャンネル領域の面積を広げて動作電流を大きくするのに利用されるか、または共通ソースまたはドレイン電極を利用するインバータ構造に利用されることもある。
この実施形態で、一対のフィン１０５ａ，１０５ｂが図示されたが、本発明の範囲は、このようなフィン１０５ａ，１０５ｂの数に制限されない。したがって、複数の他のフィン（図示せず）がさらに配置され、このようなフィンの両者間にはまた、半導体柱（図示せず）が介在される。
以下では、図１ないし図５を参照してこの実施形態による半導体素子の製造方法を説明する。
図１を参照すれば、素子分離膜１１０によって限定された活性領域１０５を有する半導体基板が提供される。半導体基板は、活性領域１０５下にさらに延び、素子分離膜１１０を支持しうる。例えば、素子分離膜１１０は、バルク半導体ウェーハをエッチングして形成し、これにより、活性領域１０５が素子分離膜１１０の間に限定される。例えば、素子分離膜１１０は、酸化膜を備えうる。
この実施形態の変形された例では、活性領域１０５が、半導体エピタキシャル層で提供されることもある。この場合、半導体基板は、活性領域１０５下に単結晶構造のバルク半導体ウェーハ（図示せず）をさらに備えうる。
次いで、素子分離膜達１１０の上端の両側壁に一対のスペーサ絶縁膜１１５を形成する。スペーサ絶縁膜１１５は、活性領域１０５のエッジ部分を覆うように活性領域１０５の両側エッジ上に配される。例えば、スペーサ絶縁膜１１５は、窒化膜を備えうる。
図２を参照すれば、活性領域１０５の一部分を覆い、スペーサ絶縁膜１１５を横切るマスク層１２０を形成する。例えば、マスク層１２０は、フォトレジスト層、酸化膜または窒化膜を備えうる。
図３を参照すれば、スペーサ絶縁膜１１５及びマスク層１２０をエッチング保護膜として、露出された活性領域１０５をエッチングする。これにより、ボディ１０５ｃ上の一対のフィン１０５ａ，１０５ｂ及び半導体柱１０５ｄが形成される。フィン１０５ａ，１０５ｂの幅は、スペーサ絶縁膜１１５の幅を調節することによって調節される。ボディ１０５ｃは、フィン１０５ａ，１０５ｂの下端を連結し、例えば、フィン１０５ａ，１０５ｂ及び半導体柱１０５ｄを除外した半導体基板の残りの部分のことを指称しうる。
半導体柱１０５ｄは、マスク層１２０下にある活性領域１０５の一部分に対応しうる。半導体柱１０５ｄは、フィン１０５ａ，１０５ｂの間の一部分にフィン１０５ａ，１０５ｂを連結するように配される。したがって、この実施形態では、フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃが、同じ半導体物質をエッチングして形成される。この実施形態の変形された例では、フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃが異なる半導体物質で形成されることもある。
この実施形態の他の変形された例では、フィン１０５ａ，１０５ｂ及び半導体柱１０５ｄが、活性領域１０５を適切なマスク層（図示せず）を利用してエッチングすることによって一度に形成されることもある。しかし、この場合、フィン１０５ａ，１０５ｂの幅が小さいと、マスク層を形成し難いこともある。
図４を参照すれば、スペーサ絶縁膜１１５を除去し、フィン１０５ａ，１０５ｂと半導体柱１０５ｄとの間を充填する埋没絶縁膜１３０を形成する。例えば、埋没絶縁膜１３０は、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で絶縁層を形成した後、これを平坦化することによって形成しうる。例えば、埋没絶縁膜１３０は、窒化膜を備えうる。
この実施形態の変形された例では、スペーサ絶縁膜１１５が除去されず、その上に埋没絶縁膜１３０が形成されることもある。
次いで、埋没絶縁膜１３０をエッチング保護膜として、素子分離膜１１０を所定高さエッチングする。これにより、埋没絶縁膜１３０の反対側にあるフィン１０５ａ，１０５ｂの外側面の上部が露出される。
図５を参照すれば、フィン１０５ａ，１０５ｂの外側面の上部を覆うゲート絶縁膜１４０を形成する。例えば、ゲート絶縁膜１４０は、フィン１０５ａ，１０５ｂの露出された表面を酸化させて形成しうる。しかし、この実施形態の変形された例では、ゲート絶縁膜１４０が、ＣＶＤ法で形成されることもあり、この場合、ゲート絶縁膜１４０は、埋没絶縁膜１３０を横切って相互連結される。
次いで、埋没絶縁膜１３０を横切って延び、ゲート絶縁膜１４０を覆うゲート電極１４５を形成する。例えば、ゲート電極１４５は、ポリシリコン層、金属層または金属シリサイド層を形成した後、これをパターニングすることによって形成しうる。
次いで、埋没絶縁膜１３０をエッチングしてコンタクトホール（図示せず）を形成してフィン１０５ａ，１０５ｂの上面の一部分及び半導体柱１０５ｄの上面を露出する。次いで、フィン１０５ａ，１０５ｂの上面に連結され、半導体柱１０５ｄ上に載置されるように、コンタクトプラグ１５０を形成する。例えば、コンタクトプラグ１５０は、ポリシリコン層、金属層または金属シリサイド層を形成した後、これをパターニングすることによって形成しうる。
次いで、当業者に公知の方法によって、半導体素子を完成しうる。
図６は、本発明の第２実施形態による半導体素子及びその製造方法を示す斜視図である。この実施形態の半導体素子は、図５の半導体素子でＭＯＳトランジスタ構造をメモリトランジスタ構造に代替したものである。したがって、二つの実施形態で重複する説明は省略する。
図６を参照すれば、メモリトランジスタ構造は、一対のトンネリング絶縁膜１５５、一対の電荷保存層１６０、ブロッキング絶縁膜１６５及び制御ゲート電極１７０を備えうる。電荷保存層１６０の種類及び構造によって、ブロッキング絶縁膜１６５が省略されることもある。メモリトランジスタは、不揮発性メモリ素子のセル構造として利用される。
トンネリング絶縁膜１５５は、埋没絶縁膜１３０の反対側にあるフィン１０５ａ，１０５ｂの外側面の上部を覆うように形成される。制御ゲート電極１７０は、埋没絶縁膜１３０を横切って延び、フィン１０５ａ，１０５ｂの外側面の上部を覆うように配される。電荷保存層１６０は、トンネリング絶縁膜１５５及びブロッキング絶縁膜１６５の間にそれぞれ介在される。ブロッキング絶縁膜１６５は、制御ゲート電極１７０と電荷保存層１６０との間に介在され、埋没絶縁膜１３０上を横切って延びうる。
この実施形態の変形された例では、トンネリング絶縁膜１５５が、埋没絶縁膜１３０上を横切って延びて相互連結される。電荷保存層１６０も埋没絶縁膜１３０上を横切って延びて相互連結される。この場合、電荷保存層１６０は、局所的な電荷保存性能を有することが望ましい。
例えば、トンネリング絶縁膜１５５及びブロッキング絶縁膜１６５は、酸化膜、窒化膜または高誘電率膜を備えうる。高誘電率膜は、酸化膜及び窒化膜より誘電率が大きい絶縁膜のことを称する。電荷保存層１６０は、ポリシリコン、窒化膜、量子ドットまたはナノクリスタルを備えうる。量子ドットまたはナノクリスタルは、金属またはポリシリコンで構成される。窒化膜、量子ドットまたはナノクリスタルは、局所的な電荷保存性能を有しうる。
この実施形態で、半導体素子は、不揮発性メモリ素子として利用される。したがって、メモリトランジスタ及びコンタクトプラグ１５０は、不揮発性メモリ素子の容量及び構造によって適切な数に選択され、かつ適切な構造に配される。また、フィン１０５ａ，１０５ｂも複数に配列される。例えば、不揮発性メモリ素子がＮＡＮＤ構造を有する場合、コンタクトプラグ１５０は、ビットライン（図示せず）と連結される。他の例として、不揮発性メモリ素子がＮＯＲ構造である場合、コンタクトプラグ１５０は、ソースまたはドレイン電極（図示せず）に連結されることもある。
図７及び図８は、本発明の第３実施形態による半導体素子及びその製造方法を示す斜視図である。
この実施形態による半導体素子は、図５の半導体素子で埋没絶縁膜１３０の構造を変形したものでありうる。したがって、二つの実施形態で重複する説明は省略する。
図８を参照すれば、埋没絶縁膜１３０（図５）の代りに、ブリッジ絶縁膜１３２が提供される。ブリッジ絶縁膜１３２は、フィン１０５ａ，１０５ｂの間にボイド１３５を限定するようにフィン１０５ａ，１０５ｂの上端に形成される。ボイド１３５の体積は、ブリッジ絶縁膜１３２の位置を調節することによって調節される。したがって、ブリッジ絶縁膜１３２は、フィン１０５ａ，１０５ｂの上部まで下側に延びうる。
ボイド１３５は、いかなる絶縁膜より低い誘電率を有する。したがって、ボイド１３５は、フィン１０５ａ，１０５ｂの間の誘電率を低下させるのに最も効果的である。これにより、フィン１０５ａ，１０５ｂ間の信号干渉が抑制される。この実施形態では、半導体柱１０５ｄが、ボイド１３５をフィン１０５ａ，１０５ｂの長手方向に沿って限定しうる。したがって、半導体柱１０５ｄは、導電層、例えば、金属またはポリシリコンがボイド１３５の内部に浸透することを防ぎうる。したがって、ボイド構造の半導体素子の信頼性が高まりうる。
この実施形態による半導体素子の製造方法は、図１ないし図５の半導体素子の製造方法を参照しうる。但し、この実施形態では、図４の埋没絶縁膜１３０の形成工程が図７のブリッジ絶縁膜１３２の形成工程に代替される。
図７を参照すれば、フィン１０５ａ，１０５ｂ及び半導体柱１０５ｄの形成後、フィン１０５ａ，１０５ｂの上面を連結するようにブリッジ絶縁膜１３２を形成する。これにより、フィン１０５ａ，１０５ｂ、半導体柱及びブリッジ絶縁膜１３２の間にボイド１３５が限定される。
図８を参照すれば、ＭＯＳトランジスタ構造１０５ｄ及びコンタクトプラグ１５０を形成しうる。ＭＯＳトランジスタ構造の形成は、図５の工程で、埋没絶縁膜１３０の代りにブリッジ絶縁膜１３２を形成することによって容易に実施しうる。
図９は、本発明の第４実施形態による半導体素子及びその製造方法を示す斜視図である。
この実施形態による半導体素子は、図６の半導体素子で埋没絶縁膜１３０の構造を変形したものでありうる。したがって、実施形態で重複する説明は省略する。
図９を参照すれば、埋没絶縁膜１３０（図６）の代りに、ブリッジ絶縁膜１３２が提供される。ブリッジ絶縁膜１３２は、フィン１０５ａ，１０５ｂと半導体柱１５０との間にボイド１３２を限定し、その詳細な説明は、図７及び図８を参照しうる。前述したように、ボイド１３２は、フィン１０５ａ，１０５ｂに形成されたメモリトランジスタの干渉を減らせる。
この実施形態による半導体素子の製造方法は、図１ないし図４及び図６の半導体素子の製造方法を参照しうる。但し、この実施形態では、図４の埋没絶縁膜１３０の形成工程が図７のブリッジ絶縁膜１３２の形成工程に代替される。
図９を参照すれば、ブリッジ絶縁膜１３２の形成後、メモリトランジスタ構造及びコンタクトプラグ１５０を形成しうる。メモリトランジスタ構造の形成は、図６の工程で埋没絶縁膜１３０の代りにブリッジ絶縁膜１３２を形成することによって容易に実施しうる。
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能である。
本発明は、半導体素子関連の技術分野に適用可能である。
本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。 本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。 本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。 本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。 本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。 本発明の第２実施形態による半導体素子及びその製造方法を示す斜視図である。 本発明の第３実施形態による半導体素子及びその製造方法を示す斜視図である。 本発明の第３実施形態による半導体素子及びその製造方法を示す斜視図である。 本発明の第４実施形態による半導体素子及びその製造方法を示す斜視図である。
符号の説明
１０５ 活性領域
１０５ａ，１０５ｂ フィン
１０５ｃ ボディ
１０５ｄ 半導体柱
１１０ 素子分離膜
１１５ スペーサ絶縁膜
１２０ マスク層
１３０ 埋没絶縁膜
１４０ ゲート絶縁膜
１４５ ゲート電極
１５０ コンタクトプラグ

Claims (18)

  1. 活性領域として機能する少なくとも一対のフィンを備える半導体基板と、
    前記少なくとも一対のフィンの一部分の間に前記一対のフィンを連結するように介在された半導体柱と、
    前記少なくとも一対のフィンの上面に電気的に連結されるように前記半導体柱上に形成されたコンタクトプラグと、を備えることを特徴とする半導体素子。
  2. 前記少なくとも一対のフィン及び前記半導体柱は、同じ半導体物質で形成されたことを特徴とする請求項１に記載の半導体素子。
  3. 前記半導体基板は、バルク半導体ウェーハを備え、前記少なくとも一対のフィン及び前記半導体柱は、前記バルク半導体ウェーハをエッチングして形成されたことを特徴とする請求項１に記載の半導体素子。
  4. 前記半導体基板は、前記少なくとも一対のフィンの下端を連結するボディをさらに備えることを特徴とする請求項１に記載の半導体素子。
  5. 前記少なくとも一対のフィンと前記半導体柱との間に介在された埋没絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
  6. 前記埋没絶縁膜を横切って延び、前記埋没絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面の一部分を覆うゲート電極と、
    前記少なくとも一対のフィンの外側面と前記ゲート電極との間に介在されたゲート絶縁膜と、をさらに備えることを特徴とする請求項５に記載の半導体素子。
  7. 前記埋没絶縁膜を横切って延び、前記埋没絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面の一部分を覆う制御ゲート電極と、
    前記少なくとも一対のフィンの外側面と前記制御ゲート電極との間にそれぞれ介在された一対の電荷保存層と、
    前記少なくとも一対のフィンの外側面と前記電荷保存層との間にそれぞれ介在された一対のトンネリング絶縁膜と、をさらに備えることを特徴とする請求項５に記載の半導体素子。
  8. 前記少なくとも一対のフィンと前記半導体柱との間にボイドが限定されるように、前記少なくとも一対のフィンの上端を連結するブリッジ絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
  9. 前記ブリッジ絶縁膜を横切って延び、前記ブリッジ絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面の一部分を覆うゲート電極と、
    前記少なくとも一対のフィンの外側面と前記ゲート電極との間にそれぞれ介在された一対のゲート絶縁膜と、をさらに備えることを特徴とする請求項８に記載の半導体素子。
  10. 前記ブリッジ絶縁膜を横切って延び、前記ブリッジ絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面の一部分を覆う制御ゲート電極と、
    前記少なくとも一対のフィンの外側面と前記制御ゲート電極との間にそれぞれ介在された一対の電荷保存層と、
    前記少なくとも一対のフィンの外側面と前記電荷保存層との間にそれぞれ介在された一対のトンネリング絶縁膜と、をさらに備えることを特徴とする請求項８に記載の半導体素子。
  11. 活性領域を限定するように半導体基板に素子分離膜を形成する工程と、
    前記活性領域をエッチングし、少なくとも一対のフィンと前記少なくとも一対のフィンの一部分の間に前記少なくとも一対のフィンを連結するように介在された半導体柱とを形成する工程と、
    前記少なくとも一対のフィンの上面に、電気的に連結されるように前記半導体柱上にコンタクトプラグを形成する工程と、を含むことを特徴とする半導体素子の製造方法。
  12. 前記少なくとも一対のフィン及び前記半導体柱を形成する工程は、
    前記素子分離膜の上端の側壁に、活性領域の両エッジ部分を覆うスペーサ絶縁膜を形成する工程と、
    前記スペーサ絶縁膜を横切って延び、前記活性領域の一部分を覆うマスク層を形成する工程と、
    前記スペーサ絶縁膜及び前記マスク層をエッチング保護膜として、前記活性領域をエッチングする工程と、を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記コンタクトプラグを形成する前に、前記少なくとも一対のフィンと前記半導体柱との間を埋め込む埋没絶縁膜を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
  14. 前記埋没絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面を覆う一対のゲート絶縁膜を形成する工程と、
    前記埋没絶縁膜を横切って延び、前記一対のゲート絶縁膜を覆うゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記埋没絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面を覆う一対のトンネリング絶縁膜を形成する工程と、
    前記一対のトンネリング絶縁膜をそれぞれ覆う一対の電荷保存層を形成する工程と、
    前記埋没絶縁膜を横切って延び、前記一対の電荷保存層を覆う制御ゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  16. 前記コンタクトプラグを形成する前に、前記少なくとも一対のフィンと前記半導体柱との間にボイドを限定するように、前記少なくとも一対のフィンの上部を連結するブリッジ絶縁膜を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
  17. 前記ブリッジ絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面を覆う一対のゲート絶縁膜を形成する工程と、
    前記ブリッジ絶縁膜を横切って延び、前記一対のゲート絶縁膜を覆うゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記ブリッジ絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面を覆う一対のトンネリング絶縁膜を形成する工程と、
    前記一対のトンネリング絶縁膜をそれぞれ覆う一対の電荷保存層を形成する工程と、
    前記ブリッジ絶縁膜を横切って延び、前記一対の電荷保存層を覆う制御ゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
JP2007337757A 2006-12-27 2007-12-27 半導体素子及びその製造方法 Pending JP2008166808A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060135005A KR101225641B1 (ko) 2006-12-27 2006-12-27 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
JP2008166808A true JP2008166808A (ja) 2008-07-17

Family

ID=39265237

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007337757A Pending JP2008166808A (ja) 2006-12-27 2007-12-27 半導体素子及びその製造方法

Country Status (5)

Country Link
US (1) US7829932B2 (ja)
EP (1) EP1939942A3 (ja)
JP (1) JP2008166808A (ja)
KR (1) KR101225641B1 (ja)
CN (1) CN101211913A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5838530B1 (ja) * 2014-03-05 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5838529B1 (ja) * 2014-03-05 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2017152731A (ja) * 2017-05-01 2017-08-31 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP2020521319A (ja) * 2017-05-23 2020-07-16 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ Ｖｆｅｔアーキテクチャ内の超長チャネル・デバイス

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886643B1 (ko) * 2007-07-02 2009-03-04 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
KR101140010B1 (ko) * 2011-02-28 2012-06-14 에스케이하이닉스 주식회사 반도체 소자 및 그 형성방법
US9105660B2 (en) 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
CN102956466B (zh) * 2011-08-26 2016-11-16 联华电子股份有限公司 鳍状晶体管与其制作方法
CN103000688B (zh) * 2011-09-16 2015-03-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及形成方法
CN103579248B (zh) * 2012-08-09 2016-02-10 旺宏电子股份有限公司 半导体结构及其制造方法与操作方法
US9224611B2 (en) * 2012-08-09 2015-12-29 Macronix International Co., Ltd. Semiconductor structure and manufacturing method and operating method of the same
US8866204B2 (en) 2013-01-30 2014-10-21 Stmicroelectronics, Inc. Method to form finFET/trigate devices on bulk semiconductor wafers
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
KR102114345B1 (ko) * 2013-09-24 2020-05-22 삼성전자주식회사 반도체 소자
US9305930B2 (en) * 2013-12-11 2016-04-05 Globalfoundries Inc. Finfet crosspoint flash memory
US9373706B2 (en) 2014-01-24 2016-06-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
CN104253160B (zh) * 2014-07-31 2017-07-07 上海华力微电子有限公司 一种具有凸面栅极结构的B4‑Flash
JP6555624B2 (ja) * 2014-09-19 2019-08-07 インテル・コーポレーション マイクロ電子トランジスタ内の漏洩を低減するバッファを作成するための装置及び方法
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
CN107958843A (zh) * 2017-11-22 2018-04-24 上海华力微电子有限公司 一种鳍式场效晶体管及其制作方法
US10727240B2 (en) * 2018-07-05 2020-07-28 Silicon Store Technology, Inc. Split gate non-volatile memory cells with three-dimensional FinFET structure
US11362100B2 (en) 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6458662B1 (en) 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
KR100521377B1 (ko) * 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
US6914277B1 (en) 2003-10-01 2005-07-05 Advanced Micro Devices, Inc. Merged FinFET P-channel/N-channel pair
WO2005091374A1 (ja) 2004-03-19 2005-09-29 Nec Corporation 半導体装置及びその製造方法
JP4195409B2 (ja) 2004-04-09 2008-12-10 株式会社東芝 半導体記憶装置
KR100621628B1 (ko) 2004-05-31 2006-09-19 삼성전자주식회사 비휘발성 기억 셀 및 그 형성 방법
JP4064955B2 (ja) * 2004-09-30 2008-03-19 株式会社東芝 半導体装置及びその製造方法
JP2006128494A (ja) 2004-10-29 2006-05-18 Toshiba Corp 半導体集積回路装置及びその製造方法
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US7271448B2 (en) 2005-02-14 2007-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple gate field effect transistor structure
US7368787B2 (en) 2005-05-19 2008-05-06 International Business Machines Corporation Fin field effect transistors (FinFETs) and methods for making the same
JP4718908B2 (ja) * 2005-06-14 2011-07-06 株式会社東芝 半導体装置および半導体装置の製造方法
KR100645065B1 (ko) 2005-06-23 2006-11-10 삼성전자주식회사 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
KR100657964B1 (ko) * 2005-07-22 2006-12-14 삼성전자주식회사 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자 및 랜덤 액세스 메모리
KR100652433B1 (ko) 2005-09-08 2006-12-01 삼성전자주식회사 다중 비트 저장이 가능한 비휘발성 메모리 소자 및 그 제조방법
KR100668350B1 (ko) * 2005-12-20 2007-01-12 삼성전자주식회사 낸드 구조의 멀티-비트 비휘발성 메모리 소자 및 그 제조방법
EP1804282A1 (en) * 2005-12-29 2007-07-04 Interuniversitair Microelektronica Centrum vzw ( IMEC) Methods for manufacturing dense integrated circuits
US7560344B2 (en) 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5838530B1 (ja) * 2014-03-05 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5838529B1 (ja) * 2014-03-05 2016-01-06 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP2017152731A (ja) * 2017-05-01 2017-08-31 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法及び半導体装置
JP2020521319A (ja) * 2017-05-23 2020-07-16 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ Ｖｆｅｔアーキテクチャ内の超長チャネル・デバイス
JP7018963B2 (ja) 2017-05-23 2022-02-14 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｖｆｅｔアーキテクチャ内の超長チャネル・デバイス

Also Published As

Publication number Publication date
KR20080060657A (ko) 2008-07-02
EP1939942A3 (en) 2010-06-23
EP1939942A2 (en) 2008-07-02
US20080157182A1 (en) 2008-07-03
KR101225641B1 (ko) 2013-01-24
CN101211913A (zh) 2008-07-02
US7829932B2 (en) 2010-11-09

Similar Documents

Publication Publication Date Title
JP2008166808A (ja) 半導体素子及びその製造方法
US7807517B2 (en) Method of fabricating a semiconductor device having a single gate electrode corresponding to a pair of fin-type channel regions
US7309634B2 (en) Non-volatile semiconductor memory devices using prominences and trenches
KR100763337B1 (ko) 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
US7923331B2 (en) Method of fabricating recess channel transistor having locally thick dielectrics and related devices
JP2007251177A (ja) ボイドが限定された一対のフィンを有する不揮発性メモリ素子及びその製造方法
US20070122970A1 (en) Methods of fabricating memory devices with memory cell transistors having gate sidewall spacers with different dielectric properties
JP2007036242A (ja) フィン型チャンネル領域を有する不揮発性メモリ素子及びその製造方法
JP2004241780A (ja) 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路
JP2006303451A (ja) 半導体装置及び半導体装置の製造方法
JP2008124478A (ja) ボイドの限定された一対のフィンを有する半導体素子及びその製造方法
US8471295B2 (en) High density flash memory device, cell string and fabricating method thereof
US10910387B2 (en) Semiconductor devices
JP2007258725A (ja) 半導体メモリ素子及びその製造方法
US20180337249A1 (en) Spacer structure and manufacturing method thereof
US8198662B2 (en) Semiconductor memory device and method of manufacturing the same
US8878253B2 (en) Semiconductor devices
JP2006100790A (ja) 半導体装置及びその製造方法
CN111739892A (zh) 闪存存储器及其制造方法
TWI754722B (zh) 半導體裝置的布局、半導體裝置及其形成方法
KR100538075B1 (ko) 플래시 메모리 소자의 제조 방법
US20200152648A1 (en) Semiconductor device
JP2008034820A (ja) 不揮発性メモリ素子及びその製造方法
JP2003243544A (ja) 不揮発性半導体記憶装置およびその製造方法
CN109300898B (zh) Sram存储器及其形成方法