KR100633646B1 - 트랜지스터, 메모리 셀 어레이 및 트랜지스터 제조 방법 - Google Patents
트랜지스터, 메모리 셀 어레이 및 트랜지스터 제조 방법 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 239000003990 capacitor Substances 0.000 claims description 70
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 61
- 238000000034 method Methods 0.000 claims description 61
- 125000006850 spacer group Chemical group 0.000 claims description 49
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 47
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 45
- 238000005530 etching Methods 0.000 claims description 26
- 239000011810 insulating material Substances 0.000 claims description 22
- 239000000377 silicon dioxide Substances 0.000 claims description 19
- 235000012239 silicon dioxide Nutrition 0.000 claims description 19
- 238000003860 storage Methods 0.000 claims description 19
- 239000007772 electrode material Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 49
- 229920005591 polysilicon Polymers 0.000 description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 40
- 229910052710 silicon Inorganic materials 0.000 description 38
- 239000010703 silicon Substances 0.000 description 38
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- 239000000463 material Substances 0.000 description 19
- 238000002513 implantation Methods 0.000 description 18
- 230000002093 peripheral effect Effects 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- 229910052721 tungsten Inorganic materials 0.000 description 11
- 239000010937 tungsten Substances 0.000 description 11
- 230000008569 process Effects 0.000 description 9
- 239000000945 filler Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 239000002210 silicon-based material Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/056—Making the transistor the transistor being a FinFET
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
트랜지스터, 메모리 셀 어레이 및 트랜지스터의 제조 방법이 개시된다. 일 실시예에 있어서, 본 발명은, 반도체 기판에 적어도 부분적으로 형성되는 트랜지스터를 제공하는데, 이 트랜지스터는 제 1 및 제 2 소스/드레인 영역, 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 채널 영역을 구비하고, 상기 채널 영역은 반도체 기판에 배치되고, 그리고 상기 채널 영역을 따라 배치되고, 상기 채널 영역과는 전기적으로 절연되어 상기 제 1 및 제 2 소스/드레인 영역사이에 흐르는 전류를 제어하는 게이트 전극을 구비하는데, 상기 채널 영역은 채널이 릿지 형상을 갖는 핀 영역(fin-area)을 가지며, 상기 릿지는 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 수직인 단면에서 상부 면과 두 측면을 가지며, 상기 상부면은 상기 반도체 기판의 표면 아래에 배치되고, 상기 게이트 전극은 상기 상부 면과 두 측면을 따라 배치된다.
Description
도 1a 내지 도1c는 본 발명의 트랜지스터의 실시예를 예시한 도면.
도 2a 내지 도 2w는 본 발명의 메모리 셀 어레이의 일 실시예를 도시한 도면.
도 3a 내지 도 3l은 본 발명의 메모리 셀 어레이의 다른 실시예를 도시한 도면.
도 4a 내지 도 4j는 본 발명의 메모리 셀 어레이의 다른 실시예를 도시한 도면.
도 5a 내지 도 5k는 본 발명의 메모리 셀 어레이의 다른 실시예를 도시한 도면.
도 6은 본 발명의 트랜지스터가 이용될 수 있는 메모리 장치의 평면도.
도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 10: 기판 표면
11: 핀 영역 11a: 릿지의 상부 면
11b: 릿지의 측면 12: 활성 영역
12a: 통과 워드 라인에 인접한 활성 영역 121: 제 1 소스/드레인 영역
121': 소량 도핑된 제 1 소스/드레인 영역
121": 다량 도핑된 제 1 소스/드레인 영역
122: 제 2 소스/드레인 영역 125: 좁은 핀 영역
14: 채널 15: 전류로
15a, 15b 15c: 전류로의 부품 16: 트랜지스터
17: 패드 질화막 181: 희생 산화막
181': 희생 산화막 182: Si3N4막
183: SiO2 막 184, 185: 폴리실리콘막
186: Si3N4 막 187: 폴리실리콘막
188: Si3N4 막 2: 절연 트렌치
23: 절연 트렌치 3: 트렌치 캐패시터
31: 내부 전극 32: 절연 칼라
33: 매설 트랩 34: 트렌치 상부 산화막
35: 스트랩 마스크 개구 36: 폴리실리콘 충전부
37: 스트랩 Si3N4 스페이서 38: 표면 스트랩
4: 적층형 캐패시터 41: 지원 접촉부
42: 캐패시터 접촉부 43: 캐패시터 접촉 마스크
51: 하드 마스크층 52: 하드 마스크층
6: 접촉 영역 마스크 개구 61: 비트 라인 접촉부
62: 비트 라인 절연층 7: 그루브 마스크 개구
71: 폴리실리콘 하드 마스크층 72: 포토레지스트막
73: 실리콘 그루브 73': Si 잔류물
74: 포켓 구조 74': 포켓 구조
75: 산화 표면 8: 워드 라인
8a: 활성 워드 라인 8b: 통과 워드 라인
80: 절연물 81a: Si3N4 캡
81b: Si3N4 스페이서 801: SiO2 막
811: 폴리실리콘막 82: 텅스텐층
83: GC 접속 라인 85: 게이트 전극
851: 플레이트 영역 852: 그루브 영역
853: GC 마스크 개구 854: 형성된 GC 영역
86: GC 내부 스페이서 87: 내부 스페이서
9: 비트 라인 90: 비트 라인 접촉 지원 구조
91: 비트 라인 절연막 92: 비트 라인 절연기
93: 제 1 접촉 영역 94: 제 2 접촉 영역
95: 감지 증폭기 96: 워드 라인 구동기
97: 코어 회로 98: 지원 회로
99: 주변 부분 100: 메모리 셀
본 발명은, 트랜지스터, 이 트랜지스터를 일체화하는 복수의 메모리 셀을 구비하는 메모리 셀 어레이 및 트랜지스터를 제조하는 방법에 관한 것이다.
동적 DRAM(dynamic random access memory)의 메모리 셀은, 저장되는 정보를 나타내는 전기 전하를 저장하기 위한 저장용 캐패시터(storage capacitor) 및 이 저장용 캐패시터를 어드레싱(address)하는 접속 트랜지스터(access transistor)로 이루어진다. 접속 트랜지스터는, 제 1 및 제 2 소스/드레인 영역, 이 제 1 및 제 2 소스/드레인 영역과 인접한 도전 채널(conductive channel) 및 상기 제 1 및 제 2 소스/드레인 영역 사이에 흐르는 전류를 제어하는 게이트 전극을 구비한다. 트랜지스터는 통상 반도체 기판에 형성된다. 저장용 캐패시터에 저장된 정보는 접속 트랜지스터를 어드레싱함으로써 읽어 내어지거나 그에 기록된다. 접속 트랜지스터의 채널 길이의 하부 경계면(lower boundary)이 있는데, 그 이하에서는 어드레스되지 않은(non-addressed) 상태의 접속 트랜지스터의 절연 특성이 만족스럽지 못하게 된다. 유효 채널 길이 Leff의 하부 경계면에 의해 반도체 기판의 기판 표면쪽에 수 평으로 형성된 접속 트랜지스터를 갖는 평면 트랜지스터(planar transistor)의 확장성(scalability)이 제한된다.
수직의 트랜지스터 셀에 의해 메모리 셀을 형성하는데 필요한 표면 영역을 유지하면서 채널 길이를 향상할 수 있다. 이러한 수직의 트랜지스터 셀에 있어서, 접속 트랜지스터의 소스/드레인 영역뿐만 아니라 채널 영역이 기판 표면에 수직인 방향으로 정렬된다. 수직 트랜지스터 셀이 갖는 하나의 문제는 적층 캐패시터에 대한 표면 접촉이 어렵다는데 있다. 따라서 이러한 수직 트랜지스터는 적층 캐패시터를 집적하는데 어려움이 있다.
유효 채널 길이 Leff의 향상에 대한 개념은 리세스(recessed) 채널 트랜지스터를 참조할 수 있는데, 예를 들어 미국특허 제 5,945,707호에 잘 알려져 있다. 이러한 트랜지스터에 있어서, 제 1 및 제 2 소스/드레인 영역은 기판 표면에 대해 수평면에서 정렬된다. 게이트 전극은 리세스 홈에서 정렬되는데 이 홈은 반도체 기판의 트랜지스터의 2개의 소스/드레인 영역 사이에 배치된다. 따라서 유효 채널 길이는 2개의 소스/드레인 영역과 리세스 홈 깊이의 2개의 폴드(fold)사이의 거리의 합으로 된다. 유효 채널 폭 Weff는 최소 구조 크기 F에 대응한다.
다른 공지의 트랜지스터 개념은 FinFET를 참조한다. FinFET의 활성 영역은 통상 2개의 소스/드레인 영역사이의 반도체 기판에 형성된 핀(fin)과 릿지(ridge)형상을 갖는다. 게이트 전극은 그 2면 또는 3면에서 핀을 에워싼다.
일반적으로 메모리 장치는 메모리 셀 어레이뿐만 아니라 주변 부분을 가진 다. 주변 부분은 메모리 셀 어레이을 동작시키기 위한 회로를 구비한다. 메모리 셀의 이러한 일반 원칙을 해치게 되면, 주변 부분이 공간을 많이 차지하게 되고, 또한 예를 들면 비트 라인(bit line)과 워드 라인(word line)의 비례 축소(scaling)로 인해 신뢰성에 문제가 발생한다. 따라서 전술한 문제를 해소할 뿐만아니라 또한 메모리 장치의 주변 부분에서 사용될 수 있는 트랜지스터가 바람직하다.
본 발명의 실시예는, 트랜지스터, 메모리 셀 어레이 및 트랜지스터의 제조 방법을 제공한다. 일 실시예에 있어서, 본 발명은, 반도체 기판에 적어도 부분적으로 형성되는 트랜지스터를 제공하는데, 이 트랜지스터는 제 1 및 제 2 소스/드레인 영역, 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 채널 영역을 구비하고, 상기 채널 영역은 반도체 기판에 배치되고, 그리고 상기 채널 영역을 따라 배치되고, 상기 채널 영역과는 전기적으로 절연되어 상기 제 1 및 제 2 소스/드레인 영역사이에 흐르는 전류를 제어하는 게이트 전극을 구비하는데, 상기 채널 영역은 채널이 릿지 형상을 갖는 핀 영역(fin-area)을 가지며, 상기 릿지는 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 수직인 단면에서 상부 면과 두 측면을 가지며, 상기 상부면은 상기 반도체 기판의 표면 아래에 배치되고, 상기 게이트 전극은 상기 상부면과 두 측면을 따라 배치된다.
첨부 도면은 본 발명의 보다 잘 이해하도록 포함되고, 이 명세서에 통합되고 이 명세서의 일부를 구성한다. 도면은 본 발명의 실시예를 나타내며, 설명과 더불어 본 발명의 원리를 설명한다. 본 발명의 다른 실시예 및 본 발명에서 의도하는 많은 장점은 이하의 상세한 설명을 참조함으로써 보다 잘 이해할 수 있으면 용이하게 알수 있을 것이다. 도면의 요소는 불필요하게 서로 일정한 비율로 되지 않는다. 동일한 도면 부호는 대응하는 동일한 구성요소를 나타낸다.
이하의 상세한 설명에 있어서, 도면을 참조하는데 이 도면은 본 발명이 실시되는 특정 실시예의 일부를 구성하며, 설명의 목적으로 도시된다. 여기서 방향을 가리키는 용어 "상부", "바닥", "정면", "배면", "상승","하강" 등은 도시된 도면의 방위와 관련되어 사용된다. 본 발명의 부품이 여러 다른 방위에 배치되므로, 상기 방향을 가리키는 용어는 설명의 목적으로 사용되고, 제한하기 위함은 아니다. 다른 실시예가 사용될 수 있으며, 본 발명의 영역을 일탈하지 않고 구조에 대한 논리적 변경을 할 수 있을 것이다. 따라서 이하의 상세한 설명은, 제한의 의미로 적용되지 않으며, 본 발명의 영역은 청구범위로 제한된다.
본 발명은 종래 기술의 문제를 해소하는 트랜지스터를 제공하고, 본 발명은 메모리 셀 어레이뿐만 아니라 트랜지스터의 제조 방법을 제공한다.
이들 및 다른 것은 반도체 기판에 적어도 부분적으로 형성되는 트랜지스터로서, 제 1 소스/드레인 영역, 상기 제 1 소스/드레인 영역을 저장용 캐패시터의 전극과 접속하기 위한 제 1 접촉 영역, 제 2 소스/드레인 영역, 상기 제 2 소스/드레 인 영역을 비트 라인과 접속하기 위한 제 2 접촉 영역, 상기 제 1 및 제 2 소스/드레인 영역을 접속하고, 상기 반도체 기판에 배치되는 채널 영역, 및 상기 채널 영역을 따라 배치되고, 게이트 절연층에 의해 상기 채널 영역으로부터 전기 절연되는 게이트 전극을 구비하되, 상기 게이트 전극은, 상기 제 1 및 제 2 소스/드레인 영역사이에 흐르는 전류를 제어하고, 상기 채널 영역은, 이 채널 영역이 핀 형상을 갖고, 상기 게이트 전극이 상이 채널 영역의 3면에 배치된 핀 영역을 구비하고, 제 1 및 제 2 접촉 영역을 접속하는 전류로(current path)가 상기 전류의 방향이 제 1 수직 방향의 성분을 갖는 제 1 수직 영역, 상기 전류의 방향이 수평 성분을 갖는 수평 영역 및, 상기 전류의 성분이 제 2 방향의 성분을 갖는 제 2 수직 영역을 포함하고, 상기 제 1 수직 방향이 상기 제 2 수직 방향에 대향하도록 되어있는, 트랜지스터에 의해 달성된다.
따라서 본 발명의 트랜지스터는, 릿지 또는 핀 형상을 갖는 활성 영역을 구비한 FinFET로서 실시된다. 그러므로 제 1 및 제 2 소스/드레인 영역을 접속하는 도전 채널이 충분히 공핍될 수 있어서 트랜지스터의 차단 전류(off-current)가 감소된다. 또한 상기 전류로는 추가적으로 수직 성분을 가지므로, 차단 전류가 더욱 감소될 수 있다.
본 발명은 또한 반도체 기판에 적어도 부분적으로 형성되는 트랜지스터로서, 제 1 소스/드레인 영역, 제 2 소스/드레인 영역, 상기 제 1 및 제 2 소스/드레인 영역을 접속하고, 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 의해 형성된 제 1 방향이 형성되는, 상기 반도체 기판에 배치된 채널 영역, 그리고 상기 채널 영역을 따라 배치되고, 게이트 절연층에 의해 상기 채널 영역으로부터 전기 절연되는 게이트 전극을 포함하고, 상기 게이트 전극은 상기 제 1 및 제 2 소스/드레인 영역사이에 흐르는 전류를 제어하고, 상기 채널 영역은 채널이 핀 형상을 갖는 핀 영역을 구비하고, 상기 핀이 상기 제 1 방향에 수직인 단면에서 상부 면과 두 측면을 가지며, 상기 상부 면은 상기 반도체 기판의 표면 아래에 배치되고, 상기 게이트 전극은 상기 상부 면과 상기 두 측면을 따라 배치되는, 트랜지스터를 추가로 제공한다.
바람직한 실시예에 따르면, 기판 표면에 수직인 방향에서 측정된 상부 면과 상기 기판 표면사이의 거리는 10 내지 200㎚이다. 상부 면과 상기 기판 사이의 거리가 10㎚ 이하이면, 본 발명의 특징적인 효과가 너무 미약해진다. 반대로 상부 면과 기판 표면사이의 거리가 200㎚ 이상이면, 채널 길이 그리고 이에 따라 채널 저항이 현저하게 증가한다.
또한 본 발명은, 복수의 메모리 셀, 제 1 방향에 배치된 복수의 비트 라인 및 상기 제 1 방향에 교차하는 제 2 방향에 배치된 복수의 워드 라인을 구비하는 메모리 셀 어레이로서, 하나의 메모리 셀이 저장용 캐패시터, 반도체 기판에 적어도 부분적으로 형성되는 트랜지스터를 구비하는데, 이 트랜지스터가 제 1 소스/드레인 영역, 제 2 소스/드레인 영역, 상기 제 1 및 제 2 소스/드레인 영역을 접속하고, 상기 반도체 기판에 배치된 채널 영역, 그리고 상기 채널 영역을 따라 배치되고, 상기 채널 영역으로부터 전기 절연되는 게이트 전극을 포함하고, 상기 게이트 전극은 상기 제 1 및 제 2 소스/드레인 영역사이에 흐르는 전류를 제어하고, 상기 채널 영역은 채널이 핀 형상을 갖는 핀 영역을 구비하고, 상기 핀이 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 수직인 단면에서 상부 면과 두 측면을 가지며, 상기 상부 면은 상기 반도체 기판의 표면 아래에 배치되고, 상기 게이트 전극은 상기 상부 면과 상기 두 측면을 따라 배치되고, 상기 워드 라인 각각은 복수의 게이트 전극에 전기 접속되고, 상기 트랜지스터 각각의 제 2 소스/드레인 영역은 비트 라인 접촉을 통해 상기 복수의 비트 라인중 하나와 접속된다.
또한, 본 발명은 반도체 기판에 트랜지스터를 제조하는 방법을 제공하는데, 이 방법은, 반도체 기판을 제공하는 단계, 트랜지스터가 형성되는 활성 영역을 수평으로 형성하도록 상기 반도체 기판의 표면에 2개의 절연 트렌치(trench)를 형성하는 단계, 상기 절연 트렌치를 절연 물질로 충전하는 단계, 게이트 절연 물질에 의해 상기 활성 영역으로부터 절연된 게이트 전극을 제공하는 단계, 제 1 및 제 2 소스/드레인 영역을 제공하는 단계를 포함하는데, 도전 채널이 상기 제 1 및 제 2 소스/드레인 영역사이에 형성되고, 제 1 방향이 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 의해 형성되고, 상기 게이트 전극을 제공하는 단계는, 상기 활성 영역내에 그루브(groove)를 형성하는 단계를 포함하고, 상기 그루브는 반도체 기판의 표면에 수직인 방향에서 이 기판의 표면으로부터 제 1 깊이로 연장하고, 이후 상기 그루브에 인접하는 위치에서 상기 각각의 절연 트렌치내에 포켓을 형성하여 상기 2개의 포켓이 상기 그루브와 접속되고, 상기 그루브는 상기 2개의 포켓 사이에 형성되게 하는 단계를 포함하는데, 상기 2개의 포켓은 상기 제 1 깊이 이상의 제 2 깊이로 연장하고, 상기 활성 영역과 상기 그루브사이의 계면에 그리고 상기 활성 영역과 상기 포켓 사이의 계면에 절연 물질을 제공하는 단계, 상기 그루브와 상기 2개의 포켓을 충전하도록 게이트 전극 물질을 증착하는 단계, 상기 게이트 전극 물질을 부분적으로 제거하여 상기 게이트 전극 물질이 상기 그루브 및 상기 2개의 포켓 외측의 부분으로부터 제거되도록 하는 단계를 포함한다.
본 발명에 따르면, 게이트 전극을 제공하는 단계는, 상기 활성 영역내에 그루브를 형성하여 리세스 채널 부분을 형성함으로써 상기 리세스 채널 부분과 상기 게이트 전극을 정렬할 수 있게 하는 단계를 포함한다.
바람직한 실시예에 따르면, 상기 방법은 상기 표면 기판에 나란하고, 상기 제 1 방향에 수직인 방향에서 상기 상기 제 1 깊이와 제 2 깊이 사이의 한 부분에서 상기 활성 영역을 박형화(thinning)하는 단계를 추가로 포함한다.
따라서 게이트 전극으로 둘러싸이게 되는 채널 영역에서 상기 활성 영역을 국부적으로 박형화할 수 있으면서, 게이트 전극 영역 외측에 활성 영역의 부분을 유지할 수 있다. 특히, 소스/드레인의 폭이 유지된다. 따라서 접합 접촉 영역이 박형화되지 않아서 접촉 저항이 감소된다.
다른 실시예에 따르면, 2개의 포켓은 습식 에칭(wet etching)으로 형성된다. 따라서 2개의 포켓은, 그들이 게이트 전극의 그루브 부분에 인접한 부분에만 형성되므로, 자기 정렬 방식으로 형성될 수 있다. 또한, 그루브 부분이 습식 에칭에 의해 형성되는 경우, 메모리 셀 어레이의 통과 워드 라인(passing word line)이 반도체 기판의 표면 근처의 위치에 있게되므로 활성 영역에 인접하는 통과 워드 라인의 영향이 감소되는 방식으로 상기 방법을 실행할 수 있다.
본 발명의 다른 실시예에 따르면, 게이트 전극을 제공하는 단계는 상기 절연 트렌치 각각에 포켓을 형성하는 단계를 포함하는데, 상기 2개의 포켓은, 제 2 깊이로 연장하고, 이후 상기 포켓의 위치에 인접한 위치에서 상기 활성 영역내에 그루브를 형성하여 상기 그루브가 상기 2개의 포켓 사이에 배치되고, 상기 2개의 포켓과 전기적으로 접속되도록 하는 단계를 포함하는데, 상기 그루브는 상기 표면에 수직인 방향에서 상기 반도체 기판의 표면으로부터 제 1 깊이로 연장하고, 상기 제 2 깊이는 상기 제 1 깊이보다 깊으며, 상기 활성 영역과 상기 그루브사이의 계면에 그리고 상기 활성 영역과 상기 포켓 사이의 계면에 게이트 절연 물질을 제공하는 단계, 상기 그루브 및 상기 2개의 포켓을 충전하도록 상기 게이트 전극 물질을 증착하는 단계, 상기 게이트 전극 물질이 상기 그루브 및 상기 2개의 포켓 외측의 부분으로부터 제거되도록 상기 게이트 전극 물질을 부분적으로 제거하는 단계를 포함한다. 이 경우, 포켓들이 서로 나란하게 형성되어 상기 게이트 전극의 포켓과 상기 그루브 부분의 정렬을 형성하도록 하는 것이 특히 바람직하다.
본 발명의 트랜지스터는 캐패시터 및 접속 트랜지스터를 구비하는 DRAM 메모리 셀에서 이용될 수 있다. 그렇지만 본 발명의 트랜지스터는 또한 메모리 장치의 코어 회로(core circurity)에 사용될 수 있다. 특히 본 발명의 트랜지스터는 워드 라인 구동기의 일부를 형성할 수 있다.
또한, 본 발명의 트랜지스터는 임의 종류의 회로 또는 어플리케이션에 사용될 수 있다.
도 1a는 제 1 및 제 2 소스/드레인 영역(121,122)를 접속하는 방향을 따르는 트랜지스터(16)의 단면도이다.
트랜지스터(16)는 제 1 및 제 2 소스/드레인 영역(121,122) 및 이 제 1 및 제 2 소스/드레인 영역(121,122)을 접속하는 채널(14)를 구비한다. 채널의 도전율은 게이트 전극(85)에 의해 제어된다. 활성 영역(12)는 핀 또는 릿지 형상을 가지며, 핀의 3면은 게이트 전극으로 둘러싸여진다.
제 1 및 제 2 소스/드레인 영역(121,122)은 반도체 기판(1)의 표면 영역에 배치된다. 게이트 전극(85)은 그루브 영역(852)과 2개의 플레이트형(plate-like;접시형) 부분(851)을 구비한다. 게이트 전극(85)의 그루브 영역은 기판 표면(10)에서 에칭된 그루브에 배치된다. 따라서 활성 영역의 상부 면은 반도체 기판의 표면(10)보다 깊은 깊이에 배치된다. 플레이트형 부분은 기술한 단면 앞 뒤에 놓이는 평면에서 연장하므로 파선으로 도시한다. 그루브 영역(852)의 하부 부분은 게이트 산화막(80)에 의해 실리콘 재료로부터 전기적으로 절연된다. 제 1 및 제 2 소스/드레인 영역(121,122)은 실리콘 질화막 스페이서(86)에 의해 그루브 부분(852)으로부터 전기 절연된다. 또한 희생 실리콘 산화막(181)은 실리콘 질화 스페이서(86)와 제 1 및 제 2 소스/드레인 영역(121,122)사이에 배치된다. 제 1 접촉 영역(93)은 제 1 소스/드레인 영역(121)과 저장용 캐패시터를 전기적으로 접속하도록 제공되고, 제 2 접촉 영역(94)은 제 2 소스/드레인 영역(121)과 비트 라인(도시 않음)을 전기적으로 접속하도록 제공된다.
제 1 및 제 2 접촉 영역(93,94)의 상세한 실시를 본 발명의 제 1 내지 제 4 실시예를 참조로 이하 설명한다.
게이트 전극(85)은 통상 폴리실리콘으로 만들어진다. 제 1 및 제 2 소스/드레인 영역(121,122)은 낮게 n-도핑된 실리콘 영역으로 실시되므로, 우수한 전기 도전율을 나타낸다. 선택적으로 제 1 소스/드레인 영역(121) 또는 소스/드레인 영역(121,122) 모두는 또한 소량 도핑된 영역(도시 않음)을 포함하는데, 이 영역은 채널 영역과 각기 다량 도핑된 영역 사이에 배치된다. 채널(14)은 낮게 p- 도핑되므로 게이트 전극(52)에 적당한 전압이 인가되지 않는한 제 2 소스/드레인 영역으로부터 제 1 소스/드레인 영역을 절연시킨다.
제 1 및 제 2 접촉 영역(93,94)사이의 전류로는 첫째로 제 1 수직 방향 즉, 하방에서 연장한 후 수직 방향에서 연장한 다음 상기 제 1 수직 방향에 반대인 제 2 수직 방향에서 연장한다. 다르게 말하면, 전류로는 채널 영역(14)뿐만 아니라 소스/드레인 영역(121)으로부터 접촉 영역(93,94)까지의 간격을 포함한다.
따라서, 제 1 소스/드레인 영역(93)에서 제 2 소스/드레인 영역(94)으로 흐르는 전류는 첫째로 약하게 게이트된(weakly gated) 수직 경로를 가진 후, 강하게 게이트된 수직 경로, 이어서 강하게 게이트된 수평 경로, 강하게 게이트된 수직 경로 그후 약하게 게이트된 수직 경로를 가진다. 다르게 말하면, 상기 전류로는 기판 표면에 형성된 리세스에서 연장하는 부분을 가지므로, 다량 도핑된 제 1 및 제 2 소스/드레인 영역(121,122)사이의 최소 간격은 활성 영역이 기판 표면을 따라 배치되고, 전류로가 단지 수평 경로만을 포함하는 FinFET에 비해 증가된다. 따라서 소스/드레인 영역-채널 접합부에서의 전계 그리고 이에 따라 누설 전류가 감소한 다. 더욱이 다량 도핑된 영역(121,122)은 스페이서 부분(86)에 의해 게이트 전극(852)으로부터 차단되므로 다량 도핑된 영역의 게이트 전극의 전계의 영향이 감소된다.
도 1b는 도1a의 방향에 수직인 방향에서의 트랜지스터의 단면도이다. 특히 좁은 폭을 갖는 활성 영역의 한 부분인, 활성 영역의 핀 영역(11)의 단면이 도시되는데, 상기 핀 영역은 그 3면상에서 게이트 전극에 의해 둘러싸여진다. 핀 영역(11)에 있어서, 활성 영역은 릿지와 핀의 형태를 갖는다. 활성 영역은 상부 면(11a)과 2개의 측면(11b)를 가지며, 상부 면(11a)의 길이는 측면(11b)의 길이보다 작다.
도 1b에 있어서, 게이트 전극(85)의 플레이트형 부분(851)은 핀의 측면(11b)을 따라 배치되는 반면, 그루브형 부분은 핀의 상부 면(11a)을 따라 배치된다. 게이트 전극(85)은 게이트 산화막(80)에 의해 핀 영역(11)으로부터 절연된다. 도 1b에서 볼수 있는 바와 같이, 전류로(15)는 도 1b에 도시한 평면에 수직한 방향에 있다.
핀 영역의 좁은 폭으로 인해, 트랜지스터 본체(body)는 완전하게 공핍될 수 있어서 트랜지스터의 차단 전류가 개선될 수 있다. 본 발명의 바람직한 실시예에 따르면, 핀 영역은 국부적으로 박형화되어 채널 영역의 폭은 제 1 및 제 2 소스/드레인 영역의 폭보다 좁게 만들어 진다. 따라서 트랜지스터의 차단 전류가 공지의 트랜지스터에 비해 더욱 개선될 수 있는 동시에 소스/드레인 영역의 접촉 영역은 감소되지 않는다. 따라서 접촉 저항이 증가하지 않는다.
도 1a 및 도 1b에 도시한 구조에 있어서, 채널의 길이 Leff는 제 1 및 제 2 소스/드레인 영역사이의 거리에 대응하고, 또한 채널의 폭은 상기 영역의 폭에 대응하고, 이 영역의 도전율은 게이트 전극에 의해 제어된다. 따라서 채널의 폭은 핀 높이의 2배와 핀 폭의 합 또는, 달리 말하면 릿지의 수평 면의 길이의 2배와 상부 면의 길이에 대응한다. 특히, 채널 길이 Leff는 30 내지 150㎚로 될 수 있고, 더욱이 핀의 높이는 20 내지 100㎚이고, 핀 폭은 10 내지 50㎚로 될 수 있다.
따라서 본 발명의 트랜지스터는, 채널의 폭이 증가됨에 따라 저항이 감소하므로, 종래의 트랜지스터에 비해 개선된 온 전류(on-curent)를 제공한다. 더욱이 트랜지스터는 큰 경사의 서브트레숄드 특성(subthreshold characterics)을 나타내고, 현저하게 감소된 인체 효과(body effect)를 나타낸다. 따라서 온 전류가 더욱 증가된다.
트랜지스터는 추가로 그 채널 길이와 큰 경사의 서브트레숄드 특성으로 인해 종래의 트랜지스터에 비해 개선된 차단 전류를 제공한다.
요약하면, 도1 a 및 도 1b에 도시한 트랜지스터는 개선된 온 전류와 감소된 차단 전류를 결합한 것이다.
도 1c는 도 1a에 도시한 트랜지스터 구조의 변형을 도시한다. 도 1c에 있어서, 제 1 소스/드레인 영역은 다량 도핑된 부분(121")과 소량 도핑된 부분(121')을 구비한다. 소량 도핑된 부분(121')은 제 2 소스/드레인 영역(122)과 같은 깊이로 연장한다.
다량 도핑된 영역(121")과 채널(14)사이에 소량 도핑된 부분(121')을 제공함으로써, 전계가 감소될 수 있으므로 접합 누설 전류가 감소될 수 있다.
일반적으로 말해서, 누설 전류는 게이트 전극이 어드레스되지 않는 경우 저장용 캐패시터로부터 제 2 소스/드레인 영역 또는 실리콘 본체로 흐르는 전류에 대응한다. 특히 제 1 소스/드레인 영역-채널 접합부에서의 전계는 누설 전류에 크게 영향을 미치므로, 제 1 소스/드레인 영역-채널 접합부에서의 전계를 감소시키는 것이 바람직하다. 누설 전류를 감소시킴으로써 유지 시간(retention time) 즉, 정보가 메모리 셀에 인식가능하게 저장되는 시간이 증가될 수 있다.
따라서 본 발명의 발명자가 알아낸 바와 같이, 제 1 및 제 2 소스/드레인 영역의 비대칭 배치 특히, 제 1 소스/드레인 영역(121)이 낮게 그리고 다량 도핑된 부분을 가지고, 소량 도핑된 부분(121')이 제 2 소스/드레인 영역(122)과 같은 깊이로 연장하는 도 1c에 도시된 배치가 크게 바람직하다.
그렇지만, 제 2 소스/드레인 영역(122)이 낮게 그리고 다량 도핑된 부분을 가지고, 소량 도핑된 영역이 다량 도핑된 영역과 채널 영역사이에 배치되는 구성 또한 본 발명의 영역내에 있다. 특히, 낮게 그리고 다량 도핑된 부분을 가지는 제 1 및 제 2 소스/드레인 영역은 대칭 방식으로 배치될 수 있다.
도 1c에 도시된 실시예에 따르면, 소량 도핑된 제 1 소스/드레인 영역(121')의 하부 면은 게이트 전극의 그루브 부분(852)의 하부 가장자리 아래에, 또는 핀 영역의 상부 면보다 아래에 배치된다. 따라서 제 1 소스/드레인 영역의 유효 폭이 현저하게 증가된다. 상기 폭은 주로 온 전류를 결정하므로, 트랜지스터의 온 전류 특성이 더욱 개선된다.
후에 저장용 캐패시터와 접속되는 다량 도핑된 제 1 소스/드레인 영역(121)은 두터운 스페이서(86')에 의해 게이트 전극으로부터 차폐되고, 저장 로드와 접속되는 접합부에서의 전계가 감소된다. 따라서 유지 시간이 더욱 증가한다.
전술한 바와 같이, 전술한 트랜지스터는 메모리 셀의 일부를 형성하는 트랜지스터로서 사용될 수 있다. 더욱이 이 트랜지스터는 워드 라인 구동기의 일부를 형성할 수 있다.
특히, 메모리 장치의 주변 부분에 사용되는 트랜지스터는 트랜지스터의 누설 전류에 대해 덜 심각한 제한을 가진다. 본 발명에 따르면, 청구범위에 한정된 트랜지스터는 명백하게, 누설 전류 특성과 무관하게 여기에 정의된 특징을 포함하는 모든 트랜지스터를 망라하는 것으로 의도된다.
도 2a 내지 2w는 본 발명의 제 1 실시예를 나타내는데, 본 발명의 트랜지스터와 트렌치 캐패시터를 구비한 메모리 셀 어레이을 이용한다.
도 2a는 복수의 메모리 셀(100)을 구비하는 메모리 셀 어레이의 평면도로서, 각각의 메모리 셀은 트렌치 캐패시터(3)와 트랜지스터(6)를 구비한다. 복수의 워드 라인(8)이 제 1 방향에 배치되고, 복수의 비트 라인이 워드 라인(8)에 수직으로 배치된다. 또한, 도 2a에 도시된 사이트(site) Ⅰ,Ⅱ,Ⅲ, 및 Ⅳ는 도 2b에 도시된 단면도가 취해진 방향이다.
특히,Ⅰ에서 Ⅱ로의 단면도는 2개의 인접한 워드 라인(8)사이의 비트 라인에 수직인 단면을 나타내고, Ⅱ에서 Ⅲ로의 단면도는 비트 라인(9)에 수직인 단면을 나타내고, Ⅲ에서 Ⅳ로의 단면도는 워드 라인(8)을 따라 비트 라인(9)에 수직인 단면을 나타낸다.
도 2b는 트렌치 캐패시터를 형성한 후, 메모리 셀을 사이트Ⅰ에서 Ⅱ, Ⅱ에서 Ⅲ, 및 Ⅲ에서 Ⅳ로 절취한 3개의 단면도를 나타낸다. 예를 들어, 도 2b에 도시한 구조는 첫째로, 일반적으로 공지의 방법에 의해 반도체 기판(1)상에 본 분야에 통상적으로 사용되는 패드 산화막(pad oxide layer)(도시 않음)과 실리콘 질화막(17)을 증착시킴으로써 얻어질 수 있다. 이후, 캐패시터는 공지의 방법에 의해 사진식각으로 형성된다. 특히 트렌치 마스크내의 개구에 대응하는 개구는 실리콘 질화막(17)상부에 증착된 하드 마스크층(hard mask layer;도시 않음)내로 에칭된다. 이후 상기 개구는 실리콘 질화막(17), 패드 산화막뿐만 아니라 실리콘 기판(1)내로 에칭된다.
또한, 제 1 캐패시터 전극뿐만 아니라 캐패시터 유전체가 일반적인 공지 방법으로 형성된다. 그 후, 폴리실리콘 충전재(31)가 캐패시터 트렌치내에 충전되고, 폴리실리콘 충전재가 리세스되고 트렌치 캐패시터의 상부에 절연 칼라(32)가 형성되어 이 상부에 형성될 수 있는 기생 트랜지스터를 억제한다. 이 결과의 구조물은 제 2 실리콘 충전재로 충전되고 공지의 방법으로 평면화 된다. 이어서 폴리실리콘 충전재는 매설 스트랩(buried strap)을 형성할 때 실행되는 리세스(3) 에칭 단계와 유사한 방식으로 리세스된다. 특히 폴리실리콘 충전재는 기판 표면(10)아래에 30㎚로 에칭된다.
도 2c에 캐패시터 트렌치의 배치에 대한 평면도가 도시되는데, 복수의 캐패 시터 트렌치(3)가 체커판(checkerboard)방식으로 배치된다. 달리 말하면, 캐패시터 트렌치는 열(row)로 배치되는데, 2개의 인접의 트렌치가 같은 간격을 가지며, 인접하는 2열의 트렌치가 갈지자 방식으로 배치되어 인접하는 2열의 2개의 인접 트렌치사이의 중간의 한 위치에 한 열의 트렌치가 배치된다. 메모리 셀의 크기는 제 1 방향에서 2F이고, 제 2 방향에서 4F인데, 여기서 F는 해당되는 기술로 얻을 수 있는 최소 구조의 크기이다.
다음으로 활성 영역이 사진식각으로 형성되고, 절연 트렌치가 에칭되어 활성 영역을 노출시킨다. 활성 영역의 최종 폭은 0,8F이다. 예를 들어 F는 100,80 또는 50㎚로 될 수 있거나, 임의 소정값을 가정한다. 그 후 활성 영역은 열 처리에 의해 산화되고, 인접의 활성 영역사이의 트렌치는 통상으로 사용되는 STI 충전재로 충전된다. 본 예에 있어서 절연 트렌치는 캐패시터 트렌치(3)의 상부를 충전하고 트렌치 상부 산화막(34)을 형성하는 실리콘 이산화막으로 충전된다.
활성 영역을 형성한 후, 도 2d에 도시한 배치가 얻어지는데, 참조번호 12는 활성 영역을 나타낸다. 도 2d의 평면도에 있어서, 절연 트렌치의 에칭후, 각 캐패시터 트렌치(3)의 상부 및 하부 또한 에칭된다.
이어서, 반도체 기판(1)은 예를 들어 표면 산화막을 제거하도록(산화물 디글레이즈 단계(oxide deglaze step)) 희석 HF에 살짝 담겨진다. 절연 트렌치에서 최종 단계의 높이는 0㎚가 되도록 한다. 이후 실리콘 질화막(17) 및 패드 산화막(도시 않음)이 공지의 방법으로 제거된다. 이후, 희생 산화막(181)이 열적으로 성장되고 메모리 셀에 공통적으로 사용되는 도핑 웰(well) 영역을 형성하도록 주입 처 리(implantation process)가 실행된다.
여기서, 드리프트 영역 즉, 전류로의 약하게 게이트된 부분(도시 않음)에 대해 블랭킷 광원(blanket light source)/드레인 주입이 실행된다. 이러한 프로세스의 단계에 의해 도 2e의 도시와 같은 구조가 얻어진다.
이어서 이하의 장식 프로세스(damascene process)에서 선형 층으로서 작용하도록 약 10㎚의 두께를 갖는 실리콘 질화막(182)이 공지의 방법으로 증착된다. 이후 약 100㎚의 두께를 갖는 실리콘 산화막(183)이 공지의 방법으로 증착된다. 최종적으로 마스크층으로서 작용하는 폴리실리콘막(184)이 공지의 방법으로 증착된다. 이 결과의 구조를 도 2f에 도시한다.
1,4×2,2F의 피치를 갖는 GC 어레이 마스크(도시 않음)를 이용하여 게이트 전극을 제공하기 위한 개구가 공지의 방법에 의해 사진식각으로 형성된다. 이후 폴리실리콘막(184)이 상기 형성 부분에서 에칭된 이후, 실리콘 산화막(183)이 에칭되고, 선형 층(182)에서 정지한다. 실리콘 질화막(182)을 제거한 후, 실리콘 표면(10)아래에 40㎚ 깊이가 이루어질 때까지 실리콘 및 실리콘 산화물을 에칭하도록 에칭 단계가 실행된다.
도 2h는 이 결과 구조의 평면도로서, 하나의 활성 영역 열내의 2개의 인접하는 트렌치사이의 간격이 하나의 게이트 전극(853)에 증착된다.
이후, 추가의 희생 산화막(181')이 노출 실리콘 부분 특히, 게이트 전극(853)에 대해 형성된 트렌치의 측벽의 바닥부 및 하부에서 열적으로 성장한다. 이후, 실리콘 질화막 스페이서(86)가 증착 및 에칭되어 0,2F의 최종 두께가 상기 형 성된 GC 마스크 개구의 측벽에 남겨진다.
따라서 산화 계면가 실리콘 부분에 제공되어 후에 소스/드레인 영역 이 형성되고 질화막 스페이서가 형성되므로, 희생 산화막(181')이 바람직하다. 따라서 형성되는 트랜지스터에 있어서, 소스/드레인 영역이 실리콘 질화막 스페이서에 직접적으로 인접하는 트랜지스터에 비해 표면 상태가 작아지므로, 누설 전류가 감소한다.
전술한 단계는 도 2i에 도시한 구조로 나타난다.
이후 게이트 전극 영역이 추가적으로 에칭된다. 특히, 희생 산화막(181')의 바닥부가 에칭된다. 또한, 실리콘 산화막(32)이 실리콘 및 실리콘 질화막에 선택적으로 에칭된다. 이 결과, Ⅲ과 Ⅳ사이의 단면적에서 실리콘 산화막(32)에 포켓이 형성된다. 포켓은 기판 표면(10)의 아래에 100 내지 120㎚의 깊이로 연장한다.
이어서 등방성 에칭(isotropic etch)이 실행되어 이전 단계에서 형성된 포켓에 인접하는 실리콘 부분을 제거할 수 있으므로, 활성 영역의 일부를 형성하는 핀 영역이 각 면에서 예를 들어 10 내지 15㎚로 박형화되어 30㎚의 최종 핀 폭이 형성된다. 이 결과 게이트 전극에 적당한 전압을 인가함으로써 채널이 완전하게 공핍될 수 있다. 그렇지만, 핀은 게이트 전극과 인접한 부분에서 국부적으로만 박형화되므로, 소스/드레인 영역의 접촉 면적이 감소되지 않게 되어 접촉 저항이 증가되지 않는다. 특히, 전술한 바와 같이 장식 프로세스로 인해, 박형화된 활성 영역 및 게이트 전극이 자기 정렬 방식으로 형성된다.
도 2j에 그 결과의 구조를 도시한다. Ⅱ와 Ⅲ사이의 단면도에서 볼 수 있는 바와 같이, 형성된 GC 영역(854)은 측벽 스페이서(86)보다 깊은 깊이로 연장한다. 또한, Ⅲ과 Ⅳ사이의 단면도에서 볼 수 있는 바와 같이, 형성된 GC 영역(854)은 중앙 부분 및 이 중앙 부분보다 깊은 깊이로 연장하는 2개의 측벽 부분을 구비한다.
이온 채널링 효과(ion channelling)를 감소시키기 위해 희생 산화막(도시 않음)을 형성하고 채널 영역을 도핑하기 위한 이온 주입 단계를 실행하는 선택 단계이후, 필요시 게이트 산화막(80)이 성장한다. 이후 인광성 물질(phosphorus)로 원위치에 도핑되는 40㎚의 두께를 갖는 폴리실리콘막(185)이 증착된다.
이 결과의 구조를 도 2k에 도시한다.
이후, 폴리실리콘막(185)이 도 2k에 도시한 폴리시리콘 표면 아래에 70㎚로 에칭되어 게이트 전극(85)을 형성한다. 이어서, 실리콘 질화막(186)이 증착되어 게이트 전극(85)위의 영역을 충전한다.
이 결과를 도 2l에 도시하는데, 도 2l에 도시한 바와 같이, 게이트 전극(85)은 그루브 부분(852)과 2개의 플레이트 부분(851)을 구비한다.
표면에서 실리콘 질화막(186)을 제거한 후, 실리콘 산화막(183)이 게거되고 이어서 제 1 및 제 2 소스/드레인 영역(121,122)을 형성하는 소스/드레인-주입이 실행된다. 이후, 실리콘 산화막(183)이 다시 증착되고 GC 접속 라인이 제공된다. 이 때문에, 첫째로, 실리콘 질화 충전물(186)이 제거되어 게이트 전극(852)을 노출시킨다. 이후, 0,2F의 두께를 갖는 추가의 Si3N4 스페이서가 증착된다. 따라서 스페이서(86)보다 두꺼운 내부 스페이서(87)가 GC 접속 라인을 에워싸게 된다. 최종 으로, 도핑된 폴리실리콘막(187)이 증착되어 GC 접속 라인(83)을 위한 개구를 충전한다.
이 결과의 구조를 도 2m에 도시한다. 다음 단계에서, 표면 스트랩 영역이 형성된다. 특히 스트랩 영역은 공지의 방법에 의해 사진식각으로 형성되어 소정의 부분에서 폴리실리콘막(187)을 개방한다. 패터닝된 폴리실리콘막(187)을 취하면 마스크가 되고, 실리콘 산화막이 폴리실리콘 및 실리콘 질화막에 대해 선택적으로 에칭된다. 이후 실리콘 질화막을 선형 파괴하는(break through) 단계가 실행되어 최종적으로 트렌치 상부 산화막(34)이 폴리실리콘/실리콘 질화막에 대해 선택적으로 에칭된다.
이 결과의 구조를 도 2n에 도시한다.
도 2o는, 이 결과의 메모리 셀 어레이에 대한 평면도이다. 캐패시터 트렌치(13)와 형성된 GC 영역(854)사이에 스트랩 마스크 개구(35)가 형성된다.
이후 노출된 GC SiN 스페이서가 제거되고, 패드 산화막(도시 않음)이 성장되어 스트랩 스페이서로서 작용하는 실리콘 질화막 스페이서(37)가 증착 및 에칭된다. 이어서 선택적 단계로서, 노드 주입 단계가 실행되어 내부 캐패시터 전극과 표면 스트랩 사이의 접촉 저항을 감소시킨다. 이러한 단계를 도 2p에 도시한다.
내부 캐패시터 전극(31)과 트랜지스터의 제 1 소스/드레인 영역(121)을 접속하는 스트랩을 형성하기 위해서, TiN 라이너(liner)가 증착되고 금속막 증착 단계가 이어진다. 이후, 증착 물질이 에칭되어 금속 스트랩(38)을 형성한다. 그러면, 폴리실리콘 마스크층(187)이 제거되고 50㎚의 두께를 갖는 실리콘 질화막 라이너 (188)가 증착되어 금속 스트랩(38)위의 부분을 충전한다. 이어 실리콘 질화막 라이너가 60㎚만큼 에칭되어 평탄한 표면이 형성된다. 이 결과의 구조를 도 2Q에 도시한다.
이후, 워드 라인(8)을 형성하는 단계가 실행된다. 첫째로 CMP(chemo-mechanical polishing;화학-기계적 폴리싱)을 실행함으로써, 표면이 평면화된다. 그후 텅스텐막(8)뿐만 아니라 실리콘 질화 캡 막(81)이 증착된다. 워드 라인은 공지의 방법에 의해 사진식각으로 형성되고 에칭된다. 측벽 스페이서(81)를 형성하고, 인접 워드 라인사이의 공간에 BPSG-물질(82)을 충전한 후의 구조를 도 2r에 도시한다.
도 2s는 매설 스트랩 접촉부(33)대신에 내부 캐패시터 전극(31)과 제 1 소스/드레인 영역(121)을 접속하기 위한 표면 스트랩(38)이 사용된 경우 얻어지는 유사한 도면이다. 도 2s에 있어서, 유사한 부품에 대해서는 도 2r에서와 같은 도면 부호를 부여한다. 도 2r과 관련하여 도 2s에서 볼수 있는 바와 같이, 게이트 그루브는 도 2r에서 보다 깊게 에칭되어야 하는데 같은 길이의 전류로를 제공하기 위해서이다. 특히, 게이트 전극(85)은 실리콘 기판(1)의 표면아래에 적어도 50㎚의 깊이로 연장한다.
도 2t는 도 2r에 도시한 구조를 갖는 메모리 셀 어레이에 대한 평면도이다. 워드 라인(8)이 행(column)의 게이트 전극(854)을 다른 전극과 접속하도록 제공된다.
이어서, 비트 라인 절연막으로서 작용하는 BPSG 막(91)이 증착된다. 그후 비트 라인 접촉부(61)를 제공하는 개구가 식각으로 공지의 방법에 의해 형성된 후 에칭된다. 이후 비트 라인 접촉부(90)을 위한 개구가 식각으로 형성되어 에칭된다. 이어서, 비트 라인 접촉 개구의 바닥부에서 주입 단계가 실행되어 접촉 저항을 개선한다. 마지막으로 비트 라인 접촉 개구가 충전되어 평면화된다. 또한, M0층이 공지의 방법으로 증착되고 식각으로 패터닝되고, 에칭되어 비트 라인(9)을 제공한다.
이후 높은 금속화 층을 제공하는 통상의 방법으로 실행되는 단계가 실행된다.
도 2v는 비트 라인 접촉부(90)를 형성한 후 메모리 셀 어레이에 대한 평면도이고, 도 2w는 비트 라인(9)을 패터닝한 후의 메모리 셀 어레이에 대한 평면도이다.
도 2u에 있어서, Ⅱ와 Ⅲ사이의 단면적에 있어서, 트랜지스터(16)가 제 1 및 제 2 소스/드레인 영역(121,122)사이에 형성된다. 제 1 소스/드레인 영역(121)은 표면 스트랩(38)과 폴리실리콘 충전부(36)을 통해 트렌치 캐패시터(3)의 내부 캐패시터 전극과 접속된다. 제 1 및 제 2 소스/드레인 영역(121,122)사이의 채널의 도전율은 게이트 전극(85)에 의해 제어된다. 제 1 및 제 2 소스/드레인 영역(121,122)사이의 전류로는 제 1 소스/드레인 영역(121)의 표면으로부터 제 2 소스/드레인 영역(122)의 표면으로 연장한다. 전류로의 상부에 있어서, 게이트 전극(85)의 전위는 스페이서(86)에 의해 차폐되는 반면, 전류로의 하부에 있어서, 도전율은 게이트 전극에 의해 제어된다. 트렌치 캐패시터내에 저장된 정보는 트랜지스 터에 의해 판독되어 비트 라인 접촉부(90)를 통해 비트 라인(9)으로 전송된다.
Ⅲ과 Ⅳ사이의 단면도에서 볼 수 있는 바와 같이, 게이트 전극(85)으로 에워싸인 활성 영역은 핀 영역을 가지며, 여기서 활성 영역은 핀 또는 릿지 형상을 갖는다. 게이트 전극은 핀의 세 면에서 핀을 에워싼다. 보다 상세히 말하면, 게이트 전극(85)은 Ⅱ와 Ⅲ사이에 도시된 그루브 영역(852)과 핀의 측면과 인접하는 2개의 플레이트형 부분(851)을 구비한다.
Ⅲ과 Ⅳ사이의 단면에 있어서 게이트 전극(83)으로 둘러싸인 핀 영역은 아래의 실리콘 영역보다 좁은 폭을 가진다.
도 2s에 있어서, 제 1 소스/드레인 영역(121)과 내부 캐패시터 전극사이의 접촉은 매설 트랩에 의해 이루어지고, 유사하게 전류로는 수직 성분에 의해 이루어지는데, 이는, 채널이 표면 스트랩의 경우보다 깊은 깊이로 리세스되기 때문이다.
도 3a 내지 3l은, 본 발명의 제 2 실시예를 나타내는데, 여기서 메모리 셀은 적층형 캐패시터 및 트랜지스터를 포함하는데 이에 대해서는 도 1a 및 도 1b를 참조하여 설명한다.
도 3a는 메모리 셀 어레이의 활성 영역(12)의 설계를 도시한다. 도 3a에 도시한 바와 같이, 트랜지스터가 형성되는 2개의 활성 영역은 서로 인접하여 배치되고, 이들은 파선으로 도시된 공통 비트 라인을 공유한다. 메모리 셀(100) 각각에 속하는 적층형 캐패시터(4) 또한 파선 4로 도시한다. 활성 영역(12)의 각각은 서로 절연 트렌치(23)에 의해 분리된다.
도 3b, 3c, 3f, 3G 및 3j는 점 Ⅴ와 Ⅴ사이에서 절취된 것이다.
본 발명의 제 2 실시예에 따른 메모리 셀 어레이을 제공하기 위해, 제 1 절연 트렌치(23)가 사진식각으로 형성되고, 반도체 기판(1)의 표면(10)내에 에칭된다. 이 절연 트렌치(23)는 이산화 실리콘으로 충전된 후 웰 영역을 제공하도록 통상의 주입 단계가 실행된다. 희생 실리콘 산화막(181)을 형성하기 위한 열적 산화 단계이후, 약 10㎚의 두께를 갖는 실리콘 질화막(182)이 증착되고 이어서 100㎚의 두께를 갖는 실리콘 산화막(183)이 증착된다. 이후 약 80㎚의 두께를 갖는 폴리실리콘 마스크층(도시 않음)이 증착된다.
다음 단계에서 워드 라인이 사진식각으로 형성된다. 제 1 게이트 전극 마스크는 폴리실리콘 마스크층(도시 않음)에서 개구를 형성하는데 사용된다. 제 2 실시예에서 사용되는 게이트 전극 마스크는 라인 형상을 갖는 개구를 포함하므로 서로 격리되는 개구 대신, 워드 라인이 형성되는데, 제 1 실시예의 경우와 같다.
이후, 마스크로서 패터닝된 폴리실리콘 마스크층을 형성하고 실리콘 질화막(182)이 이루어지기 까지 산화막(183)이 선택적으로 에칭된다. 노출 부분에서 실리콘 질화막을 제거한 후, 실리콘뿐만 아니라 실리콘 산화막이 실리콘 표면아래에 약 40㎚로 상기 노출 부분에서 에칭된다. 이에 의해 게이트 전극의 그루브 부분이 형성된다.
희생 산화막(도시 않음)을 성장시키도록 열적 산화 단계후, 실리콘 질화막 스페이서(86)가 증착, 에칭되어 0,2F의 두께에 달하게 된다. 이들 단계는 도 2f, 2G, 2j 및 2k에 도시한 제 1 실시예와 관련하여 기술한 바와 같은 방식으로 실행된다. 이하, 도 2j를 참조하여 설명하면, 희생 산화막이 제거되고, 실리콘 표면 아 래에 100 내지 120㎚로 실리콘/실리콘 질화막에 대하여 선택적으로 실리콘 산화막이 제거된다. 따라서 게이트 전극의 플레이트형 부분에 대해 포켓이 형성된다. 이후, 핀을 박형화하도록 등방성 에칭 단계가 실행되는데, 핀의 가장자리 각각에 대해 10 내지 15㎚가 에칭되어 최종적으로 30㎚의 핀 폭이 완성된다.
게이트 산화막(80)을 성장시키도록 열적 산화 단계를 실행한 이후, 40㎚의 두께를 갖는 인광성 물질로 원 위치에 도핑되는 폴리실리콘막(도시 않음)이 증착된다. 폴리실리콘 물질은 그루브뿐만 아니라 포켓을 충전하여 게이트 전극의 2개의 플레이트형 부분을 제공한다.
이후 폴리실리콘막이 표면 부분으로부터 제거되고, 워드 라인(852)사이의 영역으로부터 실리콘 산화막(183)이 제거된다. 이어 소스/드레인 영역(121,122)을 형성하기 위한 주입 단계가 실행된다.
이후 실리콘 산화막이 충전되고 평면화 단계가 실행되어 도 3b에 도시한 구조를 얻을 수 있게 된다.
이어서 워드 라인의 폴리실리콘 물질이 리세스되고, 텅스텐층이 증착되어 폴리실리콘 물질(852)위의 공간을 충전하게 되고, 평면화되어 표면아래에 에칭된다. 그러면 텅스텐 위의 공간은 실리콘 질화막으로 충전되고 또한 평면화된다. 이 결과의 구조를 도 3c에 도시하는데, 폴리실리콘 물질(852)은 실리콘 질화막(81a)으로 절연된 텅스텐 라인(8)으로 피복된다.
도 3d는 이 결과의 메모리 셀 어레이에 대한 평면도인데, 워드 라인(8)은 활성 영역(12)에 의해 형성된 방향에 수직임을 알 수 있다.
이하의 단계에서, 스트라이프 형 마스크(6)를 이용하여 비트 라인뿐만 아니라 적층형 캐패시터에 대한 접촉부를 형성하기 위한 접촉 영역이 형성된다. 특히, 도 3e에서 볼 수 있는 바와 같이, 사진식각으로 형성된 부분에서 실리콘 산화 물질을 선택적으로 에칭함으로써 "X"로 표시한 위치에 개구가 형성된다. 달리 말하면, 상기 개구는 마스크(6)의 개구 아래의 접촉 영역에 형성되는데, 이 때 워드 라인은 형성되지 않는다. 단면은 Ⅴ와 Ⅴ라인을 따라서만 도시된다. 그러나 명백한 바와 같이, 이들 개구는 Ⅴ와 Ⅴ 외측의 대응 영역에서도 형성된다.
이후 접촉 저항을 감소시키기 위한 주입 단계가 실행되고, 마지막으로 개구(6)는 도전 물질층을 증착함으로써 충전되고, 이 층은 질화 캡(81)에 대해 평면화된다.
이 결과의 구조는 도 3f에 도시한다.
도 3f에서 볼수 있는 바와 같이, 도전 물질은 비트 라인 접촉 지원 구조(90)뿐만 아니라 적층형 캐패시터를 접촉하기 위한 지원 접촉부(41)를 제공한다.
다음 단계에서 실리콘 이산화막(91)이 증착되고, 이어서 비트 라인 접촉 개구가 공지의 방법으로 식각에 의해 형성된다. 실리콘 이산화막(91)에 대응의 개구를 형성한 후, 이 개구는 도전 물질로 충전되어 비트 라인 접촉부(61)를 형성한다. 평면화 단계이후, 텅스텐(9) 및 실리콘 질화막(62)이 공지의 방법으로 증착된다. 이후 텅스텐층(62)이 사진식각으로 패터닝되어 Ⅴ와 Ⅴ를 연결하는 라인에 나란한 방향으로 연장하는 스트라이프를 형성한다. 이후 측벽 스페이서(도시 않음)가 일반적인 공지의 방법으로 형성된다.
이 결과의 구조는 도 3g에 도시한다.
도 3h는 비트 라인 접촉부를 형성한 후, 메모리 셀 어레이에 대한 평면도이다. 도면에서와 같이, 비트 라인 접촉부(61)는 활성 영역(12)과 교차하는 수직 부분의 좌측에 형성된다. 하나의 비트 라인 접촉부(61)가 2개의 인접 메모리 셀에 대해 형성된다.
도 3i는 비트 라인(9)을 형성한 후의 메모리 셀 어레이에 대한 평면도이다. 비트 라인(9)은 워드 라인(8)에 수직으로 형성된다. 이 비트 라인은 비트 라인 접촉부(61)위에 증착되고, 평면도에 있어서 이들은 인접하는 활성 영역(12)사이의 공간에 배치된다.
다음 단계에서 인접 비트 라인 사이의 공간은 산화막으로 충전되고 이 결과의 구조가 평면화된다. 이후, 캐패시터 접촉 구조(42)가 일반적으로 공지의 방법에 의해 스택 층(layer stack)내에 사진식각으로 형성된다. 특히 캐패시터 접촉부에 대응하는 개구는 에칭되어 예를 들어 텅스텐 등의 도전 물질로 충전된다. 다음 단계에서 적층 캐패시터(4)는 일반적으로 공지의 방법으로 형성된다. 특히 외부 캐패시터 전극(도시 않음)이 형성되고, 캐패시터 접촉부(42)와 전기적으로 접속되고 캐패시터 유전체(도시 않음)가 제공되고 마지막으로 내부 캐패시터 전극이 제공된다. 이 결과의 구조를 도 3j에 도시한다. 도면에서 볼 수 있는 바와 같이, 제 1 및 제 2 소스/드레인 영역이 기판 표면(10)에 인접하게 배치되므로, 적층형 캐패시터에 대한 전기적인 접촉이 용이하게 이루어질 수 있다.
도 3k는 캐패시터 접촉 구조(42)를 형성한 후의 메모리 셀 구조에 대한 평면 도인데, 특히 캐패시터 접촉 마스크(43)는 스트라이프형 개구를 가지며, 이 개구는 비트 라인(9)에 수직이다. 비트 라인 물질이 비트 라인 사이의 공간을 충전하는 산화 실리콘에 대해 선택적으로 에칭되므로, 홀형 개구가 형성된다. 스트라이프(43)위에 개구된 개구는 활성 영역(12)위에 형성되어서 제 1 소스/드레인 영역(121)을 형성한다.
도 3l은 적층형 캐패시터(4)를 형성한 후의 메모리 셀 어레이에 대한 평면도인데, 적층형 캐패시터(4)가 체커판 패턴으로 배치되어 2개의 인접 열의 적층형 캐패시터는 갈지자 방식으로 배치된다.
도 4a 내지 도4j는 본 발명의 제 3 실시예를 나타내는데, 도 1b 및 도 1c를 참조하여 기술한 바와 같은 본 발명의 트랜지스터를 구성하는 메모리 셀 어레이 및 적층형 캐패시터가 형성된다. 특히, 제 3 실시예에 따르면, 게이트 전극의 그루브는 초기 프로세스의 단계에서 형성된다.
도 4a의 상부는 이 결과의 어레이에 대한 평면도를 나타내고 그 하부는 단면도를 나타낸다. 특히, 단면도의 좌측은 도 4a의 상부에 도시한 점 Ⅵ과 Ⅶ사이의 단면을 도시하는데 대하여 하부의 우측은 Ⅶ과 Ⅷ사이의 단면을 나타낸다.
본 발명의 제 3 실시예를 실행하기 위해, 첫째로 패드 산화막(도시 않음)과 실리콘 질화막(17)이 반도체 기판(1) 특히, 실리콘 기판(1)의 표면(10)에 증착되고, 그후 메모리 셀의 활성 영역(12)이 공지의 방법으로 사진식각으로 형성되고 절연 트렌치가 공지의 방식으로 에칭되어 활성 영역(12)을 노출시킨다. 활성 영역의 측벽은 산화되고 절연 트렌치(23)가 절연 물질 특히, 실리콘 이산화막으로 충전된 다. 이 결과의 구조는 평면화되는데, 이 구조를 도 4a의 하부에 도시하며, 도 4a의 상부는 이 어레이에 대한 평면도를 도시한다. 도 4a의 상부로부터 볼 수 있는 바와 같이, Ⅵ과 Ⅶ을 연결하는 라인은 활성 영역(12)에서 교차하는 반면, Ⅶ과 Ⅷ을 연결하는 선은 절연 트렌치(23)뿐만 아니라 그 측면의 일부에서 활성 영역(12)과 교차한다.
다음 단계에서, 실리콘 질화막(17)뿐만 아니라 하부의 실리콘 이산화막이 에칭에 의해 제거된다. 이후, 열적 산화단계가 실행되어 노출된 실리콘 부분상에서 희생 산화막을 성장시킨다. 이후 주입 단계가 실행되어 피요한 도핑 웰 영역을 제공한다. 선택적인 단계로서, 추가의 주입 단계가 실행되어 낮게 n도핑된 제 1 소스/드레인 영역(121')을 제공한다.
이후, 게이트 전극의 그루브를 형성하기 위해 하드 마스크층 또는 스택 층 이 증착된다. 하드 마스크층은 예를 들어 폴리실리콘 또는 카본으로된 제 1 층(71) 및 예를 들어 포토레지스트 물질 또는 카본으로된 제 2 층(72)을 구비할 수 있다. 하드 마스크 스택 층은 1F이하의 폭을 가진 스트라이프를 갖는 스트라이프 마스크를 이용하여 사진식각으로 패터닝된다.
최종으로 하드 마스크 스택 층은 에칭되어 그루브 부분에서 실리콘 기판을 노출시킨다.
도 4b에서 볼 수 있는 바와 같이, 절연 트렌치(23)의 절연 물질이 실리콘 표면쪽으로 돌출하는데, 이는 표면을 평면화하는 이전의 단계에 있어서 STI의 표면이 패드 질화막(17)의 표면과 동일 평면으로 만들어지기 때문이다. 따라서 패드 질화 막(17)을 제거한 후, 절연 트렌치(23)의 절연 물질은 실리콘 표면(10)쪽으로 돌출즉 튀어나온다. 패드 질화물과 패드 산화물을 벗기는(stripping) 동안, 절연 트렌치의 물질이 또한 에칭된다.
도 4b의 상부로부터 볼 수 있는 바와 같이, Ⅶ과 Ⅷ사이의 돌출부는 그루브(7) 영역 즉, 그루브가 에칭되는 영역내로 연장한다.
다음 단계에서 에칭 단계가 실행되어 절연 트렌치(23)내의 절연 물질의 노출된 돌출 부분을 에칭한다. 이후, 제 2 하드 마스크층(72)이 제거되고 추가의 에칭 단계가 실행되어 실리콘 기판 물질내의 그루브 돌출부(7)를 에칭한다. 특히, 실리콘은 기판 표면아래에 대략 40 내지 150㎚로 에칭된다.
그루브(73)내의 하부에서의 예리한 모서리부의 생성을 방지하도록 하는 방식으로 그루브(73)를 에칭하는 것이 바람직하다. 이들 모서리부는 도 4c에 파선으로 나타난 바와 같이 라운드(round)지는 것이 바람직하다. 도 4c의 Ⅶ과 Ⅷ사이의 단면에서 볼 수 있는 바와 같이, 실리콘 잔류물(73')은 실리콘 그루브(73)와 인접 절연 트렌치(23)사이에 형성될 수 있다.
이후, 실리콘을 등방적으로 에칭하는 단계가 실행된다. 이러한 에칭 단계는 예를 들면, 소위 CDE(화학적 하류 에칭(chemical downstream etch))의 습식 에칭 또는 건식 에칭으로 될 수 있다. 따라서 하드 마스크층(71)내에 형성된 그루브뿐만 아니라 폴리실리콘 물질내에 형성된 그루브(73)는 수평으로 연장한다. 특히, 그루브의 직경은 0,2F까지 연장되고, 또한 도 4c의 Ⅶ과 Ⅷ사이의 단면 부분에서 도시된 바와 같이, 그루브(73)와 인접 절연 트렌치(23)사이에서 발생하는 실리콘 잔류물(73')이 제거된다.
이 결과의 구조를 도 4d에 도시한다. 도 4d에서와 같이, 수직 스트라이프의 폭은 넓게된다.
이제 그루브의 최종 폭(CD, "임계 치수")는 0,9F에 달한다.
다음 단계에 있어서, 이산화 실리콘의 습식 에칭이 실행된다. 등방성 에칭 단계를 실행함으로써 노출 산화 영역이 에칭된다. 이 결과 도 4e의 좌측에 도시된 절연 트렌치내의 그루브가 넓어지고 깊어지며, Ⅶ과 Ⅷ사이의 부분에서 절연 트렌치(23)의 절연 물질내에 포켓 구조(74)가 형성된다. 이들 포켓(74)의 크기는 Ⅵ과 Ⅶ사이의 단면도에 도시된 그루브(73) 둘레의 파선으로 나타내어 진다. 특히, 포켓 구조(74)는 핀 영역(11) 둘레에 형성된다. 이 단계는 건식 에칭 단계로서 실행되므로, 포켓 구조의 형성은 그루브에 대해서 자기 정렬 방식으로 이루어진다.
이어서, 이방성 에칭이 실행되어 이산화 실리콘을 더욱 에칭한다. 특히, 약 25㎚의 이산화 실리콘이 에칭되어 포켓(74)의 총 깊이는 그루브 아래에 40㎚에 달한다. 따라서, 도 4f의 Ⅶ과 Ⅷ사이의 단면으로부터 볼 수 있는 바와 같이, 핀 영역(11)의 깊이는 대략 40㎚에 이르는데, 이는 Ⅵ과 Ⅶ사이의 이 도면의 좌측면에 도면 부호 74"로서 도시된다. 이전의 등방성 에칭 단계에서 실행된 에칭 영역은 도면 부호 74'로서 도시된다. 이 도면의 우측면에서의 산화 표면에 대응하는 높이는 파선 75로서 도시된다. 선택적인 단계로서, 추가의 실리콘 에칭 단계가 실행되어 핀 영역(11)을 박형화한다. 선택적인 이방성 에칭단계에 의해, 에칭 부분이 이들이 넓어지지 않는 만큼 깊어진다.
다음 단계에서 게이트 산화막(80)은 공지의 방법으로 열적으로 성장된다. 도 4g에 있어서, Ⅵ과 Ⅶ사이의 단면도에 나타낸 부분(80')은 영역(74') 위에서 성장된 게이트 산화막 부분을 나타내고, 도시된 평면 앞뒤의 다른 평면에서 취해진 단면에 대응한다. 또한, 게이트 전극을 형성하는 폴리실리콘막(187)은 공지의 방법으로 증착된다.
다음 단계에서, 게이트 전극의 폴리실리콘 물질(187)은 등방적으로 에칭되어 실리콘 표면(10)아래에 약 40㎚의 깊이로 된다. 이후 선택적인 단계로서, 낮게 n- 도핑된 제 1 소스/드레인 영역(121')을 제공하도록 앵글드 주입(angled implantation) 단계가 실행되어 그루브(73)의 상부가 노출되는 사실을 이용할 수 있다.
다음 단계에서 실리콘 질화막이 증착되고 에칭되어 스페이서(86)을 형성한다. 이 스페이서는 약 0,2F의 두께를 가지며, 이 단계에 의해 또한 스페이서 부분(86')이 Ⅵ과 Ⅶ사이에 형성된다.
이 결과의 구조를 도 4h에 도시한다.
이후, 실리콘 이산화막(801)의 노출 부분이 에칭되고 이어서 폴리실리콘막(811)이 증착되어 실리콘 질화막 스페이서(86)사이의 공간을 충전한다. 이후 텅스텐층(82)뿐만 아니라 추가의 실리콘 질화막(81)이 일반적인 공지의 방법으로 증착된다.
이 결과의 구조를 도 4i에 도시한다.
다음 단계에서 워드 라인이 패터닝된다. 워드 라인을 패터닝하기 전에 제 1 및 제 2 소스/드레인 영역(121,122)을 형성하기 위한 주입 단계가 실행될 수 있어서 제 1 및 제 2 소스/드레인 영역(121,122)을 형성할 수 있다. 이러한 주입 단계는 또한 워드 라인을 형성한 후에 실행될 수 있다.
워드 라인을 패터닝하기 위해, 첫째로 실리콘 질화막(81)이 에칭되어 스트라이프 형 부분(81a)을 형성하고, 이후 텅스텐층(82)이 에칭되어 스트라이프를 형성하고, 폴리실리콘막(811)이 에칭되어 게이트 전극 적층이 형성된다. 폴리실리콘막(811)을 형성함에 있어서, 통상 실행되는 오버 에칭(over-etch)이 깊은 깊이까지 연장하지 않도록 특히 주의해야 하는데, 그렇지 않으면, 그 결과의 트랜지스터가 열화되기 때문이다. 특히, 실리콘 표면 아래의 약 20 내지 30㎚의 오버 에칭 깊이가 최대의 오버 에칭 깊이라 할 수 있다.
그리고 소스/드레인 영역은 또한 프로세스의 이 단계에서 형성될 수 있다.
이 결과의 구조를 도 4j에 도시한다.
이후, 메모리 셀 어레이을 종료하는 통상의 프로세스 단계가 실행된다. 특히, 도 3f 내지 도 3l을 참조하여 기술한 것과 유사한 프로세스 단계가 실행되어야 한다.
도 3f에 도시한 구조와 도 4j에 도시한 구조를 비교할 때, 도 4j에 있어서 통과 워드 라인(8b)은 도 3f의 통과 워드 라인(8b)에 대응하는 깊은 깊이로 연장하지 않는 것이 명백하다. 이는 다른 제조 프로세스 때문이다. 특히, 제 3 실시예에 따르면, 첫째로 그루브 부분이 형성되고, 이어서 등방성 에칭 단계에 의해 포켓 이 에칭됨으로써 절연 트렌치의 STI 충전재는 게이트 전극이 형성되지 않는 부분에서는 에칭되지 않는다.
보다 상세히 말하면, 제 3 실시예에 따르면, 첫째로 실리콘이 산화 실리콘/질화 실리콘에 대해 선택적으로 에칭된다. 이후 실리콘 산화물이 등방적으로 에칭된 다음, 실리콘 산화물이 이방적으로 에칭된다. 따라서 기판 표면근처에 통과 워드 라인(8b)를 형성할 수 있다.
따라서 통과 워드 라인 근처에 배치된 활성 영역(12b)은 통과 워드 라인(8b)에 의해 영향을 받지 않는다. 달리 말하면, 통과 워드 라인(8b) 근처에 배치된 활성 영역(12b)에 있어서 일반적으로 전하 펌핑 장치로서 작용하는 기생 트랜지스터가 형성될 수 있다. 특히, 단일 단결정 실리콘과, 실리콘 트렌치(23)의 실리콘 이산화막사이의 계면에 존재하는 트랩에 의해 메모리 셀 작용을 방해하는 DC 전류가 발생한다. 도 4j에 도시한 바와 같이, 통과 워드 라인(8b)은 깊은 깊이로 연장하지 않으므로 이러한 문제가 발생하지 않는다.
도 4j에 도시한 바와 같이, 제 1 소스/드레인 영역은 소량 도핑된 부분(121')을 가지며, 물론, 이 소량 도핑된 부분은 또한 생략될 수 있다.
본 발명의 제 4 실시예는 적층형 캐패시터로서 실시되는 캐패시터와 도1 a 및 도 1b를 참조로 기술한 바와 같은 트랜지스터를 구비하는 DRAM 메모리 셀 어레이에 관한 것이다. 제 4 실시예의 메모리 셀 어레이에 있어서, 통과 워드 라인의 방해적인 영향은 반도체 기판(1)의 표면에 통과 워드 라인을 배치함으로써 더욱 감소된다. 상세히 말하면, 본 발명의 제 4 실시예에 따르면, 첫째로 포켓이 절연 트 렌치내에 형성되는 반면, 포켓이 형성되지 않은 절연 트렌치의 부분은 마스크된다. 이후 그루브 부분이 형성되고, 연속적인 제조 단계에 의해 기판 표면상에 통과 워드 라인을 배치할 수 있다.
제 1 단계는 도 4a를 참조하여 기술한 단계에 대응하므로, 이에 대한 설명은 생략한다.
활성 영역(12) 및 절연 트렌치(23)의 형성 이후, 실리콘 질화막(17)이 제거된다. 이후 열적 산화 단계가 실행되어 희생 실리콘 산화막(181)을 성장시킨다. 그후 주입 단계가 실행되어 일반적으로 메모리 셀내에 존재하는 도핑된 웰 부분을 제공하고, 선택적인 단계로서, LDD 주입 단계가 실행될 수 있어서 제 1 소스/드레인 영역의 소량 도핑된 부분을 형성할 수 있다.
이후, 실리콘 질화막(188)이 일반적인 공지의 방법으로 증착된다. 다음 단계에서 폴리실리콘막(51)이 일반적인 공지의 방법으로 증착된다. 폴리실리콘막(51)의 표면에 포토레지스트 물질(52)이 증착되고 이 포토레지스트막(52)은 사진식각으로 패터닝되어 4F의 길이와 1F의 폭을 갖는 개구(53)를 형성한다. 이후 폴리실리콘막(51)이 에칭되어 개구(53)가 또한 폴리실리콘막(51)을 관통한다.
이 결과의 구조가 도 5a에 도시되는데, 도 5a의 하부는 단면도를 도시하고, 도 5a의 상부는 메모리 셀 어레이에 대한 평면도이다.
복수의 활성 영역(12)이 열 내에 배치되고, 인접의 열은 절연 트렌치(23)에 의해 공간적으로 이격된다. 임의의 열의 분할된 활성 영역 부분(12)은 또한 절연 트렌치(23)에 의해 서로 절연된다. 전 메모리 셀 어레이은, 활성 영역(12)의 중앙 영역을 제외하고, 폴리실리콘막(51)과 포토레지스트 물질(52)을 포함하는 스택 층으로 피복된다. 도 5a의 상부에 있어서 점 Ⅵ, Ⅶ 및 Ⅷ이 도시되는데 이를 따라 도 5a의 하부의 단면도가 취해진다. Ⅵ에서 Ⅶ로의 도중에 활성 영역(12) 그리고 특히 개구(53)가 횡단한다.
이후 도 4b를 참조하여 기술한 것과 유사한 단계가 실행된다. 특히, 카본 하드 마스크층(71)이 증착되고 이어서 포토레지스트 물질 층(72)이 증착된다. 이어서 게이트 전극의 그루브가 일반적으로 사용되는 단계에 의해 사진식각으로 형성된다. 포토레지스트막(72)을 패터닝한 후, 카본 하드 마스크층(71)이 에칭되고 그루브(7)가 형성된다.
활성 영역(12) 위에 도 5b에 도시한 바와 같이, 그루브(7)가 실리콘 질화막(188)의 표면으로 연장하는 반면, 절연 트렌치(23) 위의 폴리실리콘 하드 마스크 부분(51)상에 그루브가 정지한다.
다음 단계에서 폴리실리콘, 실리콘 및 카본에 대해서 선택적으로 이산화 실리콘 및 산화 실리콘을 에칭하는 단계가 실행된다. 이 결과 실리콘 산화막(181)과 실리콘 질화막(188)의 노출 부분이 에칭된다. 따라서 Ⅵ과 Ⅶ의 단면에서 실리콘 기판 표면(10)이 그루브 부분에서 노출되는 반면, Ⅶ과 Ⅷ의 단면부분에서 포켓(74)이 활성 영역(12)의 둘레에서 에칭된다. 위치 Ⅶ과 Ⅷ사이의 포켓의 위치는 파선(74')으로 도시된다. 에칭 단계의 지속 시간은 게이트 전극의 플레이트형 부분의 소정의 깊이에 따라 선택된다. 이는 도 5c에 도시된다.
다음 단계에서 게이트 전극(852)의 그루브 부분이 형성된다. 특히, 실리콘 은 이산화 실리콘에 대하여 선택적으로 이방적으로 에칭되어 그루브(73)를 형성한다. 상기 깊이는 실리콘 표면(10)아래 약 80㎚이다. 이 단계에 의해 바람직하게 폴리실리콘 하드 마스크층(51)의 나머지 부분이 제거된다. 선택적 단계로서, 추가적 등방성 에칭 단계가 실행될 수 있어서 실리콘을 에칭함으로써 핀 영역(11)이 박형화된다. 하드 마스크 부분(71)은 선택적 에칭 또는 O2 플라즈마에서의 애싱(ashing) 단계에 의해 선택적으로 제거된다. 이 결과의 구조를 도 5d에 도시한다.
Ⅵ과 Ⅶ사이의 단면 부분에 도시된 바와 같이, 그루브(73)은 활성 영역(12)의 실리콘 물질에 형성된다. Ⅶ과 Ⅷ사이의 단면 부분에서 볼 수 있는 바와 같이, 포켓(74)은 실리콘 이산화막내에 형성된다. 포켓(74)사이에는 핀 부분이 있게되고 이 부분은 하부의 실리콘 물질보다 작은 폭을 가진다. 핀 부분(11)의 위에 실리콘 물질이 또한 리세스되어 그루브(73)를 형성한다. 본 발명의 제 4 실시예에 따르면, 그루브(73)는 이미 포켓(74)이 형성된 부분에서만 에칭될 수 있다. 따라서 게이트 전극의 부품은 자기 정렬 방식으로 형성된다.
다음 단계에서, 선택적으로 희생 산화막이 열적으로 성장되고 이어서 제거될 수 있어서 홀이 충전될 수 있다. 또한 주입 단계가 실행될 수 있어서 제 1 및 제 2 소스/드레인 영역(121,122)을 형성할 수 있다. 이후, 게이트 산화막(80)이 공지의 방법으로 성장된다. 다음 단계에서 폴리실리콘층(187)이 증착되는데, 이 결과의 구조를 도 5e에 도시한다.
이후 폴리실리콘막(187)이 에칭되어 실리콘 표면(10)의 아래에 약 40㎚의 깊 이로 연장하는 리세스를 형성할 수 있다. 선택적인 단계로서 앵글드 배열 주입 단계(LDD 주입)가 실행되어 스페이서 깊이에 자기정렬되는 소스/드레인 영역의 낮게 n-도핑된 부분을 형성할 수 있다.
이 결과의 구조를 도 5f에 도시한다.
다음 단계에서 내부 스페이서(86)가 형성되고, 전술한 실시예와는 반대로 이 프로세스 단계에서 사용된 스페이서는 이산화 실리콘으로 만들어 질 수 있다. SiO2는 Si3N4의 차폐 특성과 관련하여 개선된 차폐 특성을 가지므로 이산화 실리콘의 사용이 바람직하다. 따라서 워드 라인과 활성 영역(12)내의 다른 인접 도전 부분사이의 누화가 감소된다.
질화 실리콘이 다루기 용이하므로, 질화 실리콘이 스페이서 재료로서 사용된다. 본 발명의 제 4 실시예에 따르면, 제조 프로세스의 개선으로 인해 SiO2가 Si3N4대신 사용될 수 있다. 스페이서(86)는 0,2F 내지 0,3F의 폭을 가지는데 최종 얻어지는 트랜지스터의 폭에 따라 다르다. 이 결과의 구조를 도 5g에 도시한다.
이후, 추가로 폴리실리콘막(811)이 증착되는데, 도 5h에 도시한 바와 같다.
다음으로 워드 라인이 도 4i와 관련하여 기술된 방식과 유사한 방식으로 형성된다. 첫째로 텅스텐층(82)뿐만 아니라 실리콘 질화 캡 막(81)이 공지의 방식으로 증착된다(도 5i참조).
이후 스택 층이 사진식각으로 패터닝되어 상부에 실리콘 질화 캡(81)을 갖는 단일 워드 라인(82)을 형성한다. 이는 도 5j에 도시된다.
다음 단계에서 실리콘 질화막이 증착되고 에칭되어 스페이서(81b)를 형성한다. 이후, 제 1 및 제 2 소스/드레인 영역(121,122)을 형성하기 위한 HDD 주입 단계가 실행될 수 있다. 이후 메모리 셀 어레이을 형성하기 위한 통상의 단계가 실행된다. 특히, 도 3f 내지 도 3l에 기술한 단계가 실행되어 비트 라인, 비트 라인 접촉부, 적층형 캐패시터뿐만 아니라 적층 캐패시터와 제 1 소스/드레인 영역(121)사이의 접속부를 제공한다.
도 5k에 도시한 단계와 도 4j에 도시한 트랜지스터 구조를 비교하면, 통과 워드 라인(5b)이 기판 표면에 증착되어 인접의 활성 영역(12)으로부터 더욱 차단됨을 알 수 있다. 특히, 통과 워드 라인(8b)은 실리콘 기판(1)으로 연장하지 않아서 인접 활성 영역(12b)상의 통과 워드 라인(8b)의 영향이 최소화될 수 있다.
도 5k에 도시된 구조와 도 4j에 도시된 구조의 추가적 차이는 스페이서(86)가 도 5k에서는 이산화 실리콘으로 만들어지는데 대하여 도 4j에서는 질화 실리콘으로 만들어지는 점이다. 그렇지만 본 발명의 제 4 실시예에 따르면, 스페이서(86)는 또한 질화 실리콘으로 만들어 질 수 있다.
제 1 소스/드레인 영역(121)을 도 5k에서 한 영역으로서 도시하였지만, 제 1 소스/드레인 영역(121)은, 도 4j에서와 같이, 소량 도핑된 부분(121') 그리고 다량 도핑된 부분(121")을 포함할 수 있음은 명백하다. 또한, 도 4j에 도시하는 바와 가팅, 제 2 소스/드레인 영역(122)이 보다 깊이 연장될 수 있다.
도 6은 본 발명의 방법에 의해 제조될 수 있는 일례의 메모리 장치에 대한 평면도로서, 도 6의 중심부분에서, 메모리 셀(100)을 구비하는 메모리 셀 어레이이 도시된다. 명백한 바와 같이, 메모리 셀 어레이의 특정 설계는 임의적이다. 특히 메모리 셀(100)은 예를 들어 체커판 패턴 또는 다른 적합한 패턴으로 배열될 수 있다. 도 6에 도시된 바와 같이, 메모리 셀 어레이은 하나의 메모리 셀(100)이 8F2(4F×2F)의 면적을 가져서 겹쳐진(folded) 비트 라인 구성으로 실시될수 있도록 배열된다. 도 6의 메모리 장치는 또한 주변 부분(99)을 구비한다. 일반적으로 주변 부분(99)은 워드 라인(8)을 어드레싱하기 위한 워드 라인 구동기(96) 및 비트 라인(9)에 의해 전송된 신호를 감지하기 위한 감지 증폭기(95)를 구비한다. 코어 회로(97)는 통상 각각의 메모리 셀(100)을 제어 및 어드레싱하기 위한 다른 장치를 구비한다. 주변 부분(99)은 또한 일반적으로 코어 회로(97)의 외측에 놓이는 지지 부분(98)을 추가로 구비한다.
100㎚이하의 최소 구조 특징의 크기 F를 얻기 위해 DRAM 메모리 셀의 일반 원칙을 해치는 경우, 워드 라인 전압뿐만 아니라 비트 라인 전압은, 특히, 종래의 감지 증폭기에 필요한 신호 마진이 이러한 전압의 비례 축소를 제한하기 때문에 같은 정도로 비례 축소될 수 없다. 또한, 메모리의 속도에 대한 요건은 증가한다. 따라서 메모리 어레이에 대한 구동 전압을 높이는 것이 바람직하지만, 코어 회로(97)와 특히 워드 라인 구동기(96)에서 고전압이 처리되어야만 한다. 일반적으로 동작 전압은 신뢰성 요건을 만족시키기 위한 일반 원칙에 따라 정해진다. 전압이 비례 축소되지 않으면, 신뢰성의 향상은 기대할 수 없다.
그러나 고전압의 관점에서는 트랜지스터 길이를 증가시킬 필요가 있는데, 이 는 결과적으로 코어 회로에 필요한 칩 크기를 증가시키게 된다. 그렇지만 코어 회로의 칩 크기가 증가하게 되면 축소 프로세스동안 생산성 이득이 감소되게 된다. 또한 코어 회로(97)의 부품이 각각의 메모리 셀과 같은 피치로 배열되어야 한는 문제를 초래한다. 따라서 예를 들어 워드 라인 구동기의 크기를 더 축소시킬 필요가 있다.
본 발명의 발명자들은 트랜지터의 길이 증가로 인한 요건뿐만 아니라 칩 크기의 축소로 인한 요건은, 본 발명에 따른 트랜지스터를 메모리 장치의 주변 부분에 특히 코어 회로(97)에 설치하면 충족될 수 있음을 알 수 있었다.
본 발명의 트랜지스터가 DRAM 메모리 셀을 위한, 어레이 접속 트랜지스터로서뿐만 아니라 메모리 장치의 주변 부분에 사용되는 경우, 제 1 및 제 2 소스/드레인 영역을 형성하기 위한 그리고 웰 주입 및 채널 주입을 실행하기 위한 다른 주입 단계를 제외하고, 메모리 셀 어레이뿐만 아니라 주변 부분에 트랜지스터를 동시에 형성하는데 동일한 프로세스 플로우가 사용될 수 있다. 따라서 프로세스의 복잡도가 실질적으로 증가하지 않게된다.
주변 부분에 본 발명의 트랜지스터를 사용함으로써 예를 들어, 신뢰성 문제에 대한 손상을 주지않고 그리고 칩 면적을 낭비하지 않고 고 전압 장치가 코어 회로에 사용될 수 있다.
지금까지 특정 실시예를 첨부 도면을 참조로하여 기술하였지만, 당업자라면 본 발명의 사상 및 영역을 일탈하지 않는 범위내에서 본 발명을 여러 가지로 수정 및 변형실시할 수 있을 것이다. 이 출원은 여기에 기술된 실시예의 임의의 수정 및 변형을 포함하는 것으로 기재된다. 따라서 본 발명은 청구범위 및 동등의 것으로만 제한된다.
주변 부분에 본 발명의 트랜지스터를 사용함으로써 예를 들어, 신뢰성 문제에 대한 손상을 주지않고 그리고 칩 면적을 낭비하지 않고 고 전압 장치가 코어 회로에 사용될 수 있다.
Claims (29)
- 반도체 기판에 적어도 부분적으로 형성되는 트랜지스터로서,제 1 소스/드레인 영역;상기 제 1 소스/드레인 영역을 저장용 캐패시터의 전극과 접속하기 위한 제 1 접촉 영역;제 2 소스/드레인 영역;상기 제 2 소스/드레인 영역을 비트 라인과 접속하기 위한 제 2 접촉 영역;상기 제 1 및 제 2 소스/드레인 영역을 접속하고, 상기 반도체 기판에 배치되며, 제 1 방향이 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 의해 형성되는 채널 영역; 및상기 채널 영역을 따라 배치되고, 게이트 절연층에 의해 상기 채널 영역으로부터 전기 절연되는 게이트 전극을 구비하되,상기 게이트 전극은, 상기 제 1 및 제 2 소스/드레인 영역사이에 흐르는 전류를 제어하고, 상기 채널 영역은, 이 채널 영역이 릿지 형상을 갖고, 상기 게이트 전극이 상이 채널 영역의 3면에 배치된 핀 영역을 구비하고, 상기 제 1 및 제 2 접촉 영역을 접속하는 전류로(current path)는 상기 전류의 방향이 제 1 수직 방향의 성분을 갖는 제 1 수직 영역, 상기 전류의 방향이 수평 성분을 갖는 수평 영역 및, 상기 전류의 방향이 제 2 수직 방향의 성분을 갖는 제 2 수직 영역을 포함하고, 상기 제 1 수직 방향이 상기 제 2 수직 방향에 대향하는트랜지스터.
- 제 1 항에 있어서,절연 물질로 구성된 스페이서를 더 구비하고, 상기 스페이서는 상기 게이트 전극과 상기 전류로의 제 1 및 제 2 수직 영역 사이에 배치되고, 상기 게이트 절연층의 두께 이상의 두께를 갖는 트랜지스터.
- 제 1 항에 있어서,상기 제 1 및 제 2 소스/드레인 영역은, 상기 제 1 및 제 2 수직 영역에 각각 배치되어 있는 트랜지스터.
- 제 1 항에 있어서,상기 채널 영역의 폭은 상기 제 1 또는 제 2 소스/드레인 영역의 폭보다 좁고, 이 폭은, 상기 제 1 방향에 수직이며, 상기 반도체 기판의 표면에 평행한 방향에서 측정되는 트랜지스터.
- 반도체 기판에 적어도 부분적으로 형성되는 트랜지스터로서,저장용 캐패시터의 전극과 접속하게 되는 제 1 소스/드레인 영역;비트 라인과 접속하게 되는 제 2 소스/드레인 영역,상기 제 1 및 제 2 소스/드레인 영역을 접속하고, 상기 반도체 기판에 배치되며, 제 1 방향이 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 의해 형성되는 채널 영역; 및상기 채널 영역을 따라 배치되고, 게이트 절연층에 의해 상기 채널 영역으로부터 전기 절연되는 게이트 전극을 포함하되,상기 게이트 전극은 상기 제 1 및 제 2 소스/드레인 영역사이에 흐르는 전류를 제어하고, 상기 채널 영역은 채널이 릿지 형상을 갖는 핀 영역을 구비하고, 상기 릿지가 상기 제 1 방향에 수직인 단면에서 상부 면과 두 측면을 가지며, 상기 상부 면은 상기 반도체 기판의 표면 아래에 배치되고, 상기 게이트 전극은 상기 상부 면과 상기 두 측면을 따라 배치되는트랜지스터.
- 제 5 항에 있어서,상기 기판 표면에 수직인 방향에서 측정된 상기 상부 면과 상기 기판 표면사이의 거리는 10 내지 200㎚인 것을 특징으로 하는 트랜지스터.
- 제 5 항에 있어서,절연 물질로 구성된 스페이서를 더 구비하며, 상기 스페이서는, 상기 게이트 전극과 상기 제 1 및 제 2 소스/드레인 영역사이의 계면에 배치되는 트랜지스터.
- 제 5 항에 있어서,상기 제 1 소스/드레인 영역은, 다량 도핑 및 소량 도핑된 영역을 구비하고, 상기 소량 도핑된 영역은 상기 다량 도핑된 영역과 상기 채널 영역사이에 배치되는 트랜지스터.
- 제 8 항에 있어서,상기 소량 도핑된 영역은 상기 핀 영역의 상기 상부 면 아래의 깊이까지 연장하는 트랜지스터.
- 제 9 항에 있어서,절연 물질로 구성된 스페이서를 더 포함하며, 상기 스페이서는 상기 게이트 전극과 상기 제 1 및 제 2 소스/드레인 영역사이의 계면에 배치되는 트랜지스터.
- 제 10 항에 있어서,상기 다량 도핑된 영역은 상기 소량 도핑된 영역 위에 배치되고, 상기 스페이서는 상기 다량 도핑된 영역의 깊이에 대응하는 깊이까지 연장하는 트랜지스터.
- 제 5 항에 있어서,상기 제 1 소스/드레인 영역은 제 2 소스/드레인 영역과 동일한 깊이까지 연장하는 트랜지스터.
- 제 7 항에 있어서,상기 스페이서의 절연 물질은 이산화 실리콘과 질화 실리콘으로 이루어진 그룹에서 선택되는 트랜지스터.
- 제 5 항에 있어서,상기 채널 영역의 폭은 상기 제 1 또는 제 2 소스/드레인 영역의 폭보다 좁고, 이 폭은, 상기 제 1 방향에 수직이며, 상기 반도체 기판의 표면에 평행한 방향에서 측정되는 트랜지스터.
- 복수의 메모리 셀, 제 1 방향으로 배치된 복수의 비트 라인 및 상기 제 1 방향에 교차하는 제 2 방향으로 배치된 복수의 워드 라인을 포함하는 메모리 셀 어레이에 있어서,상기 메모리 셀 각각은,저장용 캐패시터; 및반도체 기판에 적어도 부분적으로 형성되는 트랜지스터를 구비하며,상기 트랜지스터는,상기 저장용 커패시터의 전극과 접속되는 제 1 소스/드레인 영역;제 2 소스/드레인 영역;상기 제 1 및 제 2 소스/드레인 영역을 접속하고, 상기 반도체 기판에 배치되는 채널 영역; 및상기 채널 영역을 따라 배치되고, 상기 채널 영역으로부터 전기 절연되는 게이트 전극을 포함하되,상기 게이트 전극은 상기 제 1 및 제 2 소스/드레인 영역사이에 흐르는 전류를 제어하고, 상기 채널 영역은, 채널이 릿지 형상을 갖는 핀 영역을 구비하고, 상기 릿지는 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 수직인 단면에서 상부 면과 두 측면을 구비하며, 상기 상부 면은 상기 반도체 기판의 표면 아래에 배치되고, 상기 게이트 전극은 상기 상부 면과 상기 두 측면을 따라 배치되고, 상기 워드 라인 각각은 복수의 게이트 전극에 전기 접속되고, 상기 트랜지스터 각 각의 상기 제 2 소스/드레인 영역은 비트 라인 접촉을 통해 상기 복수의 비트 라인중 하나와 접속되는메모리 셀 어레이.
- 제 15 항에 있어서,상기 저장용 캐패시터는 트렌치 캐패시터인 메모리 셀 어레이.
- 제 15 항에 있어서,상기 저장용 캐패시터는 적층형 캐패시터인 메모리 셀 어레이.
- 제 15 항에 있어서,상기 메모리 셀은 열 및 행으로 각각 배치되고, 상기 저장용 캐패시터 및 트랜지스터는, 상기 트랜지스터가 제 1 위치에 해당하고, 상기 저장용 캐패시터가 제 2 위치에 해당하도록, 체커판 패턴으로 배치되며, 상기 제 1 위치 중 하나는 상기 제 2 위치 중 2개 사이에 배치되며, 그 반대로 배치되는 것도 가능한메모리 셀 어레이.
- 제 15 항에 있어서,상기 메모리 셀은 열 및 행으로 각각 배치되고, 상기 저장용 캐패시터 및 상기 트랜지스터는, 2개의 저장용 캐패시터가 서로 인접하게 배치되고, 2개의 트랜지스터가 서로 인접하게 배치되고, 2개의 이웃하는 메모리 셀이 공통 비트 라인 접촉부를 공유하도록 쌍으로 배치되어 있는메모리 셀 어레이.
- 제 15 항에 있어서,상기 워드 라인 각각은, 이 워드 라인이 게이트 전극과 접속되는 복수의 통과 워드 라인 부분을 구비하고, 상기 통과 워드 라인 부분은, 상기 게이트 전극의 깊이보다 얕은 기판의 깊이로 배치되어 있는 메모리 셀 어레이.
- 제 15 항에 있어서,상기 워드 라인 각각은, 상기 워드 라인이 게이트 전극과 접속되지 않는 복수의 통과 워드 라인 부분을 구비하고, 상기 통과 워드 라인 부분은 상기 기판 표면에 배치되어 있는 메모리 셀 어레이.
- 반도체 기판에 트랜지스터를 제조하는 방법으로서,표면을 갖는 반도체 기판을 제공하는 단계;트랜지스터가 형성되어야 하며, 2개의 절연 트렌치에 의해 수평으로 형성되는, 활성 영역을 수평 측면 한정하기 위해서, 상기 반도체 기판의 표면에 절연 트렌치를 형성하는 단계;상기 절연 트렌치를 절연 물질로 충전하는 단계;게이트 절연 물질에 의해 상기 활성 영역으로부터 절연된 게이트 전극을 제공하는 단계; 및제 1 및 제 2 소스/드레인 영역을 제공하는 단계를 포함하되,도전성 채널이 상기 제 1 및 제 2 소스/드레인 영역사이에 형성되고, 제 1 방향이 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 의해 형성되고,상기 게이트 전극을 제공하는 단계는,상기 활성 영역내에, 반도체 기판의 표면에 수직인 방향으로 상기 기판의 상기 표면으로부터 제 1 깊이로 연장하는 그루브(groove)를 형성하는 단계;그후 상기 그루브에 인접하는 위치에서 상기 각각의 절연 트렌치내에 포켓을 형성하여 상기 2개의 포켓 ― 상기 2개의 포켓은 상기 제 1 깊이 이상의 제 2 깊이로 연장함 ― 이 상기 그루브와 접속되고, 상기 그루브는 상기 2개의 포켓 사이에 형성되게 하는 단계;상기 활성 영역과 상기 그루브사이의 계면과 상기 활성 영역과 상기 포켓 사 이의 계면에 게이트 절연 물질을 제공하는 단계;상기 그루브와 상기 2개의 포켓을 충전하기 위해서 게이트 전극 물질을 증착하는 단계; 및상기 게이트 전극 물질을 부분적으로 제거하여 상기 게이트 전극 물질이 상기 그루브 및 상기 2개의 포켓 외측의 부분으로부터 제거되도록 하는 단계를 포함하는트랜지스터 제조 방법.
- 제 22 항에 있어서,상기 기판 표면에 평행하고 상기 제 1 방향에 수직인 방향으로 상기 제 1 깊이와 상기 제 2 깊이 사이의 부분에서 활성 영역을 박형화하는 단계를 더 포함하는트랜지스터 제조 방법.
- 제 22 항에 있어서,상기 제 1 방향에 평행한 방향으로 상기 그루브를 측면 한정하는 스페이서를 제공하는 단계를 더 포함하고, 상기 스페이서는 절연 물질로 구성되며, 상기 제공 단계는 상기 그루브를 형성하는 단계 이후에 그리고 상기 포켓을 형성하는 단계 이전에 실행되는트랜지스터 제조 방법.
- 제 22 항에 있어서,상기 2개의 포켓은 등방성 에칭으로 형성되는 트랜지스터 제조 방법.
- 제 22 항에 있어서,상기 게이트 전극 물질을 부분적으로 제거함으로써 상기 그루브와 상기 2개의 포켓내의 상기 게이트 전극 물질의 상부 부분이 또한 제거되고; 상기 제 1 방향에 평행한 방향으로 상기 그루브를 측면 한정하는 스페이서를 제공하는 단계를 더 포함하되, 상기 스페이서는 절연 물질로 구성되며, 상기 스페이서를 제공하는 단계는 상기 게이트 전극 물질을 부분적으로 제거하는 단계 이후에 실행되는트랜지스터 제조 방법.
- 반도체 기판에 트랜지스터를 제조하는 방법으로서,표면을 갖는 상기 반도체 기판을 제공하는 단계;트랜지스터가 형성되어야 하며, 2개의 절연 트렌치에 의해 측면 한정되는 활성 영역을 측면 한정하기 위해서 상기 반도체 기판의 상기 표면에 2개의 절연 트렌 치를 형성하는 단계;상기 절연 트렌치를 절연 물질로 충전하는 단계;게이트 절연 물질층에 의해 상기 활성 영역으로부터 절연된 게이트 전극을 제공하는 단계; 및제 1 및 제 2 소스/드레인 영역을 제공하는 단계를 포함하되,도전성 채널은 상기 제 1 및 제 2 소스/드레인 영역사이에 형성되고, 제 1 방향은 상기 제 1 및 제 2 소스/드레인 영역을 접속하는 라인에 의해 형성되고,상기 게이트 전극을 제공하는 단계는,상기 절연 트렌치 각각에 포켓 ― 상기 2개의 포켓은 제 2 깊이까지 연장함 ― 을 형성하는 단계;이후 상기 포켓의 위치에 인접한 위치에서 상기 활성 영역내에 그루브를 형성하여, 상기 그루브 ― 상기 그루브는 상기 표면에 수직인 방향으로 상기 반도체 기판의 표면으로부터 제 1 깊이까지 연장하고, 상기 제 2 깊이는 상기 제 1 깊이보다 큼 ― 가 상기 2개의 포켓 사이에 배치되고, 상기 2개의 포켓과 전기적으로 접속되도록 하는 단계;상기 활성 영역과 상기 그루브 사이의 계면과, 상기 활성 영역과 상기 포켓 사이의 계면에 게이트 절연 물질을 제공하는 단계;상기 그루브 및 상기 2개의 포켓을 충전하기 위해서 게이트 전극 물질을 증착하는 단계; 및상기 게이트 전극 물질이 상기 그루브 및 상기 2개의 포켓 외측의 부분으로 부터 제거되도록 상기 게이트 전극 물질을 부분적으로 제거하는 단계를 포함하는트랜지스터 제조 방법.
- 제 27 항에 있어서,상기 기판 표면에 평행하고 상기 제 1 방향에 수직인 방향으로 상기 제 1 깊이와 상기 제 2 깊이사이의 부분에서 상기 활성 영역을 박형화하는 단계를 더 포함하는트랜지스터 제조 방법.
- 제 27 항에 있어서,상기 게이트 전극 물질을 부분적으로 제거할 때, 상기 그루브와 상기 2개의 포켓내의 상기 게이트 전극 물질의 상부 부분이 제거되고, 상기 제 1 방향과 평행한 방향으로 상기 그루브를 측면 한정하는 스페이서를 제공하는 단계를 더 포함하되, 상기 스페이서는 절연 물질로 구성되며, 상기 스페이서를 제공하는 단계는 상기 게이트 전극 물질을 부분적으로 제거하는 단계 이후에 실행되는트랜지스터 제조 방법.
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102004031385.7 | 2004-06-29 | ||
| DE102004031385A DE102004031385B4 (de) | 2004-06-29 | 2004-06-29 | Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung |
| US10/939,255 | 2004-09-10 | ||
| US10/939,255 US7132333B2 (en) | 2004-09-10 | 2004-09-10 | Transistor, memory cell array and method of manufacturing a transistor |
| US11/128,782 US7635893B2 (en) | 2004-06-29 | 2005-05-13 | Transistor, memory cell array and method of manufacturing a transistor |
| US11/128,782 | 2005-05-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060048699A KR20060048699A (ko) | 2006-05-18 |
| KR100633646B1 true KR100633646B1 (ko) | 2006-10-11 |
Family
ID=36031670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050057007A KR100633646B1 (ko) | 2004-06-29 | 2005-06-29 | 트랜지스터, 메모리 셀 어레이 및 트랜지스터 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2006054431A (ko) |
| KR (1) | KR100633646B1 (ko) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7442609B2 (en) * | 2004-09-10 | 2008-10-28 | Infineon Technologies Ag | Method of manufacturing a transistor and a method of forming a memory device with isolation trenches |
| KR100720232B1 (ko) * | 2005-12-30 | 2007-05-23 | 주식회사 하이닉스반도체 | 핀 구조의 반도체 소자의 형성방법 |
| KR100720238B1 (ko) * | 2006-01-23 | 2007-05-23 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR100835279B1 (ko) | 2006-09-05 | 2008-06-05 | 삼성전자주식회사 | 수직 채널 구조를 가지는 트랜지스터를 구비하는 반도체메모리 장치 |
| US20080061340A1 (en) * | 2006-09-07 | 2008-03-13 | Qimonda Ag | Memory cell array and method of forming the memory cell array |
| US7612406B2 (en) * | 2006-09-08 | 2009-11-03 | Infineon Technologies Ag | Transistor, memory cell array and method of manufacturing a transistor |
| US7956387B2 (en) * | 2006-09-08 | 2011-06-07 | Qimonda Ag | Transistor and memory cell array |
| US7642586B2 (en) * | 2006-09-08 | 2010-01-05 | Qimonda Ag | Integrated memory cell array |
| KR100801315B1 (ko) * | 2006-09-29 | 2008-02-05 | 주식회사 하이닉스반도체 | 돌기형트랜지스터가 구비된 반도체소자의 제조 방법 |
| JP2008199027A (ja) * | 2007-02-13 | 2008-08-28 | Qimonda Ag | ３次元チャネル電界効果トランジスタを備えた集積回路およびその製造方法 |
| JP5410666B2 (ja) * | 2007-10-22 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9190494B2 (en) | 2008-02-19 | 2015-11-17 | Micron Technology, Inc. | Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin |
| US8866254B2 (en) | 2008-02-19 | 2014-10-21 | Micron Technology, Inc. | Devices including fin transistors robust to gate shorts and methods of making the same |
| US7742324B2 (en) | 2008-02-19 | 2010-06-22 | Micron Technology, Inc. | Systems and devices including local data lines and methods of using, making, and operating the same |
| US7915659B2 (en) | 2008-03-06 | 2011-03-29 | Micron Technology, Inc. | Devices with cavity-defined gates and methods of making the same |
| US7808042B2 (en) | 2008-03-20 | 2010-10-05 | Micron Technology, Inc. | Systems and devices including multi-gate transistors and methods of using, making, and operating the same |
| US7898857B2 (en) | 2008-03-20 | 2011-03-01 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| US8546876B2 (en) | 2008-03-20 | 2013-10-01 | Micron Technology, Inc. | Systems and devices including multi-transistor cells and methods of using, making, and operating the same |
| US7969776B2 (en) | 2008-04-03 | 2011-06-28 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
| US8076229B2 (en) | 2008-05-30 | 2011-12-13 | Micron Technology, Inc. | Methods of forming data cells and connections to data cells |
| US8148776B2 (en) | 2008-09-15 | 2012-04-03 | Micron Technology, Inc. | Transistor with a passive gate |
| JP5718585B2 (ja) * | 2010-05-19 | 2015-05-13 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法、並びにデータ処理システム |
| US8294511B2 (en) | 2010-11-19 | 2012-10-23 | Micron Technology, Inc. | Vertically stacked fin transistors and methods of fabricating and operating the same |
| JP2012234964A (ja) | 2011-04-28 | 2012-11-29 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2012253086A (ja) * | 2011-05-31 | 2012-12-20 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP5547152B2 (ja) | 2011-09-21 | 2014-07-09 | 株式会社東芝 | 半導体装置 |
| JP2013149686A (ja) * | 2012-01-17 | 2013-08-01 | Elpida Memory Inc | 半導体装置 |
| JP2014222682A (ja) * | 2013-05-13 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| KR102096152B1 (ko) * | 2018-01-17 | 2020-04-01 | 전남대학교산학협력단 | 누설전류 특성이 개선된 비평탄형 채널을 갖는 트랜지스터 |
| KR102634709B1 (ko) * | 2018-10-15 | 2024-02-08 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| JP7265470B2 (ja) * | 2019-12-24 | 2023-04-26 | 株式会社東芝 | 半導体装置 |
-
2005
- 2005-06-21 JP JP2005180338A patent/JP2006054431A/ja active Pending
- 2005-06-29 KR KR1020050057007A patent/KR100633646B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006054431A (ja) | 2006-02-23 |
| KR20060048699A (ko) | 2006-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20130919 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140926 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151201 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160921 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |