JP2014222682A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】データリテンション不良の発生を防止する。【解決手段】半導体装置５０は、主面１ａを有する半導体基板１と、主面１ａに設けられる素子分離領域によって区画された活性領域Ｋと、Ｙ方向に延在し、活性領域Ｋと交差するように半導体基板１に設けられたトレンチ８ａと、トレンチ８ａのうち活性領域Ｋと交差する部分の底面から突出し、Ｘ方向に延在するサドルフィン４ａとを備え、サドルフィン４ａのＸ方向の一端４ａａは、トレンチ８ａのＸ方向の一方側面であるトレンチ側面８ａａと接触し、サドルフィン４ａのＸ方向の他端４ａｂは、トレンチ８ｂのＸ方向の他方側面であるトレンチ側面８ａｂと接触し、サドルフィン４ａの上面４ａｃは、トレンチ側面８ａａからトレンチ側面８ａｂに向かって傾斜している。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、サドルフィン型のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)を用いる半導体装置及びその製造方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、微細化に対処するために半導体基板に形成したトレンチ内にゲート電極を埋設し、トレンチの側面と底面をトランジスタのチャネルとして用いる埋め込みゲート型のＭＯＳＦＥＴが採用されている。さらに、このような埋め込みゲート型のＭＯＳＦＥＴにおいては、高集積化に伴って低下する傾向にある特性を改善するために、サドルフィンが利用される場合がある。サドルフィンを有する埋め込みゲート型のＭＯＳＦＥＴ（以下、「サドルフィン型のＭＯＳＦＥＴ」と称する）は、トレンチの底面に位置するチャネル領域に、ソースとドレインとを結ぶ方向に延在するように配置されたフィン状の突起部（フィン部）を設けることで、そのような突起部を設けない場合に比べてチャネル長を変えることなくチャネル幅を拡大したものであり、より高い相互コンダクタンスを得ることが可能となっている。特許文献１〜５には、サドルフィン型のＭＯＳＦＥＴを採用する半導体装置の例が開示されている。
特開２００８−０１６８４２号公報 特開２００８−０９１８７１号公報 特開２０１１−２４３８０２号公報 特開２０１２−２３４９６４号公報 特開２０１２−２５３０８６号公報
ところで、埋め込みゲート型のＭＯＳＦＥＴを構成するソース／ドレインは、埋込ワード線（ゲート電極）の延伸方向両側それぞれの上方にある不純物拡散層によって構成される。これら２つの不純物拡散層はそれぞれセルキャパシタ及びビット線に接続されるもので、以下では、それぞれを容量拡散層及びビット線拡散層と称する。
サドルフィン型のＭＯＳＦＥＴの特性を向上させるためには、容量拡散層及びビット線拡散層の底面をフィン部の上面と同等の位置まで深く形成することが望ましい。しかし、電荷蓄積ノードとなる容量拡散層をフィン部の上面まで深く形成すると、容量拡散層の側面とゲート電極の側面とが対向する構成となってしまう。このため、容量拡散層を構成する接合の電界強度が強くなりリーク電流が増大してしまう。すなわち、電荷蓄積ノードに蓄積されている電荷が漏洩してしまうという問題が発生する。この問題を回避するために、容量拡散層の底面はトレンチに埋設されているゲート電極の上面より深くならないように配置される。したがって、従来の半導体装置においては、容量拡散層の底面は、ビット線拡散層の底面に比べて浅い位置に設けられ、各々非対称の構成となっている。
しかしながら、上記構成の半導体装置には、データリテンション不良（セルキャパシタに蓄積された"ＬＯＷ"のデータ量が減少して、情報保持時間が短くなってしまうこと）が発生しやすいという問題がある。すなわち、ワード線を一旦オン状態にしてからオフ状態に戻した場合、オンのときにフィン部に集まっていた電子は、容量拡散層及びビット線拡散層のそれぞれに吸収される。容量拡散層に吸収される電子は、セルキャパシタに蓄積された"ＬＯＷ"データを補充する役割を果たす。しかし、上記のようにビット線拡散層の下面が容量拡散層の下面に比べて深い位置に設けられている場合、容量拡散層の底面とフィン部の上面との間の距離が、ビット線拡散層の底面とフィン部の上面との間の距離に比べて長くなる。そのため、フィン部に滞留する電子の多くがビット線拡散層に吸収されてしまい、容量拡散層に吸収される電子の数が相対的に少なくなる。その結果、セルキャパシタへの"ＬＯＷ"データの補充が不足し、上述したデータリテンション不良が発生しやすくなってしまう。
本発明の一側面による半導体装置は、主面を有する半導体基板と、前記主面に設けられる素子分離領域によって区画された活性領域と、第１の方向に延在し、前記活性領域と交差するように前記半導体基板に設けられたトレンチと、前記トレンチのうち前記活性領域と交差する部分の底面から突出し、前記第１の方向と交差する第２の方向に延在するフィン部とを備え、前記フィン部の前記第２の方向の一端は、前記トレンチの前記第２の方向の一方側面である第１のトレンチ側面と接触し、前記フィン部の前記第２の方向の他端は、前記トレンチの前記第２の方向の他方側面である第２のトレンチ側面と接触し、前記フィン部の上面は、前記第１のトレンチ側面から前記第２のトレンチ側面に向かって傾斜していることを特徴とする。
本発明の他の一側面による半導体装置は、主面を有する半導体基板と、前記主面に設けられた活性領域と、第１の方向に延在し、前記活性領域の第２の方向の一方端部と接する第１の素子分離領域と、前記第１の方向に延在し、前記活性領域と交差するように前記半導体基板に設けられたトレンチと、前記トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、前記活性領域に位置し、前記トレンチの前記第１の素子分離領域に対向する側面である第１のトレンチ側面に接する第２の半導体ピラーと、前記活性領域に位置し、前記トレンチの前記第１のトレンチ側面に対向する側面である第２のトレンチ側面に接する第１の半導体ピラーと、前記第１の半導体ピラーの上部に配置される第１の不純物拡散層と、前記第２の半導体ピラーの上部に配置される第２の不純物拡散層と、前記トレンチのうち前記活性領域と交差する部分の底面から突出し、前記第２の方向に延在するフィン部とを備え、前記フィン部は、前記第２の方向の一端で前記第１のトレンチ側面に接触するとともに、前記第２の方向の他端で前記第２のトレンチ側面に接触し、前記フィン部の上面のうち前記第１のトレンチ側面と接する部分の前記主面からの距離は、前記フィン部の上面のうち前記第２のトレンチ側面と接する部分の前記主面からの距離に比べて短いことを特徴とする。
本発明のさらに他の一側面による半導体装置は、主面を有する半導体基板と、前記主面に設けられた活性領域と、第１の方向に延在し、前記活性領域の第２の方向の一方端部と接する第１の素子分離領域と、前記第１の方向に延在し、前記活性領域の第２の方向の他方端部と接する第２の素子分離領域と、前記第１の方向に延在し、前記活性領域と交差するように前記半導体基板に設けられた第１のトレンチと、前記活性領域のうち前記第１のトレンチから見て前記第２の素子分離領域に近い位置を前記第１の方向に延在し、前記活性領域と交差するように前記半導体基板に設けられた第２のトレンチと、前記第１のトレンチ内に第１のゲート絶縁膜を介して埋め込まれた第１のゲート電極と、前記第２のトレンチ内に第２のゲート絶縁膜を介して埋め込まれた第２のゲート電極と、前記活性領域のうち前記第１のトレンチと前記第１の素子分離領域に挟まれた領域に位置し、前記第１のトレンチの前記第１の素子分離領域に対向する側面である第１のトレンチ側面に接する第２の半導体ピラーと、前記活性領域のうち前記第１のトレンチと前記第２のトレンチに挟まれた領域に位置し、前記第１のトレンチの前記第２のトレンチに対向する側面である第２のトレンチ側面及び前記第２のトレンチの前記第１のトレンチに対向する側面である第３のトレンチ側面のそれぞれに接する第１の半導体ピラーと、前記活性領域のうち前記第２のトレンチと前記第２の素子分離領域に挟まれた領域に位置し、前記第２のトレンチの前記第２の素子分離領域に対向する側面である第４のトレンチ側面に接する第３の半導体ピラーと、前記第１の半導体ピラーの上部に配置される第１の不純物拡散層と、前記第２の半導体ピラーの上部に配置される第２の不純物拡散層と、前記第３の半導体ピラーの上部に配置される第３の不純物拡散層と、前記第１のトレンチのうち前記活性領域と交差する部分の底面から突出し、前記第２の方向に延在する第１のフィン部と、前記第２のトレンチのうち前記活性領域と交差する部分の底面から突出し、前記第２の方向に延在する第２のフィン部とを備え、前記第１のフィン部は、前記第２の方向の一端で前記第１のトレンチ側面に接触するとともに、前記第２の方向の他端で前記第２のトレンチ側面に接触し、前記第２のフィン部は、前記第２の方向の一端で前記第３のトレンチ側面に接触するとともに、前記第２の方向の他端で前記第４のトレンチ側面に接触し、前記第１のフィン部の上面のうち前記第１のトレンチ側面と接する部分の前記主面からの距離は、前記フィン部の上面のうち前記第２のトレンチ側面と接する部分の前記主面からの距離に比べて短く、前記第２のフィン部の上面のうち前記第４のトレンチ側面と接する部分の前記主面からの距離は、前記フィン部の上面のうち前記第３のトレンチ側面と接する部分の前記主面からの距離に比べて短いことを特徴とする。
本発明の一側面による半導体装置の製造方法は、素子分離用絶縁膜を埋め込むことにより、半導体基板の主面に第２の方向に延在する活性領域を区画する工程と、前記主面を覆う第１のマスク膜を形成する工程と、前記第１のマスク膜に、前記第２の方向と交差する第１の方向に延在し、かつ前記活性領域と交差する第１の開口部を形成する工程と、前記第１の開口部の底面に露出した前記素子分離用絶縁膜の上部を除去することにより、該第１の開口部内に、前記活性領域内の第１の領域と第２の領域に挟まれてなる前記半導体基板の第１の突出部を設ける工程と、前記主面を覆う第２のマスク膜を形成する工程と、前記第２のマスク膜に、前記第１の突出部の上面のうち前記第１の領域に接する一部分を露出させる第３の開口部を形成する工程と、前記第３の開口部を形成した後、第２のマスク膜をマスクとして前記半導体基板をエッチングし、該エッチングの終了後に前記第２のマスク膜を除去する工程と、前記第２のマスク膜を除去した後、前記第１のマスク膜をマスクとして前記素子分離用絶縁膜及び前記半導体基板をエッチングすることにより、平面的に見て前記第１の開口部と重なる位置に第１のトレンチを形成する工程と、前記第１のトレンチの内側に露出した前記半導体基板の表面を覆う第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜を介して前記第１のトレンチを埋める第１のゲート電極を形成する工程と、前記第１のトレンチに埋め込まれ、前記第１のゲート電極の上面を覆う第１のキャップ絶縁膜を形成する工程と、前記主面から第１の距離の位置に下面を有する第１の不純物拡散層を前記第１の領域の上部に設けるとともに、前記主面から前記第１の距離より短い第２の距離の位置に下面を有する第２の不純物拡散層を前記第２の領域の上部に設ける工程とを備えることを特徴とする。
本発明によれば、トレンチ延伸方向の一方側面に接する容量拡散層と、他方側面に接するビット線拡散層とで下面の深さが異なっていたとしても、トレンチ内に埋め込まれるゲート電極がオフになった後、容量拡散層に吸収される電子の量を、ビット線拡散層に吸収される電子の量より増大させることが可能になる。したがって、データリテンション不良の発生を防止できる。
（ａ）は、（ｂ）に示した主面１ａに対応する、本発明の好ましい第１の実施の形態による半導体装置５０の水平断面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示したトレンチ８ａに対応する部分を示す斜視図である。 （ａ）は、図１（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図１（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 本発明の好ましい第１の実施の形態による半導体装置５０の変形例を示す図で有る。 （ａ）は、製造工程における半導体装置５０の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示した開口部３３ａに対応する部分を示す斜視図である。 （ａ）は、図４（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図４（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 （ａ）は、製造工程における半導体装置５０の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示した開口部３３ａに対応する部分を示す斜視図である。 （ａ）は、図６（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図６（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 （ａ）は、製造工程における半導体装置５０の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示した開口部３３ａに対応する部分を示す斜視図である。 （ａ）は、図８（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図８（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 （ａ）は、製造工程における半導体装置５０の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示した開口部３３ａに対応する部分を示す斜視図である。 （ａ）は、図１０（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図１０（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 （ａ）は、製造工程における半導体装置５０の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示したトレンチ８ａに対応する部分を示す斜視図である。 （ａ）は、図１２（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図１２（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 （ａ）は、製造工程における半導体装置５０の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示したトレンチ８ａに対応する部分を示す斜視図である。 （ａ）は、図１４（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図１４（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 （ａ）は、製造工程における半導体装置５０の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示したトレンチ８ａに対応する部分を示す斜視図である。 （ａ）は、図１６（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図１６（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 （ａ）は、製造工程における半導体装置５０の平面図であり、（ｂ）は、（ａ）に示したＡ−Ａ線に対応する半導体装置５０の断面図であり、（ｃ）は、（ａ）に示したＢ−Ｂ線に対応する半導体装置５０の断面図であり、（ｄ）は、（ａ）に示したトレンチ８ａに対応する部分を示す斜視図である。 （ａ）は、図１８（ａ）に示したＣ−Ｃ線に対応する半導体装置５０の断面図であり、（ｂ）は、図１８（ａ）に示したＤ−Ｄ線に対応する半導体装置５０の断面図である。 （ａ）は、本発明の好ましい第２の実施の形態による半導体装置６０の断面図であり、（ｂ）は、（ａ）に示したトレンチ８ａに対応する部分を示す斜視図である。 （ａ）は、本発明の好ましい第３の実施の形態による半導体装置７０の断面図であり、（ｂ）は、（ａ）に示したトレンチ８ａに対応する部分を示す斜視図である。 （ａ）は、本発明の好ましい第４の実施の形態による半導体装置８０の断面図であり、（ｂ）は、（ａ）に示したトレンチ８ａに対応する部分を示す斜視図である。 （ａ）は、本発明の好ましい第５の実施の形態による半導体装置９０の水平断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
まず、図１及び図２を参照しながら、本発明の第１の実施の形態による半導体装置５０の構成について説明する。なお、図１（ｂ）（ｃ）及び図２（ａ）（ｂ）では半導体基板１の主面１ａ（後述）より上に位置する構成の図示を省略し、図１（ｃ）では半導体基板１及び素子分離用絶縁膜１０ａ以外の構成の図示を省略している。また、図１及び図２を含む本明細書に添付する各図においては、各構成要素を分かりやすく図示することを優先した結果、各構成要素の縮尺や数などが実際のものとは異なっている。さらに、各図にはＸＹＺ座標系を設定している。Ｚ方向は半導体基板１の主面１ａに垂直な方向であり、Ｘ方向は半導体基板１の主面１ａと平行な面においてＺ方向と直交する方向であり、Ｙ方向は半導体基板１の主面１ａと平行な面においてＸ方向と直交する方向である。
半導体装置５０は、埋め込みゲート型トランジスタ（埋込ワード線）を選択トランジスタとするＤＲＡＭである。ただし、本発明は、ＤＲＡＭ以外の各種の半導体装置にも適用可能である。
図２（ａ）などに示すように、本実施の形態による半導体装置５０は、主面１ａを有する半導体基板１を備えて構成される。半導体基板１は、ここではｐ型のシリコン基板であるとして説明するが、他の種類の基板、例えばｎ型のシリコン基板を用いてもよい。
主面１ａには、Ｘ方向（第２の方向）に延在する素子分離用絶縁膜１０ａと、それぞれＹ方向（第１の方向）に延在する素子分離用絶縁膜１０ｂａ，１０ｂｂ（第１及び第２の素子分離領域）と、これらによって区画された活性領域Ｋとが配置される。素子分離用絶縁膜１０ｂａは活性領域ＫのＸ方向の一方端部と接し、素子分離用絶縁膜１０ｂｂは活性領域ＫのＸ方向の他方端部と接している。
主面１ａには、それぞれＹ方向に延在し、かつ活性領域Ｋと交差する２本のトレンチ８ａ，８ｂも配置される。トレンチ８ｂは、活性領域Ｋのうちトレンチ８ａから見て素子分離用絶縁膜１０ｂｂに近い位置に配置される。これら２本のトレンチ８ａ，８ｂにより、活性領域Ｋ内には、図１（ａ）及び図２（ａ）（ｂ）に示すように、半導体ピラー１Ａａ，１Ｂ，１Ａｂが形成される。半導体ピラー１Ａａ（第２の半導体ピラー）は、トレンチ８ａと素子分離用絶縁膜１０ｂａに挟まれた領域に位置し、トレンチ８ａの素子分離用絶縁膜１０ｂａに対向する側面であるトレンチ側面８ａａ（第１のトレンチ側面）に接している。半導体ピラー１Ｂ（第１の半導体ピラー）は、トレンチ８ａとトレンチ８ｂに挟まれた領域に位置し、トレンチ８ａのトレンチ８ｂに対向する側面であるトレンチ側面８ａｂ（第２のトレンチ側面）及びトレンチ８ｂのトレンチ８ａに対向する側面であるトレンチ側面８ｂａ（第３のトレンチ側面）のそれぞれに接している。半導体ピラー１Ａｂ（第３の半導体ピラー）は、トレンチ８ｂと素子分離用絶縁膜１０ｂｂに挟まれた領域に位置し、トレンチ８ｂの素子分離用絶縁膜１０ｂｂに対向する側面であるトレンチ側面８ｂｂ（第４のトレンチ側面）に接している。
半導体ピラー１Ａａの上部には、不純物拡散層５Ａａ（第２の不純物拡散層）が配置される。同様に、半導体ピラー１Ｂの上部には不純物拡散層５Ｂ（第１の不純物拡散層）が配置され、半導体ピラー１Ａｂの上部には不純物拡散層５Ａｂ（第３の不純物拡散層）が配置される。不純物拡散層５Ａａ，５Ａｂ，５Ｂはいずれも、ｎ型の不純物拡散層である。不純物拡散層５Ａａ，５Ａｂは上述した容量拡散層であり、図２（ａ）（ｂ）に示すように、それぞれキャパシタ１８ａ，１８ｂ（第１及び第２のセルキャパシタ）を介して、共通の容量プレート電極１９に接続される。図示していないが、この容量プレート電極１９には接地電位が供給される。一方、不純物拡散層５Ｂは上述したビット線拡散層であり、ビット線２０に接続される。不純物拡散層５Ａａの下面５Ａｃ及び不純物拡散層５Ａｂの下面５ＡｄのＺ方向の位置は、それぞれ対応する埋め込みゲート電極７ａ、７ｂの上面７ａａ、７ｂｂのＺ方向の位置と略一致している。一方、不純物拡散層５Ｂの下面５ＢａのＺ方向の位置は、埋め込みゲート電極７ａ、７ｂの上面７ａａ、７ｂｂのＺ方向の位置より深くなっている。不純物拡散層５Ａａの下面５Ａｃ及び不純物拡散層５Ａｂの下面５Ａｄそれぞれの主面１ａからの距離（深さ）はＺ３であり、不純物拡散層５Ｂの下面５Ｂａの主面１ａからの距離（深さ）はＺ４である。Ｚ３はＺ４に比べて短く、したがって、下面５Ａｃ，５Ａｄは下面５Ｂａに比べて浅い位置にある。
トレンチ８ａ内には、ゲート絶縁膜６ａ（第１のゲート絶縁膜）を介して埋込ゲート電極７ａ（第１のゲート電極）が埋め込まれている。埋込ゲート電極７ａはトレンチ８ａ内の上部を残して埋設されており、トレンチ８ａ内の上部には、埋込ゲート電極７ａの上面を覆うキャップ絶縁膜１７ａが埋め込まれている。同様に、トレンチ８ｂ内には、ゲート絶縁膜６ｂ（第２のゲート絶縁膜）を介して埋込ゲート電極７ｂ（第２のゲート電極）が埋め込まれている。埋込ゲート電極７ｂもトレンチ８ｂ内の上部を残して埋設されており、トレンチ８ｂ内の上部には、埋込ゲート電極７ｂの上面を覆うキャップ絶縁膜１７ｂが埋め込まれている。埋込ゲート電極７ａ，７ｂは、それぞれがＤＲＡＭのワード線を構成する。
以上の構成により、活性領域Ｋ内には、不純物拡散層５Ａａ，５Ｂをそれぞれソース／ドレインの一方及び他方とし、埋込ゲート電極７ａをゲート電極とするトランジスタＴｒ１と、不純物拡散層５Ｂ，５Ａｂをそれぞれソース／ドレインの一方及び他方とし、埋込ゲート電極７ｂをゲート電極とするトランジスタＴｒ２とが形成される。つまり、トランジスタＴｒ１，Ｔｒ２は、１つの活性領域Ｋ内に、ビット線２０が接続される不純物拡散層５Ｂを共有した状態で、Ｘ方向に隣接して配置されている。トランジスタＴｒ１のチャネル領域はトレンチ８ａの周囲に形成され、トランジスタＴｒ２のチャネル領域はトレンチ８ｂの周囲に形成される。
トレンチ８ａのうち活性領域Ｋと交差する部分の底面には、図１（ｂ）（ｃ）及び図２（ｂ）に示すように、この底面から突出し、Ｘ方向に延在するサドルフィン４ａ（第１のフィン部）が設けられる。ゲート絶縁膜６ａは、サドルフィン４ａの表面も含めて、トレンチ８ａの内表面を覆っている。同様に、トレンチ８ｂのうち活性領域Ｋと交差する部分の底面には、この底面から突出し、Ｘ方向に延在するサドルフィン４ｂ（第２のフィン部）が設けられる。ゲート絶縁膜６ｂは、サドルフィン４ｂの表面も含めて、トレンチ８ｂの内表面を覆っている。
サドルフィン４ａ、４ｂは、それぞれ活性領域ＫのＹ方向の中央部に配置される。したがって、サドルフィン４ａ、４ｂは、図１（ａ）に示したＤ−Ｄ線に沿い、半導体ピラー１Ｂを挟んで隣接して配置されていることになる。また、サドルフィン４ａは、Ｘ方向の一端４ａａでトレンチ側面８ａａ（半導体ピラー１ＡａのＸ方向の一方側面１ＡＡ）に接触するとともに、Ｘ方向の他端４ａｂでトレンチ側面８ａｂ（半導体ピラー１ＢのＸ方向の他方側面１ＢＡ）に接している。同様に、サドルフィン４ｂは、Ｘ方向の一端４ｂａでトレンチ側面８ｂａ（半導体ピラー１ＢのＸ方向の一方側面１ＢＢ）に接触するとともに、Ｘ方向の他端４ｂｂでトレンチ側面８ｂｂ（半導体ピラー１ＡｂのＸ方向の他方側面１ＡＢ）に接している。したがって、サドルフィン４ａの他端４ａｂとサドルフィン４ｂの一端４ｂａとは、半導体ピラー１Ｂを介して接続されている。
活性領域Ｋの内部構造は、半導体ピラー１ＢのＸ方向の中心を通るＹ方向の中心線に対して線対称である。そこで以下では、図１（ａ）の左側に位置する構成（サドルフィン４ａなど）に着目して説明するが、右側の構成（サドルフィン４ｂなど）についても同様である。
図１（ｂ）〜（ｄ）に示すように、サドルフィン４ａは、上面４ａｃと、底面４ａｄと、互いにＹ方向に対向する側面４ａｅ，４ａｆ（第１及び第２のフィン側面）とを有する台形状の断面形状を有している。
ただし、サドルフィン４ａの断面形状がこのような台形状に限られるわけではなく、例えば図３に示すように、サドルフィン４ａを、底面４ａｄを有する半円形状に構成してもよい。この場合、上面と側面が湾曲する連続曲面となるため上面と側面との間には明確な境界が存在しない。したがって、サドルフィン４ａの形状は、底面４ａｄと上端部４ａｔによって定義される。
図１（ｂ）〜（ｄ）に戻り、サドルフィン４ａは、Ｙ方向の中心が活性領域ＫのＹ方向の中心と一致する位置に配置される。また、側面４ａｅ，４ａｆがいずれも平面的に見て活性領域Ｋの内側に位置するように配置される。サドルフィン４ａのＹ方向の幅（底面４ａｄの幅）Ｙ２は、活性領域ＫのＹ方向の幅Ｙ１の１／４から１の範囲に設定することが好適である。なお、フォトリソグラフィで規定される最小加工寸法をＦとした場合、Ｆが３０ｎｍ以下となる微細化された半導体装置では、サドルフィン４ａの幅Ｙ２が活性領域の幅Ｙ１に等しくなる。
図１（ｄ）に示すように、一端４ａａにおけるサドルフィン４ａの高さＺ５は、他端４ａｂにおけるサドルフィン４ａの高さＺ６に比べて高くなっている。別の言い方をすれば、一端４ａａの主面１ａからの距離は、一端４ａｂの主面１ａからの距離に比べて短くなっており、これにより、サドルフィン４ａの上面４ａｃ（図３の例では上端部４ａｔ）は、図１（ｄ）及び図２（ｂ）に示すように、一端４ａａ（トレンチ側面８ａａと接触する端部）から他端４ａｂ（トレンチ側面８ａｂと接触する端部）に向かって傾斜している。なお、サドルフィン４ａの高さは、一端４ａａから他端４ａｂにかけて連続的に減少している。
以上の構成により、図２（ｂ）に示すように、不純物拡散層５Ｂの下面５Ｂａからサドルフィン４ａの他端４ａｂまでの垂直方向の距離Ｄ１は、不純物拡散層５Ｂの下面５Ｂａからサドルフィン４ａの一端４ａａまでの垂直方向の距離Ｄ２に比べて長くなる。これは、距離Ｄ１と、不純物拡散層５Ａａの下面５Ａｃからサドルフィン４ａの一端４ａａまでの垂直方向の距離Ｄ３との差が背景技術（サドルフィン４ａの上面４ａｃが傾斜していないとした場合）に比べて縮小していることを意味する。つまり、本実施の形態による半導体装置５０では、不純物拡散層５Ａａの下面５Ａｃの主面１ａからの深さと、不純物拡散層５Ｂの下面５Ｂａと主面１ａからの深さとの差に比べて、距離Ｄ１と距離Ｄ３の差を縮小することが実現されており、したがって、ゲート電極７ａがオフになった後、トレンチ８ａの周囲に形成されていたチャネル領域から不純物拡散層５Ａａ，５Ｂのそれぞれに吸収される電子の量を均等化することが可能になり、さらには、不純物拡散層５Ａａに吸収される電子の量を、不純物拡散層５Ｂに吸収される電子の量より増大させることが可能になる。これは、ゲート電極７ｂについても同様である。
以上説明したように、本実施の形態による半導体装置５０によれば、ゲート電極７ａがオフになった後に不純物拡散層５Ａａ，５Ｂのそれぞれに吸収される電子の量を均等化することができ、また、ゲート電極７ｂがオフになった後に不純物拡散層５Ｂ，５Ａｂのそれぞれに吸収される電子の量を均等化することができる。さらに言えば、不純物拡散層５Ａａ，５Ａｂに吸収される電子の量を、不純物拡散層５Ｂに吸収される電子の量より増大させることが可能になる。したがって、背景技術に比べてキャパシタ１８ａ，１８ｂに蓄積される情報の情報保持時間を長くすることができるので、データリテンション不良を回避することが可能になる。
次に、本実施の形態による半導体装置５０の製造方法について、図４〜図１３を参照しながら説明する。
まず初めに、１×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ３のｐ型不純物を含有するｐ型単結晶シリコンからなる半導体基板１を用意し、その主面１ａに、図４及び図５に示すように、Ｘ方向に延在する素子分離用絶縁膜１０ａと、それぞれＹ方向に延在する素子分離用絶縁膜１０ｂａ，１０ｂｂとを埋め込む。具体的には、ＳＴＩ(Shallow Trench Isolation)法を採用し、半導体基板１の表面に形成した素子分離溝にシリコン窒化膜を埋め込むことによって、素子分離用絶縁膜１０ａ，１０ｂａ，１０ｂｂを形成することが好適である。素子分離用絶縁膜１０ａ，１０ｂａ，１０ｂｂそれぞれの上面は、半導体基板１の上面の位置に一致している。また、素子分離用絶縁膜１０ａ，１０ｂａ，１０ｂｂの半導体基板１の表面からの深さＺ７（図５（ａ）参照）は、例えば２８０ｎｍとすることが好適である。
素子分離用絶縁膜１０ａ，１０ｂａ，１０ｂｂを形成したことにより、半導体基板１の主面１ａに活性領域Ｋが区画される。活性領域ＫはＸ方向に長い矩形とすることが好適であり、例えば、Ｘ方向の長さＸ６を１５０ｎｍ、Ｙ方向の長さＹ３を３０ｎｍとすることが好適である。ただし、活性領域Ｋの形状はこれに限られず、例えば、矩形の角が丸まってなる長楕円形や、Ｘ方向に傾斜する矩形、平行四辺形、若しくは長楕円形などとしてもよい。また、図４及び図５には１つの活性領域Ｋのみを示しているが、複数の活性領域Ｋが、Ｘ方向及びＹ方向のいずれか少なくとも一方に並べて配置される構成を採用してもよい。なお、後述する第５の実施の形態では、２つの活性領域ＫをＹ方向に並べて配置した例を取り上げる。
次に、ＣＶＤ(Chemical Vapor Deposition)法を用いて、半導体基板１の主面１ａにマスク膜２４（第１のマスク膜）を形成する。マスク膜２４は、シリコン酸化膜である保護膜（図示せず）とシリコン窒化膜との積層膜とすることが好適である。マスク膜２４の膜厚は、後述するトレンチ８ａ，８ｂを形成するための半導体基板１及び素子分離用絶縁膜１０ａのエッチングの際に、十分な膜厚のマスク膜２４が残存するように設定する。
マスク膜２４を形成したら、フォトリソグラフィ法及びドライエッチング法を用いて、トレンチ８ａ，８ｂの形成領域を露出させる開口部３３ａ，３３ｂ（第１及び第２の開口部）を設ける。開口部３３ａ，３３ｂそれぞれのＸ方向の幅Ｘ８，Ｘ１０はともに３０ｎｍとすることが好適である。また、開口部３３ａ，３３ｂのＸ方向の形成位置は、上述した不純物拡散層５Ａａが形成される領域のＸ方向の幅Ｘ７、不純物拡散層５Ａｂが形成される領域のＸ方向の幅Ｘ１１、不純物拡散層５Ｂが形成される領域のＸ方向の幅Ｘ９が、いずれも３０ｎｍとなるように設定することが好適である。
開口部３３ａ，３３ｂを設けるためのドライエッチングでは、素子分離用絶縁膜１０ａの上部もエッチングする。これにより、図４（ｂ）〜（ｄ）に示すように、開口部３３ａ，３３ｂ内に、半導体基板１の突出部１ｂが形成される。このようなドライエッチングは、具体的には、トリフルオロメタン（ＣＨＦ３）、パーフルオロシクロブタン（Ｃ４Ｆ８）、酸素（Ｏ２）、及びアルゴン（Ａｒ）をプロセスガスとして用いて行うことが好適であり、こうすることにより、シリコン窒化膜のみを高選択に除去することが可能になる。活性領域Ｋの内側では、突出部１ｂのＹ方向側面１ｂｅ，１ｂｆが露出する。高選択であるとは言え、上記エッチングでは半導体基板１も多少エッチングされるため、このＹ方向側面１ｂｅ，１ｂｆは、図４（ｂ）〜（ｄ）に示すように半導体基板１と素子分離用絶縁膜１０ａの境界線から若干後退している。
なお、開口部３３ａに対応する突出部１ｂ（第１の突出部）は、図５（ａ）（ｂ）に示すように、後に不純物拡散層５Ｂ（図２（ａ）参照）が形成される活性領域Ｋ内の領域Ａ１（第１の領域）と、後に不純物拡散層５Ａａ（図２（ａ）参照）が形成される活性領域Ｋ内の領域Ａ２（第２の領域）とに挟まれた部分となる。同様に、開口部３３ｂに対応する突出部１ｂ（第２の突出部）は、領域Ａ１（第１の領域）と、後に不純物拡散層５Ａｂ（図２（ａ）参照）が形成される活性領域Ｋ内の領域Ａ３（第３の領域）とに挟まれた部分となる。
次に、図６及び図７に示すように、再度ＣＶＤ法を用いて、シリコン酸化膜であるマスク膜２５（第２のマスク膜）を全面に形成する。そして、ＣＭＰ(Chemical Mechanical Polishing)法を用いて表面を平坦化した後、フォトリソグラフィ法及びドライエッチング法によって、マスク膜２５に開口部３４（第３の開口部）を形成する。開口部３４は、Ｙ方向に沿う長辺を有する長方形とし、Ｙ方向の長さは開口部３３ａ，３３ｂのそれと同一とする。また、Ｘ方向及びＹ方向の中心が、それぞれ活性領域ＫのＸ方向及びＹ方向の中心と重なる位置に設けられる。開口部３４のＸ方向の幅は、開口部３３ａ，３３ｂの間に位置するマスク膜２４のＸ方向の幅Ｘ９（図４（ａ）参照）より長く設定することが好ましく、より具体的には、開口部３３ａ，３３ｂそれぞれの露出部分のＸ方向の幅Ｘ１２，Ｘ１３がいずれも１５ｎｍとなるように設定することが好ましい。開口部３４を形成するためのマスク膜２５のエッチングは、突出部１ｂの上面が露出する程度まで行う。したがって、開口部３４の底面には、図６（ｃ）に示すように、Ｙ方向側面１ｂｅ，１ｂｆがマスク膜２５で覆われた状態で、突出部１ｂの上面（図５（ａ）（ｂ）に示した領域Ａ１に接する一部分）が露出する。
続いて、図８及び図９に示すように、ドライエッチング法を用いて、突出部１ｂのうち開口部３４の底面に露出した部分をエッチングする。このエッチングでは、半導体基板１のみを選択的にエッチングする。これにより、図８（ａ）（ｄ）及び図９（ａ）（ｂ）に示すように、２つのトレンチ３６ａ，３６ｂが形成される。トレンチ３６ａは開口部３３ａにおける開口部３３ｂ側の端部に形成され、トレンチ３６ｂは開口部３３ｂにおける開口部３３ａ側の端部に形成される。トレンチ３６ａ，３６ｂの主面１ａからの深さＺ８は、図１（ｄ）に示したサドルフィン４ａの一端４ａａと他端４ａｂの高さの差Ｚ５−Ｚ６に等しい値、具体的には２５ｎｍとする。
トレンチ３６ａ，３６ｂを形成したら、ウェットエッチング法を用いてマスク膜２５を除去し、マスク膜２４及び開口部３３ａ，３３ｂを露出させる。露出した開口部３３ａ，３３ｂの底面には、図８（ａ）に示すように、半導体基板１及び素子分離用絶縁膜１０ａが露出する。以下では、こうして露出した半導体基板１のうち、トレンチ３６ａ，３６ｂの外側にあたる部分を半導体基板１ｃ、内側にあたる部分を半導体基板１ｄと称する。半導体基板１ｃと半導体基板１ｄの間には、図８（ｄ）及び図９（ａ）（ｂ）に示すように、段差が生じている。
次に、図１０及び図１１に示すように、マスク膜２４をマスクとして用いるドライエッチングにより、半導体基板１ｃ，１ｄ及び素子分離用絶縁膜１０ａをエッチングする。このドライエッチングでは、テトラフルオロメタン（ＣＦ４）をプロセスガスに用いて、エッチングイオン種を高エネルギー状態とする。また、素子分離用絶縁膜１０ａに対する半導体基板１の選択比（＝シリコンのエッチングレート／シリコン窒化膜のエッチングレート）を１とする（相対的に低い値とする）ことにより、シリコン窒化膜である素子分離用絶縁膜１０ａについてもエッチングを行う。なお、マスク膜２４もシリコン窒化膜であるが、上述したようにマスク膜２４の膜厚は十分に厚いので、マスク膜２４はこのエッチングの後にも残存する。こうすることにより、平面的に見て開口部３３ａ，３３ｂと重なる領域に、図１０（ａ）及び図１１（ａ）（ｂ）に示すトレンチ３７ａ，３７ｂが形成される。また、半導体基板１ｃと半導体基板１ｄの間に生じていた段差が削られ、また、半導体基板１ｃ，１ｄのＹ方向の側面もエッチングされるので、トレンチ３７ａ，３７ｂの底部には、図１０（ｄ）及び図１１（ｂ）に示すように、滑らかな段差を有する中間フィン部１ｅが形成される。
次に、図１２及び図１３に示すように、ドライエッチング法を用いて、トレンチ３７ａ，３７ｂを掘り下げる。このドライエッチングによって上述したトレンチ８ａ，８ｂ（第１及び第２のトレンチ）が形成され、トレンチ８ａ，８ｂそれぞれの底部には、図１２（ｄ）及び図１３（ｂ）に示すように一様な傾斜度を有するサドルフィン４ａ，４ｂが形成される。このドライエッチングでは、塩素（Ｃｌ２）、テトラフルオロメタン（ＣＦ４）、及びヘリウム（Ｈｅ）をプロセスガスとして用いることにより、素子分離用絶縁膜１０ａに対する半導体基板１の選択比を向上させる（相対的に高い値とする）。これにより、サドルフィン４ａ，４ｂのＹ方向の側面は、図１２（ｄ）に示すように、図１０（ｄ）に示した中間フィン部１ｅのＹ方向の側面に比べ、さらにＹ方向の中心部に移動する（Ｙ方向の幅が細くなる）。
ここで、トレンチ８ａ，８ｂの深さＺ９は２００ｎｍとし、サドルフィン４ａの一端４ａａの高さＺ５は５５ｎｍとし、他端４ａｂの高さＺ６は３０ｎｍとすることが好適である。これにより、一端４ａａと他端４ａｂの高さの差分は、前述の通り２５ｎｍ（＝Ｚ５−Ｚ６）となる。ただし、深さＺ９は１５０ｎｍから２５０ｎｍの範囲であればよく、高さＺ５は４０ｎｍから７０ｎｍの範囲であればよく、高さＺ６は５０ｎｍ以下でＺ５より小さければよい。この後、ウェットエッチング法によって、残留しているマスク膜２４を除去する。
次に熱酸化法を用い、図１４及び図１５に示すように、トレンチ８ａ，８ｂの内壁に５ｎｍ厚のシリコン酸化膜であるゲート絶縁膜６ａ，６ｂ（第１及び第２のゲート絶縁膜）を形成する。続いて、ＣＶＤ法を用いて、トレンチ８ａ，８ｂの内壁をゲート絶縁膜６ａ，６ｂの上から被覆するように１０ｎｍ厚の窒化チタン（ＴｉＮ）を成膜する。その後さらに、ＣＶＤ法によってタングステン（Ｗ）を成膜することにより、タングステンと窒化チタンの積層膜によってトレンチ８ａ，８ｂを埋める。そして、ドライエッチング法によってこの積層膜をエッチバックすることにより、トレンチ８ａ，８ｂの下部のみに積層膜を残留させる。具体的には、積層膜の上面が主面１ａから６０ｎｍ下のところに位置するように、積層膜のエッチバックを行う。こうして残留した積層膜（導電膜）により、埋込ゲート電極７ａ，７ｂ（第１及び第２のゲート電極）が構成される。
次に、ＣＶＤ法を用いて、トレンチ８ａ，８ｂの上部を埋める膜厚のシリコン酸化膜を形成する。そして、ドライエッチング法を用いてこのシリコン酸化膜のうち主面１ａより上側に形成された部分を除去することにより、トレンチ８ａ，８ｂの上部に、それぞれ埋込ゲート電極７ａ，７ｂを覆うキャップ絶縁膜１７ａ，１７ｂ（第１及び第２のキャップ絶縁膜）を形成する。
次いで、図１６及び図１７に示すように、主面１ａにフォトレジスト３８を形成する。そして、このフォトレジスト３８に、フォトリソグラフィ法を用いて、活性領域Ｋの全体を露出させる開口部３９を形成する。続いて、イオン注入法を用いて開口部３９の底部に露出した半導体基板１にリン（Ｐ）と砒素（Ａｓ）を注入し、さらに、フォトレジスト３８を除去してから加熱処理を行う。これにより、上述した半導体ピラー１Ａａ，１Ｂ，１Ａｂそれぞれの上部（図５に示した領域Ａ１，Ａ２，Ａ３それぞれの上部）に、不純物拡散層５Ａａ，５Ｂａ，５Ａｂが形成される。こうして形成された不純物拡散層５Ａａ，５Ｂａ，５Ａｂの下面は、図１７（ａ）（ｂ）に示すように、互いに同じ位置にある。なお、この工程におけるリンの注入条件は、注入エネルギーを２０ＫｅＶ、ドーズ量を７×１０１２ａｔｏｍｓ／ｃｍ２とすることが好適であり、砒素の注入条件は、注入エネルギーを２０ＫｅＶ、ドーズ量を３×１０１３ａｔｏｍｓ／ｃｍ２とすることが好適である。
次に、図１８及び図１９に示すように、ＣＶＤ法を用いて全面にシリコン酸化膜を形成し、フォトリソグラフィ法とドライエッチング法を用いて、不純物拡散層５Ｂの全体を露出させる開口部４１を有するハードマスク膜４０を形成する。続いて、イオン注入法を用いて開口部４１の底部に露出している不純物拡散層５Ｂａへリン（Ｐ）を注入し、さらに加熱処理を行う。これにより、不純物拡散層５Ｂａを、より深い位置に下面を有する不純物拡散層５Ｂへと変化させる。このときのリン注入は、互いに条件の異なる２回に分けて行う。１回目の注入条件は、注入エネルギーを３５ＫｅＶ、ドーズ量を５×１０１３ａｔｏｍｓ／ｃｍ２とする。２回目の注入条件は、注入エネルギーを１０ＫｅＶ、ドーズ量を５×１０１４ａｔｏｍｓ／ｃｍ２とする。２回目の注入後、半導体基板１を９００℃で１０秒間加熱処理してもよい。
ここで、不純物拡散層５Ａａ，５Ａｂ（第２及び第３の不純物拡散層）の深さＺ３は６０ｎｍとし、不純物拡散層５Ｂ（第１の不純物拡散層）の深さＺ４は１４０ｎｍとすることが好適である。ただし、深さＺ３は５０ｎｍから８０ｎｍの範囲であればよく、深さＺ４は１００ｎｍから１５０ｎｍの範囲であればよい。
これらの値及び上述したＺ５，Ｚ６，Ｚ９の値（図１３参照）から、サドルフィン４ａの一端４ａａの上端から不純物拡散層５Ａａの下面までの距離Ｄ３は８５ｎｍとなり、他端４ａｂの上端から不純物拡散層５Ｂの下面までの距離Ｄ１は３０ｎｍとなる。したがって、サドルフィン４ａが形成されている領域においては、トレンチ８ａの半導体ピラー１Ａａ側の下端と、対応する不純物拡散層５Ａａの下面との距離（＝Ｄ３）と、トレンチ８ａの半導体ピラー１Ｂ側の下端と、対応する不純物拡散層５Ｂの下面との距離（＝Ｄ１）との差は５５ｎｍ（＝Ｄ３−Ｄ１）である。もしサドルフィン４ａを設けないとすると、この差は８０ｎｍ（＝Ｚ４−Ｚ３）となる。したがって、本実施の形態による製造方法によって作製された半導体装置５０では、ゲート電極７ａがオフになった後、トレンチ８ａの周囲に形成されていたチャネル領域から不純物拡散層５Ａａ，５Ｂのそれぞれに吸収される電子の量が背景技術に比べて均等化されるので、上述したように、データリテンション不良を回避することが可能になる。ゲート電極７ｂについても同様である。
最後に、図２に示したビット線２０、キャパシタ１８ａ，１８ｂ、容量プレート電極１９などを形成することにより、半導体装置５０が完成する。
以上説明したように、本実施の形態による半導体装置の製造方法によれば、Ｙ方向に延在するトレンチ８ａ，８ｂ内に、Ｘ方向の一端と他端とで高さが異なるサドルフィン４ａ，４ｂを形成することができる。したがつて、データリテンション不良を回避できる半導体装置を製造することが可能になる。
次に、図２０を参照しながら、本発明の第２の実施の形態による半導体装置６０の構成について説明する。半導体装置６０は、サドルフィン４ａ，４ｂの形状が半導体装置５０と異なっており、他の点では半導体装置５０と同一である。以下では、相違点に着目して説明する。また、半導体装置６０においても、活性領域Ｋの内部構造は半導体ピラー１ＢのＸ方向の中心を通るＹ方向の中心線に対して線対称であるので、以下では、サドルフィン４ａに着目して説明を進める。
図２０（ｂ）に示すように、サドルフィン４ａの一端４ａａの高さＺ５が他端４ａｂの高さＺ６より高い（Ｚ５＞Ｚ６）のは、半導体装置５０と同様である。半導体装置６０のサドルフィン４ａは、一端４ａａ側から順に、フィン部４ａ１，４ａ２，４ａ３によって構成される。フィン部４ａ１は、一端４ａａ側から図示した中間面４ａｈまでの部分であり、水平な上面を有している。フィン部４ａ３は、他端４ａｂ側から図示した中間面４ａｋまでの部分であり、やはり水平な上面を有している。一方、フィン部４ａ２は、中間面４ａｈから中間面４ａｋまでの部分であり、中間面４ａｈから中間面４ａｋにかけて高さが連続的に減少する構造を有している。フィン部４ａ２の上面の具体的な形状は、図示するように、埋込ゲート電極７ａ側に向かって膨らんだ連続曲面である。中間面４ａｈにおけるフィン部４ａ２の高さは一端４ａａの高さＺ５に等しく、中間面４ａｋにおけるフィン部４ａ３の高さは他端４ａｂの高さＺ６に等しくなっている。フィン部４ａ１のＸ方向の幅Ｘ２は、サドルフィン４ａ全体のＸ方向の幅Ｘ１（＝トレンチ８ａの幅）の１／２０から１／１０とすることが好適であり、フィン部４ａ３のＸ方向の幅Ｘ３は、幅Ｘ１の１／２から３／４とすることが好適である。
以上説明した半導体装置６０の構造によっても、ゲート電極７ａがオフになった後に不純物拡散層５Ａａ，５Ｂのそれぞれに吸収される電子の量を均等化することができ、また、ゲート電極７ｂがオフになった後に不純物拡散層５Ｂ，５Ａｂのそれぞれに吸収される電子の量を均等化することができる。さらに言えば、不純物拡散層５Ａａ，５Ａｂに吸収される電子の量を、不純物拡散層５Ｂに吸収される電子の量より増大させることができる。したがって、背景技術に比べてキャパシタ１８ａ，１８ｂに蓄積される情報の情報保持時間を長くすることができるので、データリテンション不良を回避することが可能になる。
なお、半導体装置６０は、上述した半導体装置５０の製造方法を次のように変形することにより、製造可能である。すなわち、図１０及び図１１を参照して説明したトレンチ３７ａ，３７ｂを形成するためのドライエッチングの前処理として、半導体基板１ｃ，１ｄの段差に対し、高エネルギー状態のエッチングイオン種を衝突させる。これにより、半導体基板１ｃ，１ｄ間の段差が丸まるので、その後は半導体装置５０の製造方法と同様な工程を進めることにより、半導体装置６０を得ることが可能になる。また、このような製造方法を採用することにより、サドルフィン４ａ，４ｂの上面を一様に傾斜させる必要のある半導体装置５０に比べ、容易にサドルフィン４ａ，４ｂを形成することが可能になる。
次に、図２１を参照しながら、本発明の第３の実施の形態による半導体装置７０の構成について説明する。半導体装置７０は、サドルフィン４ａ，４ｂの形状が半導体装置５０，６０と異なっており、他の点では半導体装置５０，６０と同一である。以下では、相違点に着目して説明する。また、半導体装置７０においても、活性領域Ｋの内部構造は半導体ピラー１ＢのＸ方向の中心を通るＹ方向の中心線に対して線対称であるので、以下では、サドルフィン４ａに着目して説明を進める。
図２１に示すように、サドルフィン４ａの一端４ａａの高さＺ５が他端４ａｂの高さＺ６より高い（Ｚ５＞Ｚ６）のは、半導体装置５０，６０と同様である。半導体装置６０のサドルフィン４ａは、一端４ａａ側から順に、フィン部４ａ４，４ａ５によって構成される。フィン部４ａ４は、一端４ａａ側から図示した中間面４ａｍまでの部分であり、水平な上面を有している。フィン部４ａ５は、他端４ａｂ側から図示した中間面４ａｎまでの部分であり、やはり水平な上面を有している。中間面４ａｎは中間面４ａｍの下部を構成しており、これによりフィン部４ａ４とフィン部４ａ５との間には、図示するように１ステップの段差が構成されている。フィン部４ａ４のＸ方向の幅Ｘ４は、サドルフィン４ａ全体のＸ方向の幅Ｘ１（＝トレンチ８ａの幅）の１／３から２／３とすることが好適である。
以上説明した半導体装置７０の構造によっても、ゲート電極７ａがオフになった後に不純物拡散層５Ａａ，５Ｂのそれぞれに吸収される電子の量を均等化することができ、また、ゲート電極７ｂがオフになった後に不純物拡散層５Ｂ，５Ａｂのそれぞれに吸収される電子の量を均等化することができる。さらに言えば、不純物拡散層５Ａａ，５Ａｂに吸収される電子の量を、不純物拡散層５Ｂに吸収される電子の量より増大させることができる。したがって、背景技術に比べてキャパシタ１８ａ，１８ｂに蓄積される情報の情報保持時間を長くすることができるので、データリテンション不良を回避することが可能になる。
なお、半導体装置７０は、上述した半導体装置５０の製造方法を次のように変形することにより、製造可能である。すなわち、図１０及び図１１を参照して説明したトレンチ３７ａ，３７ｂを形成するためのドライエッチングにおいて、エッチングイオン種を低エネルギー状態とすることにより、半導体装置７０を得ることが可能になる。また、このような製造方法を採用することにより、サドルフィン４ａ，４ｂの上面を一様に傾斜させる必要のある半導体装置５０に比べ、容易にサドルフィン４ａ，４ｂを形成することが可能になる。
次に、図２２を参照しながら、本発明の第４の実施の形態による半導体装置８０の構成について説明する。半導体装置８０は、サドルフィン４ａ，４ｂの形状が半導体装置５０〜７０と異なっており、他の点では半導体装置５０〜７０と同一である。以下では、相違点に着目して説明する。また、半導体装置８０においても、活性領域Ｋの内部構造は半導体ピラー１ＢのＸ方向の中心を通るＹ方向の中心線に対して線対称であるので、以下では、サドルフィン４ａに着目して説明を進める。
半導体装置８０におけるサドルフィン４ａは、トレンチ側面８ａｂ（半導体ピラー１Ｂ側のトレンチ８ａの側面）に接触しておらず、したがって、半導体装置５０〜７０のような他端４ａｂを有していない。その代わり、トレンチ側面８ａａ（半導体ピラー１Ａａ側のトレンチ８ａの側面）から距離Ｘ５（＜Ｘ１）のところに、他端４ａｇを有して構成される。他端４ａｇは、Ｙ方向及びＺ方向に平行な平面によって構成される。また、他端４ａｇの位置には、図示するように段差が生じている。一端４ａａと他端４ａｇの高さはともにＺ５であり、したがって、サドルフィン４ａの上面は水平である。距離Ｘ５（＝サドルフィン４ａのＸ方向の幅）は、サドルフィン４ａ全体のＸ方向の幅Ｘ１（＝トレンチ８ａの幅）の１／３から２／３とすることが好適である。
以上説明した半導体装置８０の構造によっても、ゲート電極７ａがオフになった後に不純物拡散層５Ａａ，５Ｂのそれぞれに吸収される電子の量を均等化することができ、また、ゲート電極７ｂがオフになった後に不純物拡散層５Ｂ，５Ａｂのそれぞれに吸収される電子の量を均等化することができる。さらに言えば、不純物拡散層５Ａａ，５Ａｂに吸収される電子の量を、不純物拡散層５Ｂに吸収される電子の量より増大させることができる。したがって、背景技術に比べてキャパシタ１８ａ，１８ｂに蓄積される情報の情報保持時間を長くすることができるので、データリテンション不良を回避することが可能になる。
なお、半導体装置７０は、上述した半導体装置５０の製造方法を次のように変形することにより、製造可能である。すなわち、図１０及び図１１を参照して説明したトレンチ３７ａ，３７ｂを形成するためのドライエッチングにおいて、エッチングイオン種を低エネルギー状態とすることにより、半導体装置７０を得ることが可能になる。また、このような製造方法を採用することにより、サドルフィン４ａ，４ｂの上面を一様に傾斜させる必要のある半導体装置５０に比べ、容易にサドルフィン４ａ，４ｂを形成することが可能になる。
次に、図２３を参照しながら、本発明の第５の実施の形態による半導体装置９０の構成について説明する。半導体装置９０は、Ｙ方向に隣接する２つの活性領域Ｋ１，Ｋ２を備えて構成される。トレンチ８ａ，８ｂは活性領域Ｋ１，Ｋ２で共有されており、したがって、埋込ゲート電極７ａ，７ｂも活性領域Ｋ１，Ｋ２で共有される。活性領域Ｋ１，Ｋ２それぞれの内部構造は、半導体装置５０〜８０に示した活性領域Ｋと同様である。すなわち、活性領域Ｋ１，Ｋ２それぞれの内部には、半導体装置５０〜８０で説明したものと同様のサドルフィン４ａ，４ｂが形成される。
このように、本発明のサドルフィン４ａ，４ｂは、埋込ゲート電極７ａ，７ｂを共有する複数の活性領域のそれぞれに適用可能である。こうすることで、複数の活性領域のそれぞれにおいて、データリテンション不良を回避することが可能になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１ 半導体基板
１Ａａ，１Ｂ，１Ａｂ 半導体ピラー
１ａ 主面
１ｂ 突出部
１ｃ，１ｄ 半導体基板
１ｅ 中間フィン部
４ａ，４ｂ サドルフィン
４ａ１，４ａ２，４ａ３，４ａ４，４ａ５ フィン部
５Ａａ，５Ａｂ，５Ｂ，５Ｂａ 不純物拡散層
６ａ，６ｂ ゲート絶縁膜
７ａ，７ｂ 埋込ゲート電極
８ａ，８ｂ，３６ａ，３６ｂ，３７ａ，３７ｂ トレンチ
８ａａ，８ａｂ，８ｂａ，８ｂｂ トレンチ側面
１０ａ，１０ｂａ，１０ｂｂ 素子分離用絶縁膜
１７ａ，１７ｂ キャップ絶縁膜
１８ａ，１８ｂ キャパシタ
１９ 容量プレート電極
２０ ビット線
２４，２５ マスク膜
３３ａ，３３ｂ，３４，３９，４１ 開口部
３８ フォトレジスト
４０ ハードマスク膜
５０〜９０ 半導体装置
Ａ１，Ａ２，Ａ３ 領域
Ｋ，Ｋ１，Ｋ２ 活性領域
Ｔｒ１，Ｔｒ２ トランジスタ

Claims (18)

  1. 主面を有する半導体基板と、
    前記主面に設けられる素子分離領域によって区画された活性領域と、
    第１の方向に延在し、前記活性領域と交差するように前記半導体基板に設けられたトレンチと、
    前記トレンチのうち前記活性領域と交差する部分の底面から突出し、前記第１の方向と交差する第２の方向に延在するフィン部とを備え、
    前記フィン部の前記第２の方向の一端は、前記トレンチの前記第２の方向の一方側面である第１のトレンチ側面と接触し、
    前記フィン部の前記第２の方向の他端は、前記トレンチの前記第２の方向の他方側面である第２のトレンチ側面と接触し、
    前記フィン部の上面は、前記第１のトレンチ側面から前記第２のトレンチ側面に向かって傾斜している
    ことを特徴とする半導体装置。
  2. 前記フィン部の上面のうち前記第１のトレンチ側面と接する部分の前記主面からの距離は、前記フィン部の上面のうち前記第２のトレンチ側面と接する部分の前記主面からの距離に比べて短い
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記フィン部は、前記第１の方向の両側面である第１及び第２のフィン側面を有し、
    前記第１及び第２のフィン側面はともに、平面的に見て前記活性領域の内側に位置する
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記活性領域のうち前記第１のトレンチ側面に接する部分の上端に設けられた第２の不純物拡散層と、
    前記活性領域のうち前記第２のトレンチ側面に接する部分の上端に設けられた第１の不純物拡散層と
    をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第２の不純物拡散層の下面の前記主面からの距離は、前記第１の不純物拡散層の下面の前記主面からの距離に比べて短い
    をさらに備えることを特徴とする請求項４に記載の半導体装置。
  6. 前記第２の不純物拡散層と電気的に接するセルキャパシタと、
    前記第１の不純物拡散層と電気的に接するビット線とをさらに備え、
    前記ゲート電極はワード線である
    をさらに備えることを特徴とする請求項４又は５に記載の半導体装置。
  7. 主面を有する半導体基板と、
    前記主面に設けられた活性領域と、
    第１の方向に延在し、前記活性領域の第２の方向の一方端部と接する第１の素子分離領域と、
    前記第１の方向に延在し、前記活性領域と交差するように前記半導体基板に設けられたトレンチと、
    前記トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、
    前記活性領域に位置し、前記トレンチの前記第１の素子分離領域に対向する側面である第１のトレンチ側面に接する第２の半導体ピラーと、
    前記活性領域に位置し、前記トレンチの前記第１のトレンチ側面に対向する側面である第２のトレンチ側面に接する第１の半導体ピラーと、
    前記第１の半導体ピラーの上部に配置される第１の不純物拡散層と、
    前記第２の半導体ピラーの上部に配置される第２の不純物拡散層と、
    前記トレンチのうち前記活性領域と交差する部分の底面から突出し、前記第２の方向に延在するフィン部とを備え、
    前記フィン部は、前記第２の方向の一端で前記第１のトレンチ側面に接触するとともに、前記第２の方向の他端で前記第２のトレンチ側面に接触し、
    前記フィン部の上面のうち前記第１のトレンチ側面と接する部分の前記主面からの距離は、前記フィン部の上面のうち前記第２のトレンチ側面と接する部分の前記主面からの距離に比べて短い
    ことを特徴とする半導体装置。
  8. 前記第２の不純物拡散層の下面の前記主面からの距離は、前記第１の不純物拡散層の下面の前記主面からの距離に比べて短い
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記フィン部は、前記第１の方向の両側面である第１及び第２のフィン側面を有し、
    前記第１及び第２のフィン側面はともに、平面的に見て前記活性領域の内側に位置する
    ことを特徴とする請求項７又は８に記載の半導体装置。
  10. 前記第２の不純物拡散層と電気的に接するセルキャパシタと、
    前記第１の不純物拡散層と電気的に接するビット線とをさらに備え、
    前記ゲート電極はワード線である
    ことを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
  11. 主面を有する半導体基板と、
    前記主面に設けられた活性領域と、
    第１の方向に延在し、前記活性領域の第２の方向の一方端部と接する第１の素子分離領域と、
    前記第１の方向に延在し、前記活性領域の第２の方向の他方端部と接する第２の素子分離領域と、
    前記第１の方向に延在し、前記活性領域と交差するように前記半導体基板に設けられた第１のトレンチと、
    前記活性領域のうち前記第１のトレンチから見て前記第２の素子分離領域に近い位置を前記第１の方向に延在し、前記活性領域と交差するように前記半導体基板に設けられた第２のトレンチと、
    前記第１のトレンチ内に第１のゲート絶縁膜を介して埋め込まれた第１のゲート電極と、
    前記第２のトレンチ内に第２のゲート絶縁膜を介して埋め込まれた第２のゲート電極と、
    前記活性領域のうち前記第１のトレンチと前記第１の素子分離領域に挟まれた領域に位置し、前記第１のトレンチの前記第１の素子分離領域に対向する側面である第１のトレンチ側面に接する第２の半導体ピラーと、
    前記活性領域のうち前記第１のトレンチと前記第２のトレンチに挟まれた領域に位置し、前記第１のトレンチの前記第２のトレンチに対向する側面である第２のトレンチ側面及び前記第２のトレンチの前記第１のトレンチに対向する側面である第３のトレンチ側面のそれぞれに接する第１の半導体ピラーと、
    前記活性領域のうち前記第２のトレンチと前記第２の素子分離領域に挟まれた領域に位置し、前記第２のトレンチの前記第２の素子分離領域に対向する側面である第４のトレンチ側面に接する第３の半導体ピラーと、
    前記第１の半導体ピラーの上部に配置される第１の不純物拡散層と、
    前記第２の半導体ピラーの上部に配置される第２の不純物拡散層と、
    前記第３の半導体ピラーの上部に配置される第３の不純物拡散層と、
    前記第１のトレンチのうち前記活性領域と交差する部分の底面から突出し、前記第２の方向に延在する第１のフィン部と、
    前記第２のトレンチのうち前記活性領域と交差する部分の底面から突出し、前記第２の方向に延在する第２のフィン部とを備え、
    前記第１のフィン部は、前記第２の方向の一端で前記第１のトレンチ側面に接触するとともに、前記第２の方向の他端で前記第２のトレンチ側面に接触し、
    前記第２のフィン部は、前記第２の方向の一端で前記第３のトレンチ側面に接触するとともに、前記第２の方向の他端で前記第４のトレンチ側面に接触し、
    前記第１のフィン部の上面のうち前記第１のトレンチ側面と接する部分の前記主面からの距離は、前記フィン部の上面のうち前記第２のトレンチ側面と接する部分の前記主面からの距離に比べて短く、
    前記第２のフィン部の上面のうち前記第４のトレンチ側面と接する部分の前記主面からの距離は、前記フィン部の上面のうち前記第３のトレンチ側面と接する部分の前記主面からの距離に比べて短い
    ことを特徴とする半導体装置。
  12. 前記第２及び第３の不純物拡散層それぞれの下面の前記主面からの距離は、前記第１の不純物拡散層の下面の前記主面からの距離に比べて短い
    ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１のフィン部は、前記第１の方向の両側面である第１及び第２のフィン側面を有し、
    前記第２のフィン部は、前記第１の方向の両側面である第３及び第４のフィン側面を有し、
    前記第１乃至第４のフィン側面はいずれも、平面的に見て前記活性領域の内側に位置する
    ことを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 前記第２の不純物拡散層と電気的に接する第１のセルキャパシタと、
    前記第１の不純物拡散層と電気的に接するビット線と、
    前記第３の不純物拡散層と電気的に接する第２のセルキャパシタとをさらに備え、
    前記第１及び第２のゲート電極はそれぞれワード線である
    ことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
  15. 素子分離用絶縁膜を埋め込むことにより、半導体基板の主面に第２の方向に延在する活性領域を区画する工程と、
    前記主面を覆う第１のマスク膜を形成する工程と、
    前記第１のマスク膜に、前記第２の方向と交差する第１の方向に延在し、かつ前記活性領域と交差する第１の開口部を形成する工程と、
    前記第１の開口部の底面に露出した前記素子分離用絶縁膜の上部を除去することにより、該第１の開口部内に、前記活性領域内の第１の領域と第２の領域に挟まれてなる前記半導体基板の第１の突出部を設ける工程と、
    前記主面を覆う第２のマスク膜を形成する工程と、
    前記第２のマスク膜に、前記第１の突出部の上面のうち前記第１の領域に接する一部分を露出させる第３の開口部を形成する工程と、
    前記第３の開口部を形成した後、第２のマスク膜をマスクとして前記半導体基板をエッチングし、該エッチングの終了後に前記第２のマスク膜を除去する工程と、
    前記第２のマスク膜を除去した後、前記第１のマスク膜をマスクとして前記素子分離用絶縁膜及び前記半導体基板をエッチングすることにより、平面的に見て前記第１の開口部と重なる位置に第１のトレンチを形成する工程と、
    前記第１のトレンチの内側に露出した前記半導体基板の表面を覆う第１のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜を介して前記第１のトレンチを埋める第１のゲート電極を形成する工程と、
    前記第１のトレンチに埋め込まれ、前記第１のゲート電極の上面を覆う第１のキャップ絶縁膜を形成する工程と、
    前記主面から第１の距離の位置に下面を有する第１の不純物拡散層を前記第１の領域の上部に設けるとともに、前記主面から前記第１の距離より短い第２の距離の位置に下面を有する第２の不純物拡散層を前記第２の領域の上部に設ける工程と
    を備えることを特徴とする半導体装置の製造方法。
  16. 前記第１の開口部を形成する工程では、前記第１のマスク膜に、前記第１の開口部と平行に配置され、かつ前記活性領域と交差する第２の開口部をさらに形成し、
    前記第１の突出部を設ける工程では、前記第２の開口部内に、前記活性領域内の前記第１の領域と第３の領域に挟まれてなる前記半導体基板の第２の突出部をさらに設け、
    前記第３の開口部は、前記第２の突出部の上面のうち前記第１の領域に接する一部分も露出させ、
    前記第１のトレンチを形成する工程では、平面的に見て前記第２の開口部と重なる位置に第２のトレンチをさらに形成し、
    前記第１のゲート絶縁膜を形成する工程では、前記第２のトレンチの内側に露出した前記半導体基板の表面を覆う第２のゲート絶縁膜をさらに形成し、
    前記第１のゲート電極を形成する工程では、前記第２のゲート絶縁膜を介して前記第２のトレンチを埋める第２のゲート電極をさらに形成し、
    前記第１のキャップ絶縁膜を形成する工程では、前記第２のトレンチに埋め込まれ、前記第２のゲート電極の上面を覆う第２のキャップ絶縁膜をさらに形成し、
    前記第１及び第２の不純物拡散層を設ける工程では、前記主面から前記第２の距離の位置に下面を有する第３の不純物拡散層を前記第３の領域の上部にさらに設ける
    ことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記第１のトレンチを形成する工程では、前記第１の突出部のエッチングが前記第１の方向に対しても進行するように、前記エッチングを行う
    ことを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
  18. 前記第１のトレンチを形成する工程は、前記素子分離用絶縁膜に対する前記半導体基板の選択比が互いに異なる複数回のエッチングにより行う
    ことを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476350B2 (en) 2017-07-12 2022-10-18 Sony Semiconductor Solutions Corporation Transistor and electronic device
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006054431A (ja) * 2004-06-29 2006-02-23 Infineon Technologies Ag トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
JP2008192819A (ja) * 2007-02-05 2008-08-21 Toshiba Corp 半導体装置
JP2010050133A (ja) * 2008-08-19 2010-03-04 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2011514677A (ja) * 2008-03-06 2011-05-06 マイクロン テクノロジー， インク． 空洞画定ゲートを有するデバイスおよびその製造方法
JP2012234964A (ja) * 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012253086A (ja) * 2011-05-31 2012-12-20 Elpida Memory Inc 半導体装置及びその製造方法
JP2013033799A (ja) * 2011-08-01 2013-02-14 Renesas Electronics Corp 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006054431A (ja) * 2004-06-29 2006-02-23 Infineon Technologies Ag トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
JP2008192819A (ja) * 2007-02-05 2008-08-21 Toshiba Corp 半導体装置
JP2011514677A (ja) * 2008-03-06 2011-05-06 マイクロン テクノロジー， インク． 空洞画定ゲートを有するデバイスおよびその製造方法
JP2010050133A (ja) * 2008-08-19 2010-03-04 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2012234964A (ja) * 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012253086A (ja) * 2011-05-31 2012-12-20 Elpida Memory Inc 半導体装置及びその製造方法
JP2013033799A (ja) * 2011-08-01 2013-02-14 Renesas Electronics Corp 半導体装置

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