TW201513356A - 半導體裝置及其製造方法 - Google Patents

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Kiyonori Oyu
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Ps4 Luxco Sarl
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Abstract

本發明係一種半導體裝置及其製造方法，其課題為防止資料保存不良之產生。 解決手段為半導體裝置(50)係具有：主面(1a)之半導體基板(1)，和經由加以設置於主面(1a)之元件分離範圍所區劃之活性範圍(K)，和延伸存在於Y方向，呈與活性範圍(K)交叉地，加以設置於半導體基板(1)之凹槽(8a)，和從凹槽(8a)之中與活性範圍(K)交叉之部分的底面突出，延伸存在於與X方向之鞍狀鰭片(4a)，鞍狀鰭片(4a)之X方向之一端(4aa)係與凹槽(8a)之X方向之一方側面的凹槽側面(8aa)接觸，而鞍狀鰭片(4a)之X方向之另一端(4ab)係與凹槽(8b)之X方向之另一方側面的凹槽側面(8ab)接觸，鞍狀鰭片(4a)之上面(4ac)係從凹槽側面(8aa)，朝向凹槽側面(8ab)而傾斜者。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，特別是有關使用鞍狀鰭片型之MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之半導體裝置及其製造方法。
在DRAM(Dynamic Random Access Memory)等之半導體裝置中係採用：於為了對策於細微化而形成於半導體基板之凹槽內，埋設閘極電極，將凹槽的側面與底面作為電晶體的通道而使用之埋入閘極型之MOSFET。更且，在如此之埋入閘極型之MOSFET中，為了改善伴隨高集成化而有下降傾向之特性，而有利用鞍狀鰭片之情況。具有鞍狀鰭片之埋入閘極型之MOSFET(以下，稱作「鞍狀鰭片型之MOSFET」)係於位置於凹槽的底面之通道範圍，由設置呈延伸存在於連結源極與汲極之方向地加以配置之鰭片狀的突起部(鰭片部)者，比較於未設置如此之突起部的情況，未改變通道長度而擴大通道寬度之構 成，成為可得到更高之相互傳導者。對於專利文獻1~5，係揭示有採用鞍狀鰭片型之MOSFET之半導體裝置的例。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-016842號公報
[專利文獻2]日本特開2008-091871號公報
[專利文獻3]日本特開2011-243802號公報
[專利文獻4]日本特開2012-234964號公報
[專利文獻5]日本特開2012-253086號公報
但構成埋入閘極型之MOSFET之源極/汲極，係經由位於各埋入字元線(閘極電極)之延伸方向兩側之上方的不純物擴散層所構成。此等2個之不純物擴散層係各連接於單元電容器及位元線者，在以下中，係將各自稱作電容擴散層及位元線擴散層。
對於為了提升鞍狀鰭片型之MOSFET的特性，係將電容擴散層及位元線擴散層的底面，深入形成至與鰭片部之上面同等之位置者為佳。但將成為電荷蓄積節點之電容擴散層，深入形成至鰭片部之上面時，電容擴散層的側面與閘極電極的側面則成為對向的構造。因此，構 成電容擴散層之接合的電場強度則變強，而洩漏電流則增大。即，產生有蓄積於電荷蓄積節點之電荷則洩漏的問題。為了迴避此問題，電容擴散層之底面係呈未成為較埋設於凹槽之閘極電極的上面為深地加以配置。隨之，在以往之半導體裝置中，電容擴散層之底面係加以設置於比較於位元線擴散層之底面為低之位置，各成為非對稱的構成。
但對於上述構成之半導體裝置，係有著容易產生資料保存不良(蓄積於單元電容器之“LOW”的資料量減少，資訊保持時間變短情況)之問題。即，將字元線暫時作為開啟而返回至關閉狀態之情況，在開啟時集中於鰭片部之電子係加以吸收於各電容擴散層及位元線擴散層。吸收於電容擴散層的電子係達成補充蓄積於單元電容器之“LOW”資料之作用。但如上述，位元線擴散層之下面則加以設置於比較於電容擴散層之下面為深的位置之情況，電容擴散層的底面與鰭片部之上面之間的距離則比較於位元線擴散層之底面與鰭片部之上面之間的距離為長。因此，滯留於鰭片部之電子的多數則吸收於位元線擴散層，而吸收於電容擴散層之電子的數則相對變少。其結果，對於單元電容器之“LOW”資料的補充則不足，容易產生有上述之資料保存不良。
經由本發明之一側面之半導體裝置係其特徵 為具備：具有主面之半導體基板，和經由加以設置於前述主面之元件分離範圍所區劃之活性範圍，和延伸存在於第1方向，呈與前述活性範圍交叉地，加以設置於前述半導體基板之凹槽，和從前述凹槽之中與前述活性範圍交叉之部分的底面突出，延伸存在於與前述第1方向交叉之第2方向之鰭片部，前述鰭片部之前述第2方向之一端係與前述凹槽之前述第2方向之一方側面的第1凹槽側面接觸，而前述鰭片部之前述第2方向之另一端係與前述凹槽之前述第2方向之另一方側面的第2凹槽側面接觸，前述鰭片部之上面係從前述第1凹槽側面，朝向前述第2凹槽側面而傾斜者。
經由本發明之另一側面之半導體裝置係其特徵為具備：具有主面之半導體基板，和加以設置於前述主面之活性範圍，和延伸存在於第1方向，與前述活性範圍之第2方向之一方端部接觸之第1元件分離範圍，和延伸存在於前述第1方向，呈與前述活性範圍交叉地，加以設置於前述半導體基板之凹槽，和藉由閘極絕緣膜而埋入於前述凹槽內之閘極電極，和位置於前述活性範圍，接觸於對向於前述凹槽之前述第1元件分離範圍的側面之第1凹槽側面的第2半導體柱，和位置於前述活性範圍，接觸於對向於前述凹槽之前述第1凹槽側面的側面之第2凹槽側面的第1半導體柱，和加以配置於前述第1半導體柱之上部的第1不純物擴散層，和加以配置於前述第2半導體柱之上部的第2不純物擴散層，和從前述凹槽之中與前述活 性範圍交叉之部分的底面突出，延伸存在於前述第2方向之鰭片部，前述鰭片部係在前述第2方向之一端，接觸於前述第1凹槽側面之同時，在前述第2方向之另一端，接觸於前述第2凹槽側面，從前述鰭片部之上面之中與前述第1凹槽側面接觸的部分之前述主面的距離，係比較於從前述鰭片部之上面之中與前述第2凹槽側面接觸的部分之前述主面的距離為短者。
經由本發明之又一側面之半導體裝置係其特徵為具備：具有主面之半導體基板，和加以設置於前述主面之活性範圍，和延伸存在於第1方向，與前述活性範圍之第2方向之一方端部接觸之第1元件分離範圍，和延伸存在於前述第1方向，與前述活性範圍之第2方向之另一方端部接觸之第2元件分離範圍，和延伸存在於前述第1方向，呈與前述活性範圍交叉地，加以設置於前述半導體基板之第1凹槽，和在前述活性範圍之中，從前述第1凹槽而視，接近於前述第2元件分離範圍之位置，延伸存在於前述第1方向，呈與前述活性範圍交叉地，加以設置於前述半導體基板之第2凹槽，和藉由第1閘極絕緣膜而埋入於前述第1凹槽內之第1閘極電極，和藉由第2閘極絕緣膜而埋入於前述第2凹槽內之第2閘極電極，和位置於前述活性範圍之中，夾持於前述第1凹槽與前述第1元件分離範圍之範圍，接觸於對向於前述第1凹槽之前述第1元件分離範圍之側面的第1凹槽側面之第2半導體柱，和位置於前述活性範圍之中，夾持於前述第1凹槽與前述第 2凹槽之位置，接觸於各對向於前述第1凹槽之前述第2凹槽之側面的第2凹槽側面及對向於前述第2凹槽之前述第1凹槽之側面的第3凹槽側面之第1半導體柱，和位置於前述活性範圍之中，夾持於前述第2凹槽與前述第2元件分離範圍之範圍，接觸於對向於前述第2凹槽之前述第2元件分離範圍之側面的第4凹槽側面之第3半導體柱，和加以配置於前述第1半導體柱之上部的第1不純物擴散層，和加以配置於前述第2半導體柱之上部的第2不純物擴散層，和加以配置於前述第3半導體柱之上部的第3不純物擴散層，和從前述第1凹槽之中與前述活性範圍交叉之部分的底面突出，延伸存在於前述第2方向之第1鰭片部，和從前述第2凹槽之中與前述活性範圍交叉之部分的底面突出，延伸存在於前述第2方向之第2鰭片部，前述第1鰭片部係在前述第2方向之一端，接觸於前述第1凹槽側面之同時，在前述第2方向之另一端，接觸於前述第2凹槽側面，前述第2鰭片部係在前述第2方向之一端，接觸於前述第3凹槽側面之同時，在前述第2方向之另一端，接觸於前述第4凹槽側面，從前述第1鰭片部之上面之中與前述第1凹槽側面接觸的部分之前述主面的距離，係比較於從前述鰭片部之上面之中與前述第2凹槽側面接觸的部分之前述主面的距離為短，從前述第2鰭片部之上面之中與前述第4凹槽側面接觸的部分之前述主面的距離，係比較於從前述鰭片部之上面之中與前述第3凹槽側面接觸的部分之前述主面的距離為短者。
經由本發明之一側面之半導體裝置之製造方法係其特徵為具備：經由埋入元件分離用絕緣膜之時，於半導體基板之主面，區劃延伸存在於第2方向之活性範圍之工程，和形成被覆前述主面之第1光罩膜之工程，和於前述第1光罩膜，形成延伸存在於與前述第2方向交叉之第1方向，且與前述活性範圍交叉之第1開口部的工程，和經由除去露出於前述第1開口部底面之前述元件分離用絕緣膜之上部之時，於該第1開口部內，設置夾持於前述活性範圍內之第1範圍與第2範圍所成之前述半導體基板之第1突出部之工程，和形成被覆前述主面之第2光罩膜之工程，和於前述第2光罩膜，形成使前述第1突出部之上面之中接觸於前述第1範圍之一部分露出之第3開口部之工程，和形成前述第3開口部之後，將第2光罩膜作為光罩而蝕刻前述半導體基板，在該蝕刻結束之後，除去前述第2光罩膜之工程，和除去前述第2光罩膜之後，經由將第1光罩膜作為光罩而蝕刻前述元件分離用絕緣膜及前述半導體基板之時，於平面而視與前述第1開口部重疊之位置，形成第1凹槽之工程，和形成被覆露出於前述第1凹槽內側之前述半導體基板表面之第1閘極絕緣膜之工程，和形成藉由前述第1閘極絕緣膜而埋入前述第1凹槽之第1閘極電極的工程，和埋入於前述第1凹槽，形成被覆前述第1閘極電極上面之第1間隙絕緣膜之工程，和從前述主面至第1距離之位置，將具有下面之第1不純物擴散層，設置於前述第1範圍之上部同時，從前述主面至較 前述第1距離為短之第2距離之位置，將具有下面之第2不純物擴散層，設置於前述第2範圍之上部之工程者。
如根據本發明，在接觸於凹槽延伸方向之一方側面的電容擴散層，和接觸於另一方側面的位元線擴散層，即使作為下面的深度不同，埋入於凹槽內之閘極電極成為關閉之後，亦可使吸收於電容擴散層之電子的量，較吸收於位元線擴散層之電子的量增大者。隨之，可防止資料保存不良之產生。
1‧‧‧半導體基板
1Aa，1B，1Ab‧‧‧半導體柱
1a‧‧‧主面
1b‧‧‧突出部
1c，1d‧‧‧半導體基板
1e‧‧‧中間鰭片部
4a，4b‧‧‧鞍狀鰭片
4a1，4a2，4a3，4a4，4a5‧‧‧鰭片部
5Aa，5Ab，5B，5Ba‧‧‧不純物擴散層
6a，6b‧‧‧閘極絕緣膜
7a，7b‧‧‧埋入閘極電極
8a，8b，36a，36b，37a，37b‧‧‧凹槽
8aa，8ab，8ba，8bb‧‧‧凹槽側面
10a，10ba，10bb‧‧‧元件分離用絕緣膜
17a，17b‧‧‧間隙絕緣膜
18a，18b‧‧‧電容器
19‧‧‧電容板電極
20‧‧‧位元線
24，25‧‧‧光罩膜
33a，33b，34，39，41‧‧‧開口部
38‧‧‧光阻膜
40‧‧‧硬光罩膜
50~90‧‧‧半導體裝置
A1，A2，A3‧‧‧範圍
K，K1，K2‧‧‧活性範圍
Tr1，Tr2‧‧‧電晶體
圖1(a)係對應於(b)所示之主面1a，經由本發明之理想的第1實施形態之半導體裝置50之水平剖面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之凹槽8a之部分的斜視圖。
圖2(a)係對應於圖1(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖1(a)所示之D-D線的半導體裝置50之剖面圖。
圖3係顯示經由本發明之理想的第1實施形態之半導體裝置50的變形例圖。
圖4(a)係在製造工程之半導體裝置50的平面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之開口部33a之部分的斜視圖。
圖5(a)係對應於圖4(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖4(a)所示之D-D線的半導體裝置50之剖面圖。
圖6(a)係在製造工程之半導體裝置50的平面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之開口部33a之部分的斜視圖。
圖7(a)係對應於圖6(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖6(a)所示之D-D線的半導體裝置50之剖面圖。
圖8(a)係在製造工程之半導體裝置50的平面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之開口部33a之部分的斜視圖。
圖9(a)係對應於圖8(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖8(a)所示之D-D線的半導體裝置50之剖面圖。
圖10(a)係在製造工程之半導體裝置50的平面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之開口部33a之部分的斜視圖。
圖11(a)係對應於圖10(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖10(a)所示之D-D線的半導體裝置50之剖面圖。
圖12(a)係在製造工程之半導體裝置50的平面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之凹槽8a之部分的斜視圖。
圖13(a)係對應於圖12(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖12(a)所示之D-D線的半導體裝置50之剖面圖。
圖14(a)係在製造工程之半導體裝置50的平面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之凹槽8a之部分的斜視圖。
圖15(a)係對應於圖14(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖14(a)所示之D-D線的半導體裝置50之剖面圖。
圖16(a)係在製造工程之半導體裝置50的平面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之凹槽8a之部分的斜視圖。
圖17(a)係對應於圖16(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖16(a)所示之D-D線的半導體裝置50之剖面圖。
圖18(a)係在製造工程之半導體裝置50的平面圖，(b)係對應於(a)所示之A-A線之半導體裝置50的剖面圖，(c)係對應於(a)所示之B-B線之半導體裝置50的剖面圖，(d)係顯示對應於(a)所示之凹槽8a之部分的斜視圖。
圖19(a)係對應於圖18(a)所示之C-C線的半導體裝置50之剖面圖，(b)係對應於圖18(a)所示之D-D線的半導體裝置50之剖面圖。
圖20(a)係經由本發明之理想的第2實施形態之半導體裝置60之剖面圖，(b)係顯示對應於(a)所示之凹槽8a之部分的斜視圖。
圖21(a)係經由本發明之理想的第3實施形態之半導體裝置70之剖面圖，(b)係顯示對應於(a)所示之凹槽8a之部分的斜視圖。
圖22(a)係經由本發明之理想的第4實施形態之半導體裝置80之剖面圖，(b)係顯示對應於(a)所示之 凹槽8a之部分的斜視圖。
圖23(a)係經由本發明之理想的第5實施形態之半導體裝置90的水平剖面圖。
以下，參照附加圖面的同時，對於本發明之理想的實施形態加以詳細說明。
首先，參照圖1及圖2同時，對於經由本發明之第1實施形態的半導體裝置50之構成加以說明。然而，在圖1(b)(c)及圖2(a)(b)中，省略位置於較半導體基板1之主面1a(後述)為上方之構成的圖示，而在圖1(c)中，省略半導體基板1及元件分離用絕緣膜10a以外之構成的圖示。另外，在添加於包含圖1及圖2之本說明書之各圖中，將容易了解各構成要素而圖示者，作為優先之結果，各構成要素之比例或數量等則與實際的構成不同。更且，對於各圖係設定XYZ座標系。Z方向係垂直於半導體基板1之主面1a之方向，X方向係在與半導體基板1之主面1a平行的面中，與Z方向垂直的方向，而Y方向係在與半導體基板1之主面1a平行的面中，與X方向垂直的方向。
半導體裝置50係將埋入閘極型電晶體(埋入字元線)，作為選擇電晶體之DRAM。但本發明係亦可適用於DRAM以外之各種半導體裝置。
如圖2(a)等所示，經由本實施形態之半導 體裝置50係具備具有主面1a之半導體基板1所構成。半導體基板1係在此，做為p型之矽基板而加以說明，但亦可使用其他種類之基板，例如n型之矽基板。
對於主面1a係加以配置有延伸存在於X方向(第2方向)之元件分離用絕緣膜10a，和各延伸存在於Y方向(第1方向)之元件分離用絕緣膜10ba，10bb(第1及第2元件分離範圍)，和經由此等而加以區劃之活性範圍K。元件分離用絕緣膜10ba係與活性範圍K之X方向的一方端部接觸，而元件分離用絕緣膜10bb係與活性範圍K之X方向的另一方端部接觸。
對於主面1a，係亦加以配置各延伸存在於Y方向，且與活性範圍K交叉之2條的凹槽8a，8b。凹槽8b係加以配置於活性範圍K之中，從凹槽8a而視接近於元件分離用絕緣膜10bb之位置。經由此等2條之凹槽8a，8b，對於活性範圍K內係如圖1(a)及圖2(a)(b)所示，加以形成有半導體柱1Aa，1B，1Ab。半導體柱1Aa(第2半導體柱)係位置於夾持於凹槽8a與元件分離用絕緣膜10ba之範圍，而接觸於對向於凹槽8a之元件分離用絕緣膜10ba之側面的凹槽側面8aa(第1凹槽側面)。半導體柱1B(第1半導體柱)係位置於夾持於凹槽8a與凹槽8b之範圍，而接觸於各對向於凹槽8a之凹槽8b之側面的凹槽側面8ab(第2凹槽側面)及對向於凹槽8b之凹槽8a之側面的凹槽側面8ba(第3凹槽側面)。半導體柱1Ab(第3半導體柱)係位置於夾持於凹 槽8b與元件分離用絕緣膜10bb之範圍，而接觸於對向於凹槽8b之元件分離用絕緣膜10bb之側面的凹槽側面8bb(第4凹槽側面)。
對於半導體柱1Aa之上部，係加以配置有不純物擴散層5Aa(第2不純物擴散層)。同樣地，對於半導體柱1B之上部，係加以配置有不純物擴散層5B(第1不純物擴散層)，對於半導體柱1Ab之上部，係加以配置有不純物擴散層5Ab(第3不純物擴散層)。不純物擴散層5Aa，5Ab，5B係均為n型之不純物擴散層。不純物擴散層5Aa，5Ab係上述之電容擴散層，如圖2(a)(b)所示，各藉由電容器18a，18b(第1及第2單元電容器)，加以連接於共通之電容板電極19。雖未圖示，但對於此電容板電極19係加以供給有接地電位。另一方面，不純物擴散層5B係上述之位元線擴散層，加以連接於位元線20。不純物擴散層5Aa之下面5Ac及不純物擴散層5Ab之下面5Ad之Z方向的位置，係各與對應之埋入閘極電極7a，7b之上面7aa，7bb之Z方向的位置略一致。另一方面，不純物擴散層5B之下面5Ba之Z方向的位置係成為較埋入閘極電極7a，7b之上面7aa，7bb之Z方向的位置為深。從各不純物擴散層5Aa之下面5Ac及不純物擴散層5Ab之下面5Ad之主面1a之距離(深度)係Z3，從不純物擴散層5B之下面5Ba之主面1a的距離(深度)係Z4。Z3係比較於Z4為短，隨之，下面5Ac，5Ad係位於比較於5Ba為淺的位置。
對於凹槽8a內，係藉由閘極絕緣膜6a(第1閘極絕緣膜)而埋入有埋入閘極電極7a(第1閘極電極)。埋入閘極電極7a係殘留凹槽8a內之上部而加以埋設，對於凹槽8a內之上部，係埋入有被覆埋入閘極電極7a之上面的間隙絕緣膜17a。同樣地，對於凹槽8b內，係藉由閘極絕緣膜6b(第2閘極絕緣膜)而埋入有埋入閘極電極7b(第2閘極電極)。埋入閘極電極7b亦殘留凹槽8b內之上部而加以埋設，對於凹槽8b內之上部，係埋入有被覆埋入閘極電極7b之上面的間隙絕緣膜17b。埋入閘極電極7a，7b係各構成DRAM之字元線。
經由以上的構成，對於活性範圍K內，係加以形成有將不純物擴散層5Aa，5B各作為源極/汲極之一方及另一方，將埋入閘極電極7a作為閘極電極之電晶體Tr1，和將不純物擴散層5B，5Ab各作為源極/汲極之一方及另一方，將埋入閘極電極7b作為閘極電極之電晶體Tr2。也就是，電晶體Tr1，Tr2係於1個活性範圍K內，以共有加以連接有位元線20之不純物擴散層5B之狀態，鄰接於X方向而加以配置。電晶體Tr1之通道範圍係加以形成於凹槽8a之周圍，而電晶體Tr2之通道範圍係加以形成於凹槽8b之周圍。
對於凹槽8a之中與活性範圍K交叉的部分之底面，係如圖1(b)(c)及圖2(b)所示，加以設置有從此底面突出，延伸存在於X方向之鞍狀鰭片4a(第1鰭片部)。閘極絕緣膜6a係亦包含有鞍狀鰭片4a之表 面，被覆凹槽8a之內表面。同樣地，對於凹槽8b之中與活性範圍K交叉的部分之底面，係加以設置有從此底面突出，延伸存在於X方向之鞍狀鰭片4b(第2鰭片部)。閘極絕緣膜6b係亦包含有鞍狀鰭片4b之表面，被覆凹槽8b之內表面。
鞍狀鰭片4a，4b係各加以配置於活性範圍K之Y方向的中央部。隨之，鞍狀鰭片4a，4b係成為沿著圖1(a)所示之D-D線，夾持半導體柱1B而鄰接加以配置者。另外，鞍狀鰭片4a係在X方向之一端4aa接觸於凹槽側面8aa(半導體柱1Aa之X方向之一方側面1AA)之同時，在X方向之另一端4ab接觸於凹槽側面8ab(半導體柱1B之X方向之另一方側面1BA)。同樣地，鞍狀鰭片4b係在X方向之一端4ba接觸於凹槽側面8ba(半導體柱1B之X方向之一方側面1BB)之同時，在X方向之另一端4bb接觸於凹槽側面8bb(半導體柱1Ab之X方向之另一方側面1AB)。隨之，鞍狀鰭片4a之另一端4ab與鞍狀鰭片4b之一端4ba係藉由半導體柱1B而加以連接。
活性範圍K之內部構造係對於通過半導體柱1B之X方向之中心的Y方向之中心線而言為線對稱。因此在以下中，著眼於位置於圖1(a)之左側之構成(鞍狀鰭片4a等)而加以說明，但對於右側的構成(鞍狀鰭片4b等)亦為同樣。
如圖1(b)~(d)所示，鞍狀鰭片4a係具有 上面4ac，和底面4ad，和相互對向於Y方向之側面4ae，4af(第1及第2鰭片側面)之台狀形狀的剖面形狀。
但鞍狀鰭片4a之剖面形狀則不限於如此之台狀形狀，而例如，如圖3所示，亦可將鞍狀鰭片4a，構成為具有底面4ad之半圓形狀。此情況，上面與側面則成為彎曲之連續曲面之故，而對於上面與側面之間係未存在有明確的境界。隨之，鞍狀鰭片4a之形狀係經由底面4ad與上端部4at所定義。
返回至圖1(b)~(d)，鞍狀鰭片4a係加以配置於Y方向之中心則與活性範圍K之Y方向之中心一致的位置。另外，側面4ae，4af則均平面而視，呈位置於活性範圍K之內側地加以配置。鞍狀鰭片4a之Y方向的寬度(底面4ad之寬度)Y2係設定為從活性範圍K之Y方向之寬度Y1的1/4至1的範圍為最佳。然而，將在光微影所規定之最小加工尺寸做為F之情況，在F成為30nm以下之加以細微化之半導體裝置中，鞍狀鰭片4a之寬度Y2則成為相等於活性範圍K之寬度Y1。
如圖1(d)所示，在一端4aa之鞍狀鰭片4a的高度Z5係成為比較於在另一端4ab之鞍狀鰭片4a的高度Z6為高。如換言之，從一端4aa之主面1a的距離係成為比較於一端4ab之主面1a的距離為短，經由此，鞍狀鰭片4a之上面4ac(在圖3的例係上端部4at)係如圖1(d)及圖2(b)所示，從一端4aa(與凹槽側面8aa接 觸的端部)朝向於另一端4ab(與凹槽側面8ab接觸的端部)而傾斜。然而，鞍狀鰭片4a之高度係從一端4aa至另一端4ab連續性地減少。
經由以上的構成，如圖2(b)所示，從不純物擴散層5B之下面5Ba至鞍狀鰭片4a之另一端4ab為止之垂直方向的距離D1，係成為比較於從不純物擴散層5B之下面5Ba至鞍狀鰭片4a之一端4aa為止之垂直方向的距離D2為長。此係意味距離D1，和從不純物擴散層5Aa之下面5Ac至鞍狀鰭片4a之一端4aa為止之垂直方向的距離D3的差則比較於先前技術(鞍狀鰭片4a之上面4ac做為未傾斜之情況)而縮小者。也就是，在經由本實施形態之半導體裝置50中，比較於從不純物擴散層5Aa之下面5Ac之主面1a的深度，和從不純物擴散層5B之下面5Ba與從主面1a之深度的差，實現了縮小距離D1與距離D3的差者，隨之，閘極電極7a成為關閉之後，成為可將從加以形成於凹槽8a周圍的通道範圍吸收於各不純物擴散層5Aa，5B之電子的量，做為均等化，更且，成為可使吸收於不純物擴散層5Aa之電子的量，較吸收於不純物擴散層5B之電子的量增大者。此係對於閘極電極7b亦為同樣。
如以上說明，如根據經由本實施形態之半導體裝置50，可在閘極電極7a成為關閉之後，將吸收於各不純物擴散層5Aa，5B之電子的量，做為均等化，另外，可在閘極電極7b成為關閉後，將吸收於各不純物擴 散層5B，5Ab之電子的量，做為均等化。進一步而言，成為可使吸收於不純物擴散層5Aa，5Ab之電子的量，較吸收於不純物擴散層5B之電子的量增大者。隨之，比較於先前技術，因可加長蓄積於電容器18a，18b之資訊的資訊保持時間之故，成為可迴避資料保存不良之情況。
接著，對於本實施形態之半導體裝置50之製造方法，使用圖4~圖13加以說明。
首先，最初準備含有1×1015~5×1016atoms/cm3之p型不純物之p型單結晶矽所成之半導體基板1，於其主面1a，如圖4及圖5所示，埋入延伸存在於X方向之元件分離用絕緣膜10a，和各延伸存在於Y方向之元件分離用絕緣膜10ba，10bb。具體而言，採用STI(Shallow Trench Isolation)法，經由於形成於半導體基板1表面之元件分離溝，埋入矽氮化膜之時，形成元件分離用絕緣膜10a，10ba，10bb者為最佳。各元件分離用絕緣膜10a，10ba，10bb之上面係一致於半導體基板1之上面的位置。另外，從元件分離用絕緣膜10a，10ba，10bb之半導體基板1之表面的深度Z7(參照圖5(a))係例如，做為280nm者為最佳。
經由形成元件分離用絕緣膜10a，10ba，10bb之時，於半導體基板1之主面1a，區劃有活性範圍K。活性範圍K係於X方向作為長矩形者為最佳，例如，將X方向之長度X6做為150nm，將Y方向的長度Y3做為30nm者為最佳。但活性範圍K之形狀係不限於此等，而 例如，作為矩形的角為圓潤而成之長橢圓形，或傾斜於X方向之矩形，平行四邊形，或者長橢圓形等亦可。另外，於圖4及圖5係僅顯示1個之活性範圍K，但複數之活性範圍K則亦可採用排列配置於X方向及Y方向之任一至少一方的構成。然而，在後述之第5實施形態中，舉出將2個之活性範圍K，排列配置於Y方向的例。
接著，使用CVD(Chemical Vapor Deposition)法，於半導體基板1之主面1a，形成光罩膜24(第1光罩膜)。光罩膜24係作為矽氧化膜之保護膜(未圖示)與矽氮化膜之層積膜者為最佳。光罩膜24之膜厚係在為了形成後述之凹槽8a，8b之半導體基板1及元件分離用絕緣膜10a的蝕刻時，呈殘存有充分之膜厚的光罩膜24地進行設定。
如形成光罩膜24之後，使用光微影法及乾蝕刻法，設置使凹槽8a，8b之形成範圍露出之開口部33a，33b(第1及第2開口部)。各開口部33a，33b之X方向的寬度X8，X10係同時可作為30nm者為最佳。另外，開口部33a，33b之X方向的形成位置係加以形成有上述之不純物擴散層5Aa之範圍的X方向的寬度X7，加以形成有不純物擴散層5Ab之範圍的X方向的寬度X11，加以形成有不純物擴散層5B之範圍的X方向的寬度X9，則均呈成為30nm地進行設定者為最佳。
在為了設置開口部33a，33b之乾蝕刻中，亦蝕刻元件分離用絕緣膜10a之上部。經由此，如圖4 (b)~(d)所示，於開口部33a，33b內，加以形成有半導體基板1之突出部1b。如此之乾蝕刻係具體而言，將三氟甲烷(CHF3)、八氟環丁烷(C4F8)、氧(O2)、及氬(Ar)，作為處理氣體而使用進行者為最佳，經由如此作為之時，成為高選擇性地僅除去矽氮化膜者。在活性範圍K之內側中，露出有突出部1b之Y方向側面1be，1bf。雖為高選擇，在上述蝕刻中亦多少蝕刻有半導體基板1之故，此Y方向側面1be，1bf係如圖4(b)~(d)所示，從半導體基板1與元件分離用絕緣膜10a之邊界線，若干後退。
然而，對應於開口部33a之突出部1b(第1突出部)係如圖5(a)(b)所示，成為之後夾持於形成有不純物擴散層5B(參照圖2(a))之活性範圍K內之範圍A1(第1範圍)，和之後夾持於形成有不純物擴散層5Aa(參照圖2(a))之活性範圍K內之範圍A2(第2範圍)的部分。同樣地，對應於開口部33b之突出部1b(第2突出部)係成為夾持於範圍A1(第1範圍)，和之後夾持於形成有不純物擴散層5Ab(參照圖2(a))之活性範圍K內之範圍A3(第3範圍)的部分。
接著，如圖6及圖7所示，再次使用CVD法，將矽氧化膜之光罩膜25(第2光罩膜)形成於全面。並且，使用CMP(Chemical Mechanical Polishing)法而平坦化表面之後，經由光微影法及乾蝕刻法，於光罩膜25，形成開口部34(第3開口部)。開口部34係作為 具有沿著Y方向之長邊的長方形，Y方向之長度係作為與此開口部33a，33b同一。另外，X方向及Y方向的中心則加以設置於與各活性範圍K之X方向及Y方向之中心的位置。開口部34之X方向的寬度係較位置於開口部33a，33b之間的光罩膜24之X方向的寬度X9(參照圖4(a))為長而設定者為佳，而更具體而言，係各開口部33a，33b之露出部分之X方向的寬度X12，X13則均呈15nm地進行設定為佳。為了形成開口部34之光罩膜25之蝕刻係至露出有突出部1b之上面之程度為止加以進行。隨之，對於開口部34之底面係如圖6(c)所示，在以光罩膜25加以被覆Y方向側面1be，1bf之狀態，露出有突出部1b之上面(接觸於圖5(a)(b)所示之範圍A1之一部分)。
接著，如圖8及圖9所示，使用乾蝕刻法，蝕刻突出部1b之中露出於開口部34之底面的部分。在此蝕刻中，選擇性地僅蝕刻半導體基板1。經由此，如圖8(a)(d)及圖9(a)(d)所示，加以形成有2個凹槽36a，36b。凹槽36a係加以形成於在開口部33a之開口部33b側的端部，而凹槽36b係加以形成於在開口部33b之開口部33a側的端部。從凹槽36a，36b之主面1a的深度Z8係相等於圖1(d)所示之鞍狀鰭片4a之一端4aa與另一端4ab之高度的差Z5-Z6的值，具體而言係作為25nm。
如形成凹槽36a，36b之後，使用濕蝕刻法而 除去光罩膜25，使光罩膜24及開口部33a，33b露出。對於露出之開口部33a，33b之底面係如圖8(a)所示，露出有半導體基板1及元件分離用絕緣膜10a。在以下中，如此作為而露出之半導體基板1之中，接觸於凹槽36a，36b之外側的部分，稱作半導體基板1c，而接觸於內側之部分，稱作半導體基板1d。對於半導體基板1c與半導體基板1d之間係如圖8(d)及圖9(a)(b)所示，產生有段差。
接著，如圖10及圖11所示，經由將光罩膜24作為光罩而使用之乾蝕刻之時，蝕刻半導體基板1c，1d及元件分離用絕緣膜10a。在此乾蝕刻中，將四氟甲烷(CF4)使用於處理氣體，將蝕刻離子種作為高能量狀態。另外，經由將對於元件分離用絕緣膜10a之半導體基板1的選擇比(=矽的蝕刻速率/矽氮化膜之蝕刻速率)作為1(作為相對為低的值)之時，對於矽氮化膜之元件分離用絕緣膜10a，亦進行蝕刻。然而，光罩膜24亦為矽氮化膜，但如上述，光罩膜24之膜厚係因充分為厚之故，光罩膜24係在此蝕刻後亦殘存。經由如此作為，於平面而視，與開口部33a，33b重疊的範圍，形成有如圖10(a)及圖11(a)(b)所示之凹槽37a，37b。另外，因削除產生於半導體基板1c與半導體基板1d之間的階差，另外，亦加以蝕刻半導體基板1c，1d之Y方向的側面之故，對於凹槽37a，37b的底部，係如圖10(d)及圖11(b)所示，加以形成有具有緩和之階差之中間鰭片 部1e。
接著，如圖12及圖13所示，使用乾蝕刻法，挖掘凹槽37a，37b。經由此乾蝕刻而加以形成有上述之凹槽8a，8b(第1及第2凹槽)，對於各凹槽8a，8b之底部，係如圖12(d)及圖13(b)所示，形成有具有一樣之傾斜度之鞍狀鰭片4a，4b。在此乾蝕刻中，經由將氯(Cl2)、四氟甲烷(CF4)，及氦(He)作為處理氣體而使用之時，使對於元件分離用絕緣膜10a而言之半導體基板1的選擇比提升(相對性作為高的值)。經由此，鞍狀鰭片4a，4b之Y方向的側面係如圖12(d)所示，比較於圖10(d)所示之中間鰭片部1e之Y方向的側面，更移動於Y方向之中心部(Y方向的寬度則變細)。
在此，凹槽8a，8b之深度Z9係作為200nm，鞍狀鰭片4a之一端4aa的高度Z5係作為55nm，另一端4ab之高度Z6係作為30nm者為最佳。經由此，一端4aa與另一端4ab之高度的差分係如前述，成為25nm(=Z5-Z6)。但深度Z9係如為150nm至250nm之範圍即可，而高度Z5係如為40nm至70nm之範圍即可，高度Z6係如為50nm以下，較Z5為小即可。之後，經由濕蝕刻法，除去殘留的光罩膜24。
接著，使用熱氧化法，如圖14及圖15所示，於各凹槽8a，8b之內壁，形成5nm厚之矽氧化膜之閘極絕緣膜6a，6b(第1及第2閘極絕緣膜)。接著， 使用CVD法，呈從閘極絕緣膜6a，6b之上方被覆各凹槽8a，8b之內壁地，將10nm厚之氮化鈦(TiN)成膜。之後又經由CVD法而將鎢(W)成膜之時，經由鎢與氮化鈦的層積膜而埋入凹槽8a，8b。並且，經由乾蝕刻法而回蝕此層積膜之時，僅於凹槽8a，8b之下部，殘留層積膜。具體而言，層積膜之上面則呈位置於從主面1a，60nm下之處地，進行層積膜之回蝕。經由如此作為殘留之層積膜(導電膜)之時，構成埋入閘極電極7a，7b(第1及第2閘極電極)。
接著，使用CVD法，形成埋入凹槽8a，8b上部之膜厚的矽氧化膜。並且，經由使用乾蝕刻法，而除去此矽氧化膜之中，形成於較主面1a為上側之部分之時，於凹槽8a，8b上部，各形成埋入電極7a，7b之間隙絕緣膜17a，17b(第1及第2間隙絕緣膜)。
接著，如圖16及圖17所示，於主面1a形成光阻膜38。並且，對於此光阻膜38，使用光微影法，形成使活性範圍K全體露出之開口部39。接著，於使用離子注入法而露出於開口部39之底部的半導體基板1，注入磷(P)與砷(As)，更且，在除去光阻膜38之後，進行加熱處理。經由此，各上述之半導體柱1Aa，1B，1Ab之上部(各圖5所示之範圍A1，A2，A3之上部)，加以形成有不純物擴散層5Aa，5Ba，5Ab。如此作為所形成之不純物擴散層5Aa，5Ba，5Ab之下面係如圖17(a)(b)所示，位於相互相同之位置。然而，在此工程的磷 之注入條件係將注入能量，作為20KeV，劑量作為7×1012atoms/cm2者為最佳，而砷的注入條件係將注入能量，作為20KeV，劑量作為3×1013atoms/cm2者為最佳。
接著，如圖18及圖19所示，使用CVD法而於全面，形成矽氧化膜，使用光微影法與乾蝕刻法，形成具有使不純物擴散層5B全體露出之開口部41的硬光罩膜40。接著，對於使用離子注入法而露出於開口部41底部之不純物擴散層5Ba，注入磷(P)，更且進行加熱處理。經由此，使不純物擴散層5Ba，變化為具有下面於更深的位置之不純物擴散層5B。此時之磷注入係分為相互條件之不同的2次而進行。第1次之注入條件係將注入能量，作為35KeV，劑量作為5×1013atoms/cm2者。第2次之注入條件係將注入能量，作為10KeV，劑量作為5×1014atoms/cm2者。第2次的注入後，以900℃將半導體基板1進行10秒鐘加熱處理。
在此，不純物擴散層5Aa，5Ab(第2及第3不純物擴散層)之深度Z3係作為60nm，而不純物擴散層5B(第1不純物擴散層)之深度Z4係作為140nm者。但，深度Z3係如為50nm至80nm之範圍即可，而深度Z4係如為100nm至150nm之範圍即可。
從此等的值及上述之Z5，Z6，Z9的值(參照圖13)，鞍狀鰭片4a之一端4aa的上端至不純物擴散層5Aa之下面為止之距離D3係成為85nm，而從另一端4ab之上端至不純物擴散層5B之下面為止之距離D1係成為 30nm。隨之，在形成有鞍狀鰭片4a之範圍中，凹槽8a之半導體柱1Aa側之下端，與對應之不純物擴散層5Aa之下面的距離(=D3)，和凹槽8a之半導體柱1B側之下端，與對應之不純物擴散層5B之下面的距離(=D1)的差係55nm(=D3-D1)。假設作為位設置鞍狀鰭片4a時，此差係成為80nm(=Z4-Z3)。隨之，在經由根據本實施形態之製造方法所製作之半導體裝置50中，閘極電極7a則成為關閉之後，從加以形成於凹槽8a周圍之通道範圍，吸收於各不純物擴散層5Aa，5B之電子的量則比較於先前技術而作為均等化之故，如上述，成為可迴避資料保存不良之情況。對於閘極電極7b亦為同樣。
最後，經由形成圖2所示之位元線20，電容器18a，18b，電容板電極19等之時，半導體裝置50則完成。
如以上說明，如根據經由本實施形態之半導體裝置之製造方法，於延伸存在於Y方向之凹槽8a，8b內，形成成在X方向之一端與另一端高度不同之鞍狀鰭片4a，4b。隨之，成為可製造能迴避資料保存不良之半導體裝置者。
接著，參照圖20同時，對於有關本發明之第2實施形態之半導體裝置60之構成加以說明。半導體裝置60係鞍狀鰭片4a，4b的形狀則與半導體裝置50不同，在其他的點中，係與半導體裝置50同一。在以下中，著眼於不同點而加以說明。另外，在半導體裝置60 中，活性範圍K的內部構造係因對於通過半導體柱1B之X方向的中心之Y方向之中心線而言為線對稱之故，在以下中，著眼於鞍狀鰭片4a而進行說明。
如圖20(b)所示，鞍狀鰭片4a之一端4aa的高度Z5則較另一端4ab之高度Z6為高(Z5>Z6)者係與半導體裝置50同樣。半導體裝置60之鞍狀鰭片4a係從一端4aa側依序，經由鰭片部4a1，4a2，4a3而加以構成。鰭片部4a1係從一端4aa側至圖示之中間面4ah為止之部分，具有水平之上面。鰭片部4a3係從另一端4ab側至圖示之中間面4ak為止之部分，仍具有水平之上面。另一方面，鰭片部4a2係從中間面4ah至中間面4ak為止之部分，具有從中間面4ah至中間面4ak，高度則連續性地減少之構造。鰭片部4a2之上面之具體形狀係如圖示，朝向於埋入閘極電極7a側膨脹之連續曲面。在中間面4ah之鰭片部4a2的高度係相等於一端4aa之高度Z5，而在中間面4ak之鰭片部4a3的高度係成為相等於另一端4ab之高度Z6。鰭片部4a1之X方向的寬度X2係作為鞍狀鰭片4a全體之X方向的寬度X1(=凹槽8a之寬度)之1/20至1/10者為最佳，鰭片部4a3之X方向之寬度X3係作為寬度X1之1/2至3/4者為最佳。
經由以上說明之半導體裝置60之構造，可在閘極電極7a成為關閉之後，將吸收於各不純物擴散層5Aa，5B之電子的量，做為均等化，另外，可在閘極電極7b成為關閉後，將吸收於各不純物擴散層5B，5Ab之電 子的量，做為均等化。進一步而言，可使吸收於不純物擴散層5Aa，5Ab之電子的量，較吸收於不純物擴散層5B之電子的量增大者。隨之，比較於先前技術，因可加長蓄積於電容器18a，18b之資訊的資訊保持時間之故，成為可迴避資料保存不良之情況。
然而，半導體裝置60係經由如以下地將上述之半導體裝置50之製造方法變形之時，而可製造。即，作為為了形成參照圖10及圖11而說明之凹槽37a，37b之乾蝕刻的前處理，對於半導體基板1c，1d之階差而言，使高能量狀態之蝕刻離子種衝突。經由此，因半導體基板1c，1d間之階差作為圓潤之故，之後係經由進行與半導體裝置50之製造方法同樣的工程之時，成為可得到半導體裝置60者。另外，經由採用如此之製造方法之時，比較於必須使鞍狀鰭片4a，4b之上面傾斜成一樣之半導體裝置50，成為可容易地形成鞍狀鰭片4a，4b者。
接著，參照圖21同時，對於有關本發明之第3實施形態之半導體裝置70之構成加以說明。半導體裝置70係鞍狀鰭片4a，4b的形狀則與半導體裝置50，60不同，在其他的點中，係與半導體裝置50，60同一。在以下中，著眼於不同點而加以說明。另外，在半導體裝置70中，活性範圍K的內部構造係因對於通過半導體柱1B之X方向的中心之Y方向之中心線而言為線對稱之故，在以下中，著眼於鞍狀鰭片4a而進行說明。
如圖21所示，鞍狀鰭片4a之一端4aa的高 度Z5則較另一端4ab之高度Z6為高(Z5>Z6)者係與半導體裝置50，60同樣。半導體裝置60之鞍狀鰭片4a係從一端4aa側依序，經由鰭片部4a4，4a5而加以構成。鰭片部4a4係從一端4aa側至圖示之中間面4am為止之部分，具有水平之上面。鰭片部4a5係從另一端4ab側至圖示之中間面4an為止之部分，仍具有水平之上面。中間面4an係構成中間面4am之下部，經由此而對於鰭片部4a4與鰭片部4a5之間，係如圖示，加以構成有1台階之階差。鰭片部4a4之X方向的寬度X4係作為鞍狀鰭片部4a全體之X方向之寬度X1(=凹槽8a之寬度)之1/3至2/3者為最佳。
經由以上說明之半導體裝置70之構造，可在閘極電極7a成為關閉之後，將吸收於各不純物擴散層5Aa，5B之電子的量，做為均等化，另外，可在閘極電極7b成為關閉後，將吸收於各不純物擴散層5B，5Ab之電子的量，做為均等化。進一步而言，可使吸收於不純物擴散層5Aa，5Ab之電子的量，較吸收於不純物擴散層5B之電子的量增大者。隨之，比較於先前技術，因可加長蓄積於電容器18a，18b之資訊的資訊保持時間之故，成為可迴避資料保存不良之情況。
然而，半導體裝置70係經由如以下地將上述之半導體裝置50之製造方法變形之時，而可製造。即，在為了形成參照圖10及圖11而說明之凹槽37a，37b之乾蝕刻中，經由將蝕刻離子種作為低能量狀態之時，成為 可得到半導體裝置70。另外，經由採用如此之製造方法之時，比較於必須使鞍狀鰭片4a，4b之上面傾斜成一樣之半導體裝置50，成為可容易地形成鞍狀鰭片4a，4b者。
接著，參照圖22同時，對於有關本發明之第4實施形態之半導體裝置80之構成加以說明。半導體裝置80係鞍狀鰭片4a，4b的形狀則與半導體裝置50~70不同，在其他的點中，係與半導體裝置50~70同一。在以下中，著眼於不同點而加以說明。另外，在半導體裝置80中，活性範圍K的內部構造係因對於通過半導體柱1B之X方向的中心之Y方向之中心線而言為線對稱之故，在以下中，著眼於鞍狀鰭片4a而進行說明。
在半導體裝置80之鞍狀鰭片4a係未接觸於凹槽側面8ab(半導體柱1B側之凹槽8a的側面)，隨之，未具有如半導體裝置50~70之另一端4ab。取代此，從凹槽側面8aa(半導體柱1Aa側之凹槽8a的側面)至距離X5(<X1)之處，具有另一端4ag而加以構成。另一端4ag係經由平行於Y方向及Z方向的平面而加以構成。另外，對於另一端4ag之位置，係如圖示，產生有階差。一端4aa與另一端4ag之高度係同時為Z5，隨之鞍狀鰭片4a之上面係為水平。距離X5(=鞍狀鰭片4a之X方向的寬度)係作為鞍狀鰭片4a全體之X方向之寬度X1(=凹槽8a之寬度)之1/3至2/3者為最佳。
經由以上說明之半導體裝置80之構造，可在 閘極電極7a成為關閉之後，將吸收於各不純物擴散層5Aa，5B之電子的量，做為均等化，另外，可在閘極電極7b成為關閉後，將吸收於各不純物擴散層5B，5Ab之電子的量，做為均等化。進一步而言，可使吸收於不純物擴散層5Aa，5Ab之電子的量，較吸收於不純物擴散層5B之電子的量增大者。隨之，比較於先前技術，因可加長蓄積於電容器18a，18b之資訊的資訊保持時間之故，成為可迴避資料保存不良之情況。
然而，半導體裝置70係經由如以下地將上述之半導體裝置50之製造方法變形之時，而可製造。即，在為了形成參照圖10及圖11而說明之凹槽37a，37b之乾蝕刻中，經由將蝕刻離子種作為低能量狀態之時，成為可得到半導體裝置70。另外，經由採用如此之製造方法之時，比較於必須使鞍狀鰭片4a，4b之上面傾斜成一樣之半導體裝置50，成為可容易地形成鞍狀鰭片4a，4b者。
接著，參照圖23同時，對於有關本發明之第5實施形態之半導體裝置90之構成加以說明。半導體裝置90係具備鄰接於Y方向之2個活性範圍K1，K2而加以構成。凹槽8a，8b係在活性範圍K1，K2所共有，隨之，埋入閘極電極7a，7b亦在活性範圍K1，K2所共有。各活性範圍K1，K2之內部構造係與半導體裝置50~80所示之活性範圍K1同樣。即，對於各活性範圍K1，K2之內部，係形成有與在半導體裝置50~80所說明 之構成同樣之鞍狀鰭片4a，4b。
如此，本發明之鞍狀鰭片4a，4b係可適用於各共有埋入閘極電極7a，7b之複數之活性範圍。由如此作為，在各複數之活性範圍中，成為可迴避資料保存不良之情況。
以上，對於本發明之理想實施形態已說明過，但本發明係並不限定於上述實施形態，而在不脫離本發明之內容的範圍可做種種變更，當然此等亦包含於本發明之範圍內者。
1‧‧‧半導體基板
1Aa，1B，1Ab‧‧‧半導體柱
1a‧‧‧主面
4a，4b‧‧‧鞍狀鰭片
4aa、4ab、4ba、4bb‧‧‧一端
4ac‧‧‧上面
4ad‧‧‧底面
4ae、4af‧‧‧側面
5Aa，5Ab，5B‧‧‧不純物擴散層
6a‧‧‧閘極絕緣膜
7a‧‧‧埋入閘極電極
8a，8b‧‧‧凹槽
8aa，8ab，8ba，8bb‧‧‧凹槽側面
10a，10ba，10bb‧‧‧元件分離用絕緣膜
17a，17b‧‧‧間隙絕緣膜
50‧‧‧半導體裝置

Claims (18)

  1. 一種半導體裝置，其特徵為具備：具有主面之半導體基板，和經由加以設置於前述主面之元件分離範圍所區劃之活性範圍，和延伸存在於第1方向，呈與前述活性範圍交叉地，加以設置於前述半導體基板之凹槽，和從前述凹槽之中與前述活性範圍交叉之部分的底面突出，延伸存在於與前述第1方向交叉的第2方向之鰭片部，前述鰭片部之前述第2方向之一端，與前述凹槽之前述第2方向之一方側面之第1凹槽側面接觸，前述鰭片部之前述第2方向之另一端，與前述凹槽之前述第2方向之另一方側面之第2凹槽側面接觸，前述鰭片部的上面係從前述第1凹槽側面，朝向於前述第2凹槽側面傾斜者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，從前述鰭片部之上面之中與前述第1凹槽側面接觸的部分之前述主面的距離，係比較於從前述鰭片部之上面之中與前述第2凹槽側面接觸的部分之前述主面的距離為短者。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，前述鰭片部係具有前述第1方向之兩側面的第1及第2鰭片側面， 前述第1及第2鰭片側面係同時平面而視，位置於前述活性範圍之內側者。
  4. 如申請專利範圍第1項乃至第3項任一項記載之半導體裝置，其中，更具備：隔著閘極絕緣膜而埋入於前述凹槽內之閘極電極，和前述活性範圍之中，加以設置於接觸於前述第1凹槽側面的部分上端之第2不純物擴散層，和前述活性範圍之中，加以設置於接觸於前述第2凹槽側面的部分上端之第1不純物擴散層者。
  5. 如申請專利範圍第4項記載之半導體裝置，其中，更具備：從前述第2不純物擴散層之下面的前述主面之距離係比較於從前述第1不純物擴散層之下面的前述主面之距離為短者。
  6. 如申請專利範圍第4項記載之半導體裝置，其中，更具備：與前述第2不純物擴散層電性接觸之單元電容器，和與前述第1不純物擴散層電性接觸之位元線者，更具備：前述閘極電極係為字元線者。
  7. 一種半導體裝置，其特徵為具備：具有主面之半導體基板，和加以設置於前述主面之活性範圍，和延伸存在於第1方向，與前述活性範圍之第2方向之一方端部接觸之第1元件分離範圍，和延伸存在於前述第1方向，呈與前述活性範圍交叉 地，加以設置於前述半導體基板之凹槽，和隔著閘極絕緣膜而埋入於前述凹槽內之閘極電極，和位置於前述活性範圍，接觸於對向於前述凹槽之前述第1元件分離範圍的側面之第1凹槽側面的第2半導體柱，和位置於前述活性範圍，接觸於對向於前述凹槽之前述第1凹槽側面的側面之第2凹槽側面的第1半導體柱，和加以配置於前述第1半導體柱之上部的第1不純物擴散層，和加以配置於前述第2半導體柱之上部的第2不純物擴散層，和從前述凹槽之中與前述活性範圍交叉之部分的底面突出，延伸存在於前述第2方向之鰭片部，前述鰭片部係在前述第2方向之一端，接觸於前述第1凹槽側面之同時，在前述第2方向之另一端，接觸於前述第2凹槽側面，從前述鰭片部之上面之中與前述第1凹槽側面接觸的部分之前述主面的距離，係比較於從前述鰭片部之上面之中與前述第2凹槽側面接觸的部分之前述主面的距離為短者。
  8. 如申請專利範圍第7項記載之半導體裝置，其中，從前述第2不純物擴散層之下面的前述主面之距離係比較於從前述第1不純物擴散層之下面的前述主面之距離為短者。
  9. 如申請專利範圍第7項記載之半導體裝置，其中，前述鰭片部係具有前述第1方向之兩側面的第1及第2鰭片側面，前述第1及第2鰭片側面係同時平面而視，位置於前述活性範圍之內側者。
  10. 如申請專利範圍第7項乃至第9項任一項記載之半導體裝置，其中，更具備：與前述第2不純物擴散層電性接觸之單元電容器，和與前述第1不純物擴散層電性接觸之位元線者，前述閘極電極係為字元線者。
  11. 一種半導體裝置，其特徵為具備：具有主面之半導體基板，和加以設置於前述主面之活性範圍，和延伸存在於第1方向，與前述活性範圍之第2方向之一方端部接觸之第1元件分離範圍，和延伸存在於前述第1方向，與前述活性範圍之第2方向之另一方端部接觸之第2元件分離範圍，和延伸存在於前述第1方向，呈與前述活性範圍交叉地，加以設置於前述半導體基板之第1凹槽，和在前述活性範圍之中，從前述第1凹槽而視，接近於前述第2元件分離範圍之位置，延伸存在於前述第1方向，呈與前述活性範圍交叉地，加以設置於前述半導體基板之第2凹槽，和隔著第1閘極絕緣膜而埋入於前述第1凹槽內之第 1閘極電極，和隔著第2閘極絕緣膜而埋入於前述第2凹槽內之第2閘極電極，和位置於前述活性範圍之中，夾持於前述第1凹槽與前述第1元件分離範圍之範圍，接觸於對向於前述第1凹槽之前述第1元件分離範圍之側面的第1凹槽側面之第2半導體柱，和位置於前述活性範圍之中，夾持於前述第1凹槽與前述第2凹槽之位置，接觸於各對向於前述第1凹槽之前述第2凹槽之側面的第2凹槽側面及對向於前述第2凹槽之前述第1凹槽之側面的第3凹槽側面之第1半導體柱，和位置於前述活性範圍之中，夾持於前述第2凹槽與前述第2元件分離範圍之範圍，接觸於對向於前述第2凹槽之前述第2元件分離範圍之側面的第4凹槽側面之第3半導體柱，和加以配置於前述第1半導體柱之上部的第1不純物擴散層，和加以配置於前述第2半導體柱之上部的第2不純物擴散層，和加以配置於前述第3半導體柱之上部的第3不純物擴散層，和從前述第1凹槽之中與前述活性範圍交叉之部分的底面突出，延伸存在於前述第2方向之第1鰭片部，和從前述第2凹槽之中與前述活性範圍交叉之部分的 底面突出，延伸存在於前述第2方向之第2鰭片部，前述第1鰭片部係在前述第2方向之一端，接觸於前述第1凹槽側面之同時，在前述第2方向之另一端，接觸於前述第2凹槽側面，前述第2鰭片部係在前述第2方向之一端，接觸於前述第3凹槽側面之同時，在前述第2方向之另一端，接觸於前述第4凹槽側面，從前述第1鰭片部之上面之中與前述第1凹槽側面接觸的部分之前述主面的距離，係比較於從前述鰭片部之上面之中與前述第2凹槽側面接觸的部分之前述主面的距離為短，從前述第2鰭片部之上面之中與前述第4凹槽側面接觸的部分之前述主面的距離，係比較於從前述鰭片部之上面之中與前述第3凹槽側面接觸的部分之前述主面的距離為短者。
  12. 如申請專利範圍第11項記載之半導體裝置，其中，從前述各第2及第3不純物擴散層之下面的前述主面之距離係比較於從前述第1不純物擴散層之下面的前述主面之距離為短者。
  13. 如申請專利範圍第11項記載之半導體裝置，其中，前述第1鰭片部係具有前述第1方向之兩側面的第1及第2鰭片側面，前述第2鰭片部係具有前述第1方向之兩側面的第3及第4鰭片側面， 前述第1乃至第4鰭片側面係均平面而視，位置於前述活性範圍之內側者。
  14. 如申請專利範圍第11項乃至第13項任一項記載之半導體裝置，其中，更具備：與前述第2不純物擴散層電性接觸之第1單元電容器，和與前述第1不純物擴散層電性接觸之位元線，和與前述第3不純物擴散層電性接觸之第2單元電容器者，前述第1及第2閘極電極係各為字元線者。
  15. 一種半導體裝置之製造方法，其特徵為具備：經由埋入元件分離用絕緣膜之時，於半導體基板之主面，區劃延伸存在於第2方向之活性範圍之工程，和形成被覆前述主面之第1光罩膜之工程，和於前述第1光罩膜，形成延伸存在於與前述第2方向交叉之第1方向，且與前述活性範圍交叉之第1開口部的工程，和經由除去露出於前述第1開口部底面之前述元件分離用絕緣膜之上部之時，於該第1開口部內，設置夾持於前述活性範圍內之第1範圍與第2範圍所成之前述半導體基板之第1突出部之工程，和形成被覆前述主面之第2光罩膜之工程，和於前述第2光罩膜，形成使前述第1突出部之上面之中接觸於前述第1範圍之一部分露出之第3開口部之工程， 和形成前述第3開口部之後，將第2光罩膜作為光罩而蝕刻前述半導體基板，在該蝕刻結束之後，除去前述第2光罩膜之工程，和除去前述第2光罩膜之後，經由將前述第1光罩膜作為光罩而蝕刻前述元件分離用絕緣膜及前述半導體基板之時，於平面而視與前述第1開口部重疊之位置，形成第1凹槽之工程，和形成被覆露出於前述第1凹槽內側之前述半導體基板表面之第1閘極絕緣膜之工程，和形成隔著前述第1閘極絕緣膜而埋入前述第1凹槽之第1閘極電極的工程，和埋入於前述第1凹槽，形成被覆前述第1閘極電極上面之第1間隙絕緣膜之工程，和從前述主面至第1距離之位置，將具有下面之第1不純物擴散層，設置於前述第1範圍之上部同時，從前述主面至較前述第1距離為短之第2距離之位置，將具有下面之第2不純物擴散層，設置於前述第2範圍之上部之工程者。
  16. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，在形成前述第1開口部之工程中，於前述第1光罩膜，更形成與前述第1開口部平行地加以配置，且與前述活性範圍交叉之第2開口部，在設置前述第1突出部之工程中，於前述第2開口部內，更設置夾持於前述活性範圍內之前述第1範圍與第3 範圍所成之前述半導體基板之第2突出部，前述第3開口部係亦使前述第2突出部之上面之中，接觸於前述第1範圍之一部分露出，在形成前述第1凹槽之工程中，於平面而視與前述第2開口部重疊之位置，更形成第2凹槽，在形成前述第1閘極絕緣膜之工程中，更形成被覆露出於前述第2凹槽內側之前述半導體基板表面之第2閘極絕緣膜，在形成前述第1閘極電極之工程中，更形成隔著前述第2閘極絕緣膜而埋入前述第2凹槽之第2閘極電極，在形成前述第1間隙絕緣膜之工程中，更形成埋入於前述第2凹槽，被覆前述第2閘極電極上面之第2間隙絕緣膜，在設置前述第1及第2不純物擴散層之工程中，更設置從前述主面至前述第2距離之位置，具有下面之第3不純物擴散層，於前述第3範圍之上部者。
  17. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，在形成前述第1凹槽之工程中，前述第1突出部的蝕刻則呈對於前述第1方向而言亦進行地，進行前述蝕刻者。
  18. 如申請專利範圍第15項乃至第17項任一項記載之半導體裝置之製造方法，其中，形成前述第1凹槽之工程，係經由對於前述元件分離用絕緣膜而言之前述半導體基板之選擇比為相互不同之複數次的蝕刻而加以進行者。
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