KR20150089045A - 반도체 장치 및 그 제조 방법 - Google Patents

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gate electrode
buried gate
nitride film
titanium nitride
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가즈요시 유키
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Abstract

반도체 장치는, 실리콘 기판; 실리콘 기판 내에 마련된 매립 게이트 전극 홈; 매립 게이트 전극 홈의 내벽 상에 마련된 게이트 절연막; 매립 게이트 전극 홈 안을 매설하도록 게이트 절연막 상에 마련된 매립 게이트 전극으로서, 질화티타늄막과 그 위의 제1 금속막을 갖는 제1 부분과, 질화티타늄막의 단층막을 가지는 제2 부분을 가지는 매립 게이트 전극; 및 매립 게이트 전극의 제1 부분을 구성하는 제1 금속막과 전기적으로 접속된 콘택 플러그를 구비하는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
종래로부터 DRAM(Dynamic Random Access Memory)의 메모리 셀 영역 등에 매립 게이트 전극을 구비한 트랜지스터가 이용되어 왔다. 이 트랜지스터는, 활성 영역의 주 표면으로부터 하방으로 파내어진 매립 게이트 전극 홈의 내벽 상에 순서대로 마련된 게이트 절연막 및 매립 게이트 전극과, 활성 영역 내의 매립 게이트 전극홈을 개재하여 양측에 마련된 소스 및 드레인을 가진다. 이 트랜지스터가 ON 상태일 때는, 활성 영역 안의 매립 게이트 전극홈을 따라 소스 및 드레인 사이에 채널이 형성된다.
특허문헌 1(일본 특허공개 2011-192800호 공보), 특허문헌 2(일본 특허공개 2011-159760호 공보) 및 특허문헌 3(일본 특허공개 2012-84738호 공보)에는, 이 매립 게이트 전극의 재료로서, CVD법으로 형성한 질화티타늄막(배리어막)과 텅스텐막의 적층막이 개시되어 있다. 이와 같은 적층막을 이용함으로써, 매립 게이트 전극의 저항의 감소를 도모할 수 있다.
특허문헌 1: 일본 특허공개 2011-192800호 공보 특허문헌 2: 일본 특허공개 2011-159760호 공보 특허문헌 3: 일본 특허공개 2012-84738호 공보
근래에, 반도체 장치의 미세화가 진행되면서 매립 게이트 전극의 선폭이 20 nm 전후까지 좁아졌다. 이와 같은 치수의 반도체 장치에서, 매립 게이트 전극의 재료로서 질화티타늄막과 텅스텐막의 적층막을 사용하면, 배리어막인 질화티타늄막의 두께로 적어도 5 nm를 형성할 필요가 있다. 그러나, 질화티타늄막의 두께를 5 nm로 하면, 매립 게이트 전극 홈의 내측면 상에 각각 5 nm의 질화티타늄막이 형성되기 때문에 합계 10 nm의 두께가 되며, 매립 게이트 전극 홈 내의 텅스텐막의 두께는 10 nm 전후가 된다. 이와 같이 매립 게이트 전극 홈 내에서, 질화티타늄막과 텅스텐막의 두께가 동일한 정도가 되면, 매립 게이트 전극의 저항을 충분히 낮추기가 어려웠다. 그래서, 매립 게이트 전극의 재료로서, 커버리지가 뛰어나고 저저항 특성을 부여하는 성막법으로 형성한 질화티타늄막의 단층막을 사용하는 것을 고려할 수 있다.
(1) 그러나, 질화티타늄막의 단층막으로 이루어지는 매립 게이트 전극에 접속되는 콘택 플러그를 형성할 때, 콘택홀의 형성 시에 식각 반응물(예를 들어, 티타늄 불화물)의 증착(식각 반응물의 재부착)의 영향을 받아, 매립 게이트 전극과 콘택 플러그의 접촉 저항이 매우 높아진다는 문제가 발생하였다.
(2) 또한, 매립 게이트 전극에 접속되는 콘택 플러그를 형성할 때에는, 접촉 누락 불량의 문제도 발생하였다. 이하에서는, 도 3을 참조하여, 접촉 누락 불량에 대해 설명한다. 도 3은, 종래의 DRAM에서의 주변 회로 영역을 나타내는 단면도이다. 도 3에 도시된 바와 같이, 주변 회로 영역에는, 제1 트랜지스터(Tr1), 제2 트랜지스터(Tr2)가 마련되어 있다. 실리콘 기판(1)의 소자 분리 영역(9)으로 구획된 활성 영역(1A) 내에는, 불순물 확산층(53)이 마련되어 있고, 불순물 확산층(53)에는, 콘택 플러그(55a, 55b)가 접속되어 있다. 제1 트랜지스터(Tr1)의 게이트 전극(54)에는, 콘택 플러그(55c)가 접속되어 있다. 또한, 메모리 셀 영역(미도시)으로부터 주변 회로 영역의 소자 분리 영역(9) 안으로, 매립 게이트 전극(워드라인)(23)이 연장되어 있고, 매립 게이트 전극(워드라인)(23)에는 콘택 플러그(55d)가 접속되어 있다. 콘택 플러그(55c)는, 콘택 플러그(미도시)를 통해 제2 트랜지스터(Tr2)의 게이트 전극에 접속되어 있다. 콘택 플러그(55a)는, 콘택 플러그(미도시)를 통해 제1 트랜지스터(Tr1)의 불순물 확산층(53)에 접속되어 있다.
도 3에 도시된 바와 같이, 종래의 DRAM의 주변 회로 영역에서는, 불순물 확산층(53)이나 게이트 전극(54)에 접속하는 콘택 플러그(55a, 55b, 55c)는, 이들의 저면이 실리콘 기판(1)의 가장 바깥쪽 면과 동일한 높이이거나, 또는 실리콘 기판(1)의 가장 바깥쪽 면보다 높도록 형성된다. 이와 대조적으로, 매립 게이트 전극(23)에 접속되는 콘택 플러그(55d)는, 그 저면이 실리콘 기판(1)의 가장 바깥쪽 면보다 낮게 형성된다. 이 때문에, 콘택 플러그(55d)용의 콘택홀의 종횡비는, 콘택 플러그(55a, 55b, 55c)용의 콘택홀보다 높게 된다. 따라서, 콘택 플러그(55d)용의 콘택홀의 직경이 목표치보다 작아지거나, 매립 게이트 전극(23) 상에 층간 절연막이 두껍게 피복되어, 매립 게이트 전극(23)과 콘택 플러그(55d)가 정상적으로 접속되지 않는, 접촉 누락 불량의 문제가 발생하였다. 한편, 이와 같은 접촉 누락 불량을 억제하기 위해 식각 시간을 길게 설정하면, 콘택 플러그(55a, 55b, 55c)용의 콘택홀의 직경이 과식각으로 확대되어, 콘택 플러그(55a, 55b, 55c)가 의도하지 않게 도전부와 접촉하여 리크 불량이 현재하게 된다는 문제가 있었다. 이상과 같이, 접촉 누락 불량의 문제가 발생하고, 반도체 장치의 미세화에 따라 이러한 문제점은 보다 현저하게 되었다.
본 발명은, 상기 (1), (2)의 문제를 해결하기 위해 이루어진 것으로, 콘택홀의 형성 시의 식각 반응물에 의한 식각 증착을 억제함과 동시에, 접촉 누락 불량의 발생을 억제한다. 이로써, 수율 및 장치 특성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 바이다.
일 실시형태는, 실리콘 기판; 상기 실리콘 기판 내에 마련된 매립 게이트 전극 홈; 상기 매립 게이트 전극 홈의 내벽 상에 마련된 게이트 절연막; 상기 매립 게이트 전극 홈 안을 매설하도록 상기 게이트 절연막 상에 마련된 매립 게이트 전극으로서, 질화티타늄막과 그 위의 제1 금속막을 가지는 제1 부분과, 상기 제1 금속막을 갖지 않는 질화티타늄막의 단층막을 가지는 제2 부분을 가지는 매립 게이트 전극; 및 상기 매립 게이트 전극의 상기 제1 부분을 구성하는 제1 금속막과 전기적으로 접속된 콘택 플러그를 구비하는, 반도체 장치에 관한 것이다.
다른 실시형태는, 실리콘 기판 내에 매립 게이트 전극 홈을 형성하는 공정; 상기 매립 게이트 전극 홈의 내벽 상에 게이트 절연막을 형성하는 공정; 상기 매립 게이트 전극 홈 안을 매설하도록, 상기 게이트 절연막 상에 질화티타늄막을 형성하는 공정; 상기 질화티타늄막의 일부를 에치백하여, 그 상면을 후퇴시키는 공정; 상기 질화티타늄막의 후퇴된 상면 상에, 제1 금속막을 형성하는 공정; 상기 제1 금속막을 에치백하여 그 상면을 후퇴시킴으로써, 상기 질화티타늄막 및 제1 금속막을 가지는 제1 부분을 형성하는 공정; 상기 질화티타늄막의 노출된 부분을 에치백하여 그 상면을 후퇴시킴으로써, 상기 질화티타늄막의 단층막을 가지는 제2 부분을 형성하는 공정; 및 상기 제1 금속막에 전기적으로 접속되는 콘택 플러그를 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
콘택홀 형성 시의 식각 증착을 억제함과 동시에, 접촉 누락 불량의 발생을 억제할 수 있다. 그 결과, 수율 및 장치 특성이 향상된 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 제1 실시예의 반도체 장치를 나타내는 도면이다.
도 2는 제1 실시예의 반도체 장치를 나타내는 도면이다.
도 3은 종래의 반도체 장치를 나타내는 도면이다.
도 4는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 5는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 6은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 7은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 8은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 9는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 10은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 11은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 12는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 13은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 14는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 15는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 16은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 17은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 18은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 19는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 20은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 21은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 22는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 23은 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 24는 제1 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
도 25는 제2 실시예의 반도체 장치의 제조 방법을 나타내는 도면이다.
이하에, 본 발명을 적용한 실시예인 반도체 장치 및 그 제조 방법에 대해 도면을 참조하여 설명한다. 이 실시예는, 본 발명을 한층 깊게 이해하기 위해 나타내는 구체예이며, 본 발명은 이러한 구체예에 전혀 한정되는 것이 아니다. 또한, 동일한 부재에는 동일한 부호를 부여하고, 설명을 생략하거나 또는 간략하게 한다. 또한, 동일한 부재에는 적절히 부호를 생략한다. 또한, 이하의 설명에서 이용하는 도면은 모식적인 것이며, 각 도면에서의 길이, 폭 및 두께의 비율 등은 실제와 동일하다고 볼 수는 없으며, 각 도면에서의 길이, 폭 및 두께의 비율 등은 서로 일치하지 않는 경우가 있다. 이하의 실시예에서는, 구체적으로 나타낸 재료나 치수 등의 조건은 예시에 지나지 않는다.
(제1 실시예)
도 1은, 본 실시예에 따른 DRAM(100)의 구성을 도시한 평면도이며, DRAM(100)의 메모리 셀 영역을 보여주고 있다. 도 1의 A는 DRAM(100)의 소자 분리 영역(9), 활성 영역(1A), 매립 게이트 전극(23) 및 소자 분리용 매립 배선(22)의 배치를 보여주는 평면 모식도, 도 1의 B는 도 1의 A에서 점선으로 둘러싸인 부분(62)의 확대도이다. 또한, 도 1에서는, 구성요소의 배치 상황을 명확하게 하기 위해, 주요한 구조만 도시하였다.
도 1에 도시된 바와 같이, DRAM(100)은, 메모리 셀 영역(60)과, 메모리 셀 영역(60)의 외측에서 구동용 트랜지스터(미도시)가 배치된 주변 영역(61)을 가지고 있다. 메모리 셀 영역(60)에는, 실리콘 기판(1)에 마련된 소자 분리 영역(9)(이하, "STI(Shallow Trench Isolation)(9)" 로 지칭함), 및 STI(9)에 의해 구획된 활성 영역(1A)이 마련되어 있다. 메모리 셀 영역(60) 및 주변 회로 영역(61)을 가로질러 Y 방향으로 연장되도록 복수의 매립 게이트 전극(워드라인)(23)과 복수의 소자 분리용 매립 배선(22)이 마련되어 있다.
매립 게이트 전극(23)과 소자 분리용 매립 배선(22)은 동일한 구조를 갖고 있지만 기능은 상이하다. 매립 게이트 전극(23)은, 메모리 셀의 게이트 전극으로서 기능하는 것이다. 소자 분리용 매립 배선(22)은, 소정의 전위로 유지함으로써 인접한 소자(트랜지스터)를 분리하는 것이다. 즉, 동일한 활성 영역(1A) 상에서 인접하는 소자 사이는, 소자 분리용 매립 배선(22)을 소정의 전위로 유지함으로써, 기생 트랜지스터를 오프 상태로 분리시킬 수 있다. 매립 배선(22)과 직교하는 방향(도 1의 B에서 X 방향)으로는, 복수의 비트라인(30)이 소정의 간격으로 배치되어 있다. 매립 게이트 전극(23) 및 매립 배선(22)은 각각 주변 회로 영역(61)에서 콘택 플러그(57)에 접속되어 있다.
도 2는, 본 실시예에 따른 DRAM(100)의 메모리 셀 영역의 구성을 도시한 단면도로서, 도 2의 A는 도 1의 B의 B-B' 단면, 도 2의 B는 도 1의 B의 A-A' 단면을 보여주고 있다. 본 실시예의 DRAM(100)에서는, 베이스가 되는 실리콘 기판에 실리콘 기판을 이용하기로 한다.
도 2에 도시된 바와 같이, 매립 게이트 전극(워드라인)(23)은, 복수의 STI(9)와 실리콘 기판(1)의 일부 상면을 덮고 있다. 매립 게이트 전극(23)과 활성 영역(1A)이 교차하는 영역에, 각각의 메모리 셀이 형성되어 있다. 메모리 셀 영역의 전체에는 복수의 메모리 셀이 마련되어 있으며, 개개의 메모리 셀에는, 각각 용량 콘택 패드(42a)를 통해 커패시터(48)가 접속되어 있다. 용량 콘택 패드(42a)는, 각각이 겹쳐지지 않도록, 메모리 셀 영역(60) 내에 소정의 간격으로 배치되어 있다. 또한, 본 실시예의 DRAM(100)은, 도 1에 도시된 바와 같이, X 방향과 Y 방향의 간격을 각각 3F와 2F로 한 단위 영역에 상당하는 6F 2셀 배치(F값은 최소 가공 치수)로 되어 있다.
도 2에 도시된 바와 같이, 본 실시예의 DRAM(100)에서는, 게이트 전극으로서 기능하는 매립 게이트 전극(23)이 실리콘 기판(1) 내에 완전히 매립된 매립 게이트형 트랜지스터를 구비하고 있다. 매립 게이트형 트랜지스터는, 실리콘 기판(1)의 소자 분리 영역이 되는 STI(9)에 둘러싸인 활성 영역(1A)에 마련되어 있다. 또한, STI(9)는, 실리콘 기판(1)의 홈 내에, 절연막(산화실리콘막)(6)과 절연막(질화실리콘막(7) 상에 산화실리콘막(8)을 적층 또는 산화실리콘막(8))을 적층시킨 것이다. 매립 게이트형 트랜지스터는, 활성 영역(1A)에 마련된 홈의 내벽을 덮고 있는 게이트 절연막(16), 게이트 절연막(16)의 상면부와 일부의 측면부를 덮고 있는 질화티타늄막(18), 저농도 불순물 확산층(11)에 마련된 소스/드레인의 일측이 되는 제1 불순물 확산층(26), 소스/드레인의 타측이 되는 제2 불순물 확산층(37)을 가지는 구성으로 되어 있다. 저농도 불순물 확산층(11)은, 게이트 절연막(16)이 마련된 영역을 제외한 활성 영역(1A)의 상부에 마련되어 있고, 실리콘 기판(1)에 많이 포함되는 도전성 불순물과는 반대의 도전형의 불순물이 확산된 층이다. 또한 질화티타늄막(18)은, 그 상면이 질화실리콘막(20)으로 덮여 있다. 질화실리콘막(20)은 실리콘 기판(1)의 주 표면(1a)보다 상방으로 돌출되도록 마련되어 있으며, 질화실리콘막(20)의 상면은 실리콘 기판(1)의 주 표면(1a)보다 높게 되어 있다.
도 2의 A에 도시된 바와 같이, 매립 게이트 전극(23)은, 실리콘 기판(1)의 주 표면(1a)보다 아래로 그 가장 바깥쪽 면이 위치하도록 마련되어 있으며, 메모리 셀 영역(60)으로부터 주변 회로 영역(61)까지 일정 방향(도 1에 도시된 Y 방향)으로 연장되어 있다. 매립 게이트 전극(23)은, 질화티타늄막(18)과 질화티타늄막(18) 상에 마련된 텅스텐막(제1 금속막)(17)을 가지는 제1 부분(23a)과, 텅스텐막(제1 금속막)(17)을 갖지 않고 질화티타늄막(18)의 단층막으로 이루어진 제2 부분(23b)으로 구성되어 있다. 또한, 질화티타늄막의 단층막으로는, 조성이 균일하고 동일한 성막법으로 형성된 단일의 질화티타늄막뿐만 아니라, 각각 질소 함유율이 다른 복수의 질화티타늄막의 적층막이나, 각각 다른 성막법으로 형성된 복수의 질화티타늄막의 적층막 등도 포함된다.
콘택 플러그(57)는, 제1 부분(23a)을 구성하는 텅스텐막(17)에 접속됨으로써, 매립 게이트 전극(23)에 전기적으로 접속되어 있다. 콘택 플러그(57)는 배선층(42b)에 접속되어 있다. 매립 게이트 전극(23)의 주변 회로 영역(61)에 위치하는 단부의 측면은, 사이에 게이트 절연막(16)을 개재하여, 산화실리콘막인 희생막(10) 및 산화실리콘막인 하층 마스크막(12)과 대향되어 있다. 또한, 도 2의 A에는, 매립 배선(22)의 구조가 나타나 있지 않지만, 매립 배선(22)도 매립 게이트 전극(23)과 같은 구조를 가지고, 제1 부분을 구성하는 텅스텐막(17)을 통해 콘택 플러그에 접속되어 있다.
상기와 같이, 본 실시예의 반도체 장치에 있어서, 콘택 플러그(57)는, 제1 부분(23a)의 텅스텐막(17)에 접속된다. 그 때문에, 콘택 플러그(57)용의 콘택 홀(17a)을 형성할 때, 콘택홀(17a)의 저부에는 텅스텐막(17)이 노출된다. 따라서, 콘택홀(17a)의 형성 시에, 텅스텐막(17)의 아래에 존재하는 질화티타늄막(18)과 식각용 가스의 반응에서 유래하는 식각 반응물(예를 들어, 티타늄 불화물)에 의한 식각 증착(식각 반응물의 재부착)을 방지할 수 있다. 그 결과, 식각 증착에 의해, 매립 게이트 전극(23) 및 매립 배선(22)과, 콘택 플러그(57) 사이의 접촉 저항이 높아지는 것을 효과적으로 방지할 수 있다.
또한, 상기와 같이, 콘택홀(17a)의 저부에 텅스텐막(17)이 노출될 때까지 콘택홀을 형성한 경우, 텅스텐막(17)과 식각용 가스의 반응에 의한 식각 반응물(예를 들어, 텅스텐 불화물)이 발생하는 경우도 있을 수 있다. 그러나, 텅스텐막(17)과 식각용 가스의 반응물은 승화되기 쉽고, 식각 증착을 일으키기 어렵기 때문에, 설령 반응물이 생기더라도, 접촉 저항이 높아지는 문제는 발생하지 않는다.
게다가, 매립 게이트 전극(23) 및 매립 배선(22)의 제1 부분(23a)에 텅스텐막(17)을 갖기 때문에, 제2 부분(23b)보다 높게 되어 있다. 이 때문에, 콘택홀(17a)의 종횡비를 작게 할 수 있다. 따라서, 콘택 플러그(57)를, 메모리 셀 영역(60)의 용량 콘택 플러그(41)나 주변 회로 영역(61)의 다른 콘택 플러그와 동시에 형성할 때에도, 접촉 누락 불량이 발생하는 것을 효과적으로 방지할 수 있다. 그 결과, 수율 및 장치 특성이 향상된 반도체 장치 및 그 제조 방법을 제공할 수 있다.
또한, 후술하는 도 13의 텅스텐막(17)의 식각 공정과, 도 14의 질화티타늄막(18)의 식각 공정에서는, 텅스텐막(17) 및 질화티타늄막(18)의 식각량을 임의의 양으로 설정할 수 있다. 이로써, 제1 부분(23a)의 텅스텐막(17)의 가장 바깥쪽 면의 높이나, 제2 부분(23b)의 질화티타늄막(18)의 가장 바깥쪽 면의 높이를 제어할 수 있다. 이와 같이 제1 부분(23a)과 제2 부분(23b)의 가장 바깥쪽 면의 높이를 제어함으로써, 콘택홀(17a)의 종횡비도 제어할 수 있다.
도 2의 B에 도시된 활성 영역(1A)에는, 설명의 편의상, 매립 게이트 전극(23)을 가지는 1개의 매립 게이트형 트랜지스터를 나타내고 있지만, 실제 DRAM의 메모리 셀 영역에는, 수천 내지 수십만 개의 매립 게이트형 트랜지스터가 배치되어 있다. 또한, 도 2의 B에 도시된 매립 배선(22)은, 매립 게이트 전극(23)과 동일한 구조이지만, 워드라인으로서 기능하는 것이 아니라, 인접한 매립 게이트형 트랜지스터를 전기적으로 분리하도록 기능한다.
본 실시예의 매립 게이트형 트랜지스터는, 도 2의 A에 도시된 바와 같이, 매립 게이트 전극(23)의 일부가 매립 게이트 전극(23)의 연장 방향으로 배치된 STI(9)의 상면에 매립된 구조로 되어 있다. 즉, STI(9)의 상면의 높이가, 인접한 해당 STI(9) 사이의 실리콘 기판(1)(활성 영역(1A))의 표면의 높이보다 낮도록 배치되어 있다. 이로써, 실리콘 기판(1)의 상면에는, 매립 게이트 전극(23)에 의한 STI(9)의 매립 부분과, 매립 게이트 전극(23)의 저면이 게이트 절연막(16)을 통해 접속하는 새들 형상의 실리콘 돌기부(1B)가 마련되어 있다. 또한, 매립 배선(22)은, 매립 게이트 전극(23)과 동일한 구조를 갖고 있으므로, 매립 배선(22)의 하방에도, 동일한 STI(9)의 매립 부분과 새들 형상의 실리콘 돌기부(1B)가 마련되어 있다.
새들 형상의 실리콘 돌기부(1B)는, 소스 및 드레인과의 전위차가 문턱값을 넘었을 때, 채널로서 기능시킬 수 있다. 본 실시예의 매립 게이트형 트랜지스터는, 새들 형상의 실리콘 돌기부(1B)와 같은 채널 영역을 갖는 새들 핀형 트랜지스터이다. 매립 게이트형 트랜지스터로서 새들 핀형 트랜지스터를 적용함으로써, 온 전류가 커지는 이점이 있다.
다음으로, 도 2를 참조하면서, 상기 매립 게이트형 트랜지스터의 상방의 구성을 설명한다. DRAM(100)의 메모리 셀 영역에는, 상기 매립 게이트형 트랜지스터 및 커패시터(48)를 가지는 복수의 메모리 셀이 마련되어 있다. 커패시터(48)는 크라운형의 커패시터이며, 하부 전극(45), 용량 절연막(46) 및 상부 전극(47)으로 구성되어 있다. 또한 하부 전극(45)은 실린더 형상으로서 내벽면과 외벽면을 가지고 있으며, 이 내벽면 및 외벽면은 용량 절연막(46)을 개재하여 상부 전극(47)과 대향되어 있다. 매립 게이트형 트랜지스터의 제1 불순물 확산층(26)은, 제1 불순물 확산층(26) 상에 마련된 폴리실리콘막(27)에 접속되어 있다. 여기서 폴리실리콘막(27), 폴리실리콘막(27) 상에 마련된 두께 5 nm 정도의 텅스텐 실리사이드층(미도시), 및 텅스텐막(28)은, 비트라인(30)을 구성하고 있다. 또한, 비트라인(30)의 상면은 마스크막(29)으로 덮여 있다. 매립 게이트형 트랜지스터의 제2 불순물 확산층(37)은, 제2 불순물 확산층(37) 상에 마련된 용량 콘택 플러그(41)와 용량 콘택 패드(42a)를 통해, 하부 전극(45)에 접속되어 있다. 여기서, 용량 콘택 플러그(41)는, 불순물을 함유한 폴리실리콘막으로 구성되어 있다. 용량 콘택 패드(42a)는, 커패시터(48)와 용량 콘택 플러그(41)의 정렬 마진을 확보하기 위해 마련되어 있으므로, 용량 콘택 플러그(41)의 상면을 덮을 필요는 없고, 용량 콘택 플러그(41) 상에 위치하여 적어도 그 일부와 접속되어 있으면 된다.
비트라인(30)과 질화실리콘막(20)은 절연막(31)으로 덮여 있으며, 절연막(31)은 또한, B(보론) 및 P(인)을 함유하는 SiO2막, 즉 BPSG(Boron Phosphorous Silicate Glass)막으로 이루어지는 층간 절연막(33)으로 덮여 있다. 층간 절연막(33) 상에는, 용량 콘택 패드(42a) 및 배선층(42b)을 덮도록, 정지막(43)이 마련되어 있다. 정지막(43)의 일부를 관통하여, 용량 콘택 패드(42a)에 접하도록 하부 전극(45)이 마련되어 있다. 하부 전극(45)의 노출된 내벽면 및 외벽면 상에는 순서대로, 용량 절연막(44) 및 상부 전극(47)이 마련되어 있다. 하부 전극(45), 용량 절연막(46) 및 상부 전극(47)은 크라운형 커패시터(48)를 구성하고 있다.
상부 전극(47)은, 층간 절연막(49)으로 덮여 있다. 층간 절연막(49) 중에는 콘택 플러그(50)가 마련되어 있고, 층간 절연막(49)의 상면에는 상부 금속 배선(51)이 마련되어 있다. 커패시터(48)의 상부 전극(47)은, 콘택 플러그(50)를 통해 상부 금속 배선(51)과 접속되어 있다. 상부 금속 배선(51)과 층간 절연막(49)은 보호막(52)으로 덮여 있다.
또한, 본 실시예에서의 커패시터로서, 하부 전극(45)의 내벽면 및 외벽면을 전극으로서 이용하는 크라운형 커패시터(48)를 기재하고 있지만, 커패시터는 이에 한정되지 않는다. 예를 들어, 하부 전극(45)의 내벽면만을 전극으로 이용하는 실린더형 커패시터로 변경하는 것도 가능하다. 또한, 커패시터(48) 상에는, 층간 절연막(49)을 통해 상부 금속 배선(51)과 보호막(52)으로 이루어지는 배선층이 마련되어 있다. 본 실시예에서는 배선층을 1층으로 한 단층 배선 구조를 일례로서 기재하고 있지만, 이에 한정되지는 않는다. 예를 들어, 복수의 배선 및 층간 절연막으로 구성되는 다층 배선 구조로 변경하는 것도 가능하다.
다음으로, 본 실시예에서의 반도체 장치의 제조 방법에 대해, 도 2, 도 4 내지 도 24를 참조하면서 설명한다. 또한, 도 4 내지 도 10 및 도 16 내지 도 24에 있어서, A 도면은 도 1의 B의 B-B' 단면에 대응하는 도면이며, B 도면은 도 1의 B의 A-A' 단면에 대응하는 도면을 도시한다. 또한, 도 11 내지 도 15에 있어서, A 도면은 평면도, B, C 및 D 도면은 각각 A 도면의 B-B' 단면, A-A' 단면, C-C' 단면을 나타낸다. 도 11의 A에서는 게이트 절연막(16)은 생략되어 있다. 도 13의 A, 도 14의 A 및 도 15의 A에서는 주로 매립 게이트 전극(23) 및 매립 배선(22)만 보여주고 있으며, 그 밖의 구조는 생략되어 있다.
도 4에 도시된 바와 같이, P형의 실리콘 기판(1) 상에, 열산화법에 의한 산화실리콘막(SIO2)인 희생막(2)과, 열CVD(Chemical Vapor Deposition)법에 의한 질화실리콘막(Si3N4)인 마스크막(3)을 차례로 퇴적한다. 다음으로, 포토리소그래피 기술 및 건식 식각 기술을 이용하여, 마스크막(3)과 희생막(2)과 실리콘 기판(1)의 패터닝을 수행하고, 활성 영역(1A)을 구획하기 위한 소자 분리 홈(4)(트렌치)을 실리콘 기판(1)에 형성한다. 활성 영역(1A)이 되는 실리콘 기판(1)의 상방은, 마스크막(3)으로 덮여 있다.
도 5에 도시된 바와 같이, 열산화법에 의해, 실리콘 기판(1)과 마스크막(3)의 표면에, 산화실리콘막인 절연막(6)을 형성한다. 그 후, 열CVD법에 의해 질화실리콘막인 절연막(7)을 메모리 셀 영역(60) 내의 소자 분리 홈(4)의 내부를 충진하도록 퇴적하고 나서, 에치 백을 수행하여, 메모리 셀 영역(60) 내의 소자 분리 홈(4)의 내부에만 절연막(7)을 잔존시키고, 주변 회로 영역(61) 내의 절연막(7)은 제거한다. 이 때의 에치 백은, 고온의 인산을 사용한 습식 식각을 이용한다. 또한, 이 때, 주변 회로 영역(61) 내에 있는 넓은 폭의 소자 분리 홈(4)은, 절연막(7)으로 완전히 충진되어 있지 않고, 습식 식각으로 제거하기 쉽게 되어 있다.
도 6에 도시된 바와 같이, 플라스마 CVD법에 의해, 산화실리콘막인 매립막(8)을, 소자 분리 홈(4)의 내부를 충진하도록 퇴적시키고 나서 도 4에서 형성한 마스크막(3)이 노출될 때까지 CMP(Chemical Mechanical Polishing) 처리를 수행하고, 매립막(8)의 표면을 평탄화한다.
도 7에 도시된 바와 같이, 습식 식각에 의해, 마스크막(3) 및 희생막(2)을 제거하여, 실리콘 기판(1)의 일부를 노출시킨다. 또한, 소자 분리 홈(4)의 표면의 매립막(8)을, 노출된 실리콘 기판(1)의 표면의 위치와 대략 동등하게 되도록 한다. 이상의 처리에 의해, 절연막(6, 7)으로 이루어진 STI(9)와, 절연막(6, 8)으로 이루어진 STI(9)가 형성된다. STI(9)를 형성한 후에, 열산화법에 의해, 실리콘 기판(1)의 표면에 산화실리콘막인 희생막(10)을 형성한다. 그 후, 저농도의 N형 불순물(인 등)을 이온 주입법으로 실리콘 기판(1)에 주입하여, N형의 저농도 불순물 확산층(11)을 형성한다. 저농도 불순물 확산층(11)은 트랜지스터의 소스/드레인(S/D) 영역의 일부로서 기능한다.
도 8에 도시된 바와 같이, CVD법에 의해, 희생막(10) 상에 산화실리콘막인 하층 마스크막(12)을 형성하고, 또한 플라스마 CVD법에 의해, 하층 마스크막(12) 상에 비정질 탄소막인 상층 마스크막(13)을 차례로 퇴적한다. 그 후, 상층 마스크막(13)과 하층 마스크막(12)에 대한 건식 식각에 의해 개구부(13A)를 형성하여, 실리콘 기판(1)의 일부를 노출시킨다. 이 때, 매립막(8)도 식각되지만, 매립막(8)에 대해 상층 마스크막(13) 및 하층 마스크막(12)이 식각 선택비를 가지는 상태에서 건식 식각을 수행한다. 이 때문에, 매립막(8)은 거의 식각되지 않는다.
도 9에 도시된 바와 같이, 상층 마스크막(13)을 제거한 후, 건식 식각에 의해, 개구부(13A)로부터 노출된 실리콘 기판(1)을 식각하여, 폭(X1)이 35 nm인 매립 게이트 전극 홈(트렌치)(15)을 형성한다. 이 건식 식각은, 유도 결합 플라스마(ICP: Inductively Coupled Plasma)에 의한 반응성 이온 식각(RIE: Reactive Ion Etching)법에 의해, 테트라플루오로메탄(CF4)과 육불화황(SF6)과 염소(Cl2)와 헬륨(He)을 공정 가스로 이용하여, 바이어스 파워를 100 내지 300 W, 압력을 3 내지 10 Pa로 하여 수행한다. 매립 게이트 전극 홈(15)은, 활성 영역(1A) 및 주변 회로 영역(61)과 교차하는 방향으로 연장되는 라인 형상의 패턴으로서 형성된다. 매립 게이트 전극 홈(15)을 형성할 때에는, 실리콘 돌기부(1B)의 표면보다 STI(9)를 깊게 식각한다. 이 식각에 의해, STI(9)의 상면으로부터의 높이(Z1)를 55 nm로 한 새들 형상의 실리콘 돌기부(1B)가 잔존한다. 이 새들 형상의 실리콘 돌기부(1B)가 트랜지스터의 채널 영역으로서 기능한다.
도 10에 도시된 바와 같이, 게이트 절연막(16)을 형성한다. 게이트 절연막(16)으로서는, 열산화법으로 형성한 산화실리콘막 등을 이용할 수 있다. 그 후, CVD법에 의해 질화티타늄(TiN)막(18)을 퇴적한다. 질화티타늄막(18)은, 하층 마스크막(12)의 가장 바깥쪽 면으로부터 질화티타늄막(18)의 상면까지의 높이(Z2)가 60 nm가 되는 두께로 형성한다.
도 11에 도시된 바와 같이, 실리콘 기판(1) 상에, 주변 회로 영역(61)의 일부를 노출시키는 포토레지스트 패턴(21)을 형성한다. 포토레지스트 패턴(21)의 평면 형상은, 주변 회로 영역(61)의 콘택홀(17a)을 형성하는 영역에 개구를 가지는 형상이면 특별히 한정되지 않는다. 포토레지스트 패턴(21)을 마스크로 이용한 건식 에치백에 의해 주변 회로 영역(61)에 위치한 질화티타늄막(18)의 상부를, 하층 마스크막(12)의 가장 바깥쪽 면으로부터의 깊이(Z3)가 40 nm가 되도록 제거하여, 개구(56)를 형성한다.
도 12에 도시된 바와 같이, 포토레지스트 패턴(21)을 제거한 후, 실리콘 기판(1) 상의 전면에 텅스텐막(17)(제1 금속막)을 형성한다. 이 때, 도 12의 B에 도시된 바와 같이, 하층 마스크막(12)의 가장 바깥쪽 면으로부터 텅스텐막(17)의 상면까지의 높이(Z4)가 40 nm가 되도록, 텅스텐막(17)을 형성한다.
도 13에 도시된 바와 같이, 질화티타늄막(18)에 대해 식각 선택비를 갖는 조건에서, 텅스텐막(17)의 건식 에치백을 수행함으로써, 주변 회로 영역(61)에 위치한 텅스텐막(17)의 상면으로부터 하층 마스크막(12)의 가장 바깥쪽 면까지의 높이(Z5)가 20 nm가 되도록, 텅스텐막(17)의 상부를 제거한다. 이로써, 개구(56) 내부 이외의, 질화티타늄막(18) 상에 형성된 텅스텐막(17)은 제거된다. 또한, 에치백 후의 텅스텐막(17)의 두께는, 텅스텐막(17)의 상면이 실리콘 기판(1)의 가장 바깥쪽 면보다 낮게 되는 두께이면 특별히 한정되지 않는다. 단, 텅스텐막(17)이 얇은 경우에는, 후술하는 콘택 플러그(57)의 형성 시의 접촉 누락 불량을 방지하는 효과가 작아진다. 따라서, 텅스텐막(17)의 가장 바깥쪽 면과 실리콘 기판(1)의 가장 바깥쪽 면 사이의 높이가 10 nm 정도가 되도록, 텅스텐막(17)의 두께를 제어하는 것이 바람직하다. 텅스텐막(17)의 두께는, 도 13의 공정에서의 개구(56)의 깊이나, 텅스텐막(17)의 애치백량 등을 조절함으로써, 제어할 수 있다.
도 14에 도시된 바와 같이, 텅스텐막(17)에 대해 식각 선택비를 가지는 조건에서, 질화티타늄막(18)의 건식 에치백을 수행한다. 이로써, 질화티타늄막(18)의 상면으로부터 하층 마스크막(12)의 가장 바깥쪽 면까지의 높이(Z6)가 60 nm가 되도록 질화티타늄막(18)의 상부를 제거한다. 이에 따라, 메모리 셀 영역(60)에서는 질화티타늄막(18)의 단층막으로 이루어지는 제2 부분(23b), 주변 회로 영역(61)의 일부에서는 질화티타늄막(18) 상에 텅스텐막(17)이 형성된 제1 부분(23a)을 가지는 매립 게이트 전극(23)을 형성한다. 마찬가지로, 메모리 셀 영역(60)에서는 질화티타늄막(18)의 단층막으로 이루어지는 제2 부분(22b), 주변 회로 영역(61)의 일부에서는 질화티타늄막(18) 상에 텅스텐막(17)이 형성된 제1 부분(22a)을 가지는 매립 게이트 배선(22)을 형성한다.
도 15에 도시된 바와 같이, 실리콘 기판(1) 상에, 하층 마스크막(12) 및 게이트 절연막(16)을 덮도록 질화실리콘막(20)을 형성한다. 그 후, 질화실리콘막(20)의 에치백에 의해, 질화실리콘막(20)의 상면이 하층 마스크막(12) 상의 게이트 절연막(16)과 대략 동일한 정도의 높이가 되도록 한다. 이에 따라, 매립 게이트 전극(23) 및 소자 분리용 매립 배선(22)의 상면이 절연된다.
도 16에 도시된 바와 같이, 포토리소그래피 기술 및 건식 식각 기술에 의해 질화실리콘막(20)의 일부를 제거하여, 저농도 불순물 확산층(11)을 노출시키는 비트 콘택 개구(25)를 형성한다. 비트 콘택 개구(25)와 활성 영역(1A) 이 겹쳐진 부분에서는, 실리콘 기판(1)의 표면이 노출된다. 비트 콘택 개구(25)를 형성한 후에, 비트 콘택 개구(25)의 저부에 N형 불순물(비소 등)을 이온 주입하여, 실리콘 기판(1)의 표면 근방에 N형의 제1 불순물 확산층(26)을 형성한다. 형성된 N형의 제1 불순물 확산층(26)은, 트랜지스터의 소스/드레인으로서 기능한다.
도 17에 도시된 바와 같이, 제1 불순물 확산층(26)과 질화실리콘막(20)을 덮도록, 열CVD법에 의한 N형 불순물(인 등)을 함유시킨 폴리실리콘막(27)과, 텅스텐(W)막(28)과, 플라스마 CVD법에 의한 질화실리콘막인 마스크막(29)을 차례로 퇴적한다. 이 때, 폴리실리콘막(27)과 텅스텐(W)막(28)의 계면에는, 두께가 5 nm인 텅스텐 실리사이드층(미도시)이 형성된다. 폴리실리콘막(27), 텅스텐 실리사이드층, 텅스텐막(28) 및 마스크막(29)의 적층막을 라인 형상으로 패터닝하여, 폴리실리콘막(27)과 텅스텐 실리사이드층과 텅스텐막(28)으로 구성되는 비트라인(39)을 형성한다. 비트라인(30)의 폭(Y1)과 간격(Y2)은 각각 50 nm로 되어 있다. 비트라인(30)은, 매립 게이트 전극(23)과 교차하는 방향으로 연장되는 패턴으로서 형성된다. 도 1의 B에서는, 비트라인(30)을 매립 게이트 전극(23)과 직교하는 직선 형상으로 나타냈지만, 일부를 만곡시킨 형상으로 배치해도 된다. 비트 콘택 개구(25) 내에 노출된 실리콘 기판(1)의 표면 부분에서, 비트라인(30)의 하층을 구성하고 있는 폴리실리콘막(27)과 제1 불순물 확산층(26)(소스/드레인 영역의 일측)이 접속된다.
도 18에 도시된 바와 같이, 비트라인(30)의 측면을 덮도록, 열CVD법에 의한 질화실리콘막인 절연막(31)을 형성한다. 그 후, 절연막(31) 및 비트라인(30)을 덮도록, B(보론) 및 P(인)을 함유하는 SiO2막, 즉 BPSG(Boron Phosphorous Silicate Glass)막을 퇴적시킨다. 다음으로, 리플로우 처리를 수행함으로써, 층간 절연막(33)을 형성한다.
도 19에 도시된 바와 같이, 포토리소그래피법 및 건식 식각법을 이용하여, 층간 절연막(33), 질화실리콘막(31), 게이트 절연막(16), 하층 마스크막(12) 및 희생막(10)을 관통하여 실리콘 기판(1)을 노출시키는 용량 콘택홀(35)과, 층간 절연막(33), 질화실리콘막(31, 20)을 관통하여 텅스텐막(17)을 노출시키는 콘택홀(17a)을 형성한다. N형 불순물(인 등)을 실리콘 기판(1)에 이온 주입하여, 실리콘 기판(1)의 표면 근방에 N형의 제2 불순물 확산층(37)을 형성한다. 형성된 N형의 제2 불순물 확산층(37)은, 트랜지스터의 소스/드레인으로서 기능한다.
도 20에 도시된 바와 같이, 용량 콘택홀(35) 및 콘택홀(17a)의 내측에, 열CVD법으로 인을 함유시킨 폴리실리콘막을 퇴적시킨다. 그 후, 에치백을 수행하여, 용량 콘택홀(35) 및 콘택홀(17a) 내에만 폴리실리콘막을 잔존시킨다. 이로써, 폴리실리콘막으로 구성된 용량 콘택 플러그(41) 및 콘택 플러그(57)가 형성된다.
본 실시예의 제조 방법에서는, 상기와 같이, 콘택홀(17a)을 형성할 때에는 콘택홀(17a)의 저부에는 텅스텐막(17)이 노출되어 있다. 이 때문에, 콘택폴(17a)의 형성 시에, 질화티타늄막(18)과 식각용 가스의 반응에서 유래하는 반응 생성물(예를 들어, 티타늄 불화물)에 의한 식각 증착을 방지할 수 있다. 그 결과, 식각 증착에 의해, 매립 게이트 전극(23) 및 매립 배선(22)과 콘택 플러그(57) 사이의 접촉 저항이 높아지는 것을 효과적으로 방지할 수 있다. 게다가, 매립 게이트 전극(23) 및 매립 배선(22)의 제1 부분(23a)(22a)은 텅스텐막(17)을 갖기 때문에, 제2 부분(23b)(22b)보다 높게 되어 있다. 이 때문에, 콘택홀(17a)의 종횡비를 작게 할 수 있다. 따라서, 콘택 플러그(57)를 주변 회로 영역(61)의 다른 콘택 플러그와 동시에 형성할 때에도, 접촉 누락 불량을 효과적으로 방지할 수 있다. 그 결과, 수율 및 장치 특성이 향상된 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 21에 도시된 바와 같이, 실리콘 기판(1)의 상방에 스퍼터링법에 의해 텅스텐막을 형성한다. 다음으로, 포토리소그래피법과 건식 식각법을 이용하여, 적층막을 패터닝함으로써, 용량 콘택 패드(42a) 및 배선층(42b)을 형성한다. 여기서, 용량 콘택 패드(42a)는 용량 콘택 플러그(41)와 접속되어 있다. 또한, 배선층(42b)은 콘택 플러그(57)와 접속되어 있다. 용량 콘택 패드(42a) 및 배선층(42b)의 상면을 덮도록, 열CVD법에 의한 질화실리콘막인 정지막(43)을 형성한 후, 정지막(43) 상에 플라스마 CVD법에 의한 산화실리콘막인 층간 절연막(44)을 형성한다. 층간 절연막(44) 상에, ALD법 또는 CVD법에 의해 질화실리콘막으로 이루어지는 지지막(36)을 형성한다.
도 22에 도시된 바와 같이, 포토리소그래피법과 건식 식각법을 이용하여, 용량 콘택 패드(42a)의 상면의 적어도 일부를 노출시키도록, 지지막(36)과 층간 절연막(44)과 정지막(43)을 관통하는 실린더 홀(44A)을 형성한다. 다음으로, 실린더 홀(44A) 의 내벽을 덮도록, CVD법에 의한 질화티타늄으로 커패시터의 하부 전극(45)을 형성한다. 실린더 홀(44a)의 저부에서 하부 전극(45)의 하면은, 용량 콘택 패드(42a)와 접속되어 있다.
도 23에 도시된 바와 같이, 포토리소그래피법과 건식 식각법을 이용하여, 지지막(36) 내에 개구(미도시)를 형성한다. 묽은 불화수소산 수용액을 이용한 습식 식각에 의해, 메모리 셀 영역(60) 및 메모리 셀 영역(60) 근방의 주변 회로 영역(61) 상의 층간 절연막(44)을 제거한다. 이 습식 식각에 의해, 하부 전극(45)의 내벽면 및 외벽면이 노출된다. 또한, 정지막(43)은, 정지막(43)의 하층에 위치한 층간 절연막(33) 등이 습식 식각되는 것을 방지한다.
도 24에 도시된 바와 같이, 하부 전극(45)의 노출된 내벽면 및 외벽면을 덮도록, ALD(Atomic Layer Deposition)법에 의한 용량 절연막(46)을 형성한 후에, CVD법에 의한 질화티타늄인 커패시터의 상부 전극(47)을 형성한다. 여기서, 용량 절연막(46)으로서는, 산화지르코늄(ZrO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)이나, 이들의 적층막을 이용할 수 있다. 다음으로, 리소그래피 기술 및 건식 식각 기술을 이용하여, 주변 회로 영역(61) 및 그 근방의 메모리 셀 영역(60)의 정지막(43) 상에 위치한 용량 절연막(46) 및 상부 전극(47)을 제거한다. 이로써, 하부 전극(45), 용량 절연막(46) 및 상부 전극(47)을 갖는 커패시터(48)를 형성한다.
도 2의 A 및 B에 도시된 바와 같이, 상부 전극(47)을 덮도록 플라스마 CVD법에 의한 산화실리콘막인 층간 절연막(49)을 형성한 후, 포토리소그래피법과 건식 식각법을 이용하여 층간 절연막(49)에 콘택홀(미도시)을 형성한다. 다음으로, CVD법에 의한 텅스텐으로 콘택홀을 매립하고 나서, 층간 절연막(49)의 상면에서 남아 있는 텅스텐을 CMP법으로 제거하여, 콘택 플러그(50)를 형성한다. 다음으로, 층간 절연막(49)의 상면에 알루미늄(Al)이나 구리(Cu) 등의 막을 형성하고 나서 패터닝함으로써, 상부 금속 배선(51)을 형성한다. 이 때 상부 금속 배선(51)은 콘택 플러그(50)를 통해 상부 전극(47)과 접속되어 있다. 그 후, 상부 금속 배선(51)을 덮도록 보호막(52)을 형성하면, DRAM(100)의 메모리 셀이 완성된다.
상기 실시예에서는, 제1 금속막으로서 텅스텐막(17)을 형성하였다. 그러나, 제1 금속막의 재료는, 콘택홀(17a) 형성 시에 식각 반응물의 식각 증착이 일어나지 않는 재료이면 특별히 한정되지 않는다. 제1 금속막으로서는 텅스텐막, 몰리브덴막, 또는 루테늄막을 사용하는 것이 바람직하다. 또한, 그 밖에 제1 금속막으로서 질화텅스텐막, 질화몰리브덴막 또는 질화루테늄막을 사용하는 것이 바람직하다. 이들 막을 이용한 경우에는, 콘택홀(17a) 형성 시에 식각 반응물의 식각 증착이 일어나지 않고, 매립 게이트 전극(23) 및 매립 배선(22)과 콘택 플러그(57) 사이의 접촉 저항이 높아지는 것을 방지할 수 있다. 게다가, 제1 금속막과 질화티타늄막(18)의 사이에, 질화텅스텐막, 질화몰리브덴막 또는 질화루테늄막 등의 다른 막을 형성해도 된다. 이 경우, 제1 부분은 텅스텐막/질화텅스텐막/질화티타늄막, 몰리브덴막/질화몰리브덴막/질화티타늄막, 또는 루테늄막/질화루테늄막/질화티타늄막의 적층막으로 하는 것이 바람직하다.
(제2 실시예)
본 실시예는, 매립 게이트 전극(23) 및 매립 배선(22)에 있어서, 콘택 플러그(57)와 접하는 부분(질화티타늄막(18) 및 텅스텐막(17)을 갖는 제1 부분)의 폭(W1)이 질화티타늄막(18)의 단층막으로 이루어지는 제2 부분의 폭(W2)보다 크다는 점이, 제1 실시예와 다르다. 본 실시예의 반도체 장치의 그 밖의 구조는 제1 실시예의 반도체 장치와 동일하기 때문에, 여기에서는 제1 실시예와 다른 구조를 중심으로 설명한다.
도 25는, 본 실시예의 반도체 장치를 나타내는 평면도로서, 매립 게이트 전극(23) 및 매립 배선(22)만을 도시하며, 그 밖의 구조는 생략되어 있다. 또한, 도 25의 X 방향 및 Y 방향은 각각 제1 실시예의 도 1의 X 방향 및 Y 방향과 동일한 방향을 나타낸다.
도 25에 도시된 바와 같이, 본 실시예의 매립 게이트 전극(23)은, 제1 부분(23a)의 X 방향(매립 게이트 전극(23)의 연장 방향과 수직인 방향)의 폭(W2)이 제2 부분(23b)의 X 방향(매립 게이트 전극(23)의 연장 방향과 수직인 방향)의 폭(W1)보다 크게 되어 있다. 마찬가지로, 매립 배선(22)은, 제1 부분(22a)의 X 방향의 폭(W2)이 제2 부분(22b)의 폭(W1)보다 크게 되어 있다. 본 실시예의 반도체 장치에서는, 제1 실시예의 효과에 더하여 이하의 효과를 달성할 수 있다. 즉, 제1 실시예의 반도체 장치에서는, 콘택홀(17a)의 형성 시의 리소그래피 공정에서, 정렬 오차가 발생하여 콘택홀(17a)의 저부에 질화티타늄막(18)이 노출되는 경우가 있을 수 있다. 이 경우에는, 콘택홀(17a) 형성 시의 식각 반응물의 식각 증착이 일어나고, 매립 게이트 전극(23) 및 매립 배선(22)과 콘택 플러그(57) 사이의 접촉 저항이 높아진다는 문제가 발생하게 된다. 특히, 반도체 장치의 미세화가 진전된 경우에는, 상기의 정렬 오차의 발생이 현저하게 된다.
이에 대해, 본 실시예의 반도체 장치는, 제1 부분(23a)(22a)의 폭이 크기 때문에, 콘택홀(17a) 형성 시의 리소그래피 공정에서의 정렬 마진이 커진다. 그 결과, 상기의 정렬 오차에 의한 접촉 저항이 높아지는 것을 효과적으로 방지할 수 있다.
또한, 폭(W2)의 값은, 반도체 장치의 다른 부분의 치수나 폭(W1) 등에 따라 적당하게 설정할 수 있다. 예를 들면, 매립 게이트 전극 홈(15)을 라인 앤드 스페이스 패턴 형상으로 형성하고, 라인 부분(매립 게이트 전극 홈(15)에 상당함)의 폭을 20 nm, 스페이스 부분(매립 게이트 전극 홈(15)의 사이의 영역에 상당함)의 폭을 20 nm로 하며, 콘택홀(17a)의 상부 직경을 20 nm, 저부 직경을 10 nm, 콘택홀(17a)의 정렬 능력이 ±10 nm인 경우, 폭(W2)-폭(W1)의 값을 10 nm로 하고, 제1 부분을, 제2 부분보다 그 폭 방향으로 5 nm씩 크게 한다. 이로써, 정렬 오차에 의한 접촉 저항이 높아지는 것을 효과적으로 방지할 수 있다.
또한, 제2 실시예에서는, 제1 부분의 폭이 제2 부분의 폭보다 큰 예를 나타냈지만, 매립 게이트 전극(23) 및 매립 배선(22)의 연장 방향(도 1의 Y 방향)에서의 제1 부분의 길이를 크게 하여, 연장 방향의 정렬 마진을 크게 해도 된다.
본 실시예의 반도체 장치의 제조 공정은, 제1 실시예의 도 9의 매립 게이트 전극 홈(15)을 형성하는 공정에 있어서, 도 25에 대응하는 형상의 매립 게이트 전극 홈(15)을 형성하는 것 이외에는, 제1 실시예와 동일한 공정에 의해 본 실시예의 반도체 장치를 제조할 수 있다. 즉, 본 실시예에서는, 평면으로 보았을 때, 제1 부분에 대응하는 부분의 폭이 제2 부분의 폭보다 크게 되도록 매립 게이트 전극 홈(15)을 형성한다.
(기타 응용예)
상기 제1 및 제2 실시예에서는, 반도체 장치로서 DRAM을 예로 들어 본 발명의 반도체 장치 및 그 제조 방법을 설명하였다. 그러나, 본 발명은, 제1 부분 및 제2 부분을 가지는 전극 구조를 구비한 다른 반도체 장치(예를 들어, PRAM, ReRAM 등)에도 적용할 수 있다.
또한, 특허청구범위에 기재된 "질화티타늄막의 단층막" 이란, 조성이 균일하며 동일한 성막법으로 형성된 단일의 질화티타늄막, 서로 질소 함유율이 다른 복수의 질화티타늄막의 적층막, 서로 다른 성막법으로 형성된 복수의 질화티타늄막의 적층막 등을 나타낸다.
1 실리콘 기판
1a 주 표면
1A 활성 영역
1B 실리콘 돌기부
2 희생막
3 마스크막
4 소자 분리 홈(트렌치)
6 절연막
7 절연막
8 매립막
9 STI
10 희생막
11 저농도 불순물 확산층
12 하층 마스크막
13 상층 마스크막
13A 개구부
15 매립 게이트 전극 홈(트렌치)
16 게이트 절연막
17 텅스텐막
17a 콘택홀
18 질화티타늄막
20 질화실리콘막
21 포토레지스트 패턴
22 소자 분리용 매립 배선
23 매립 게이트 전극
22a, 23a 제1 부분
22b, 23b 제2 부분
24 비트 콘택 개구
26 제1 불순물 확산층
27 폴리실리콘막
28 텅스텐막
29 마스크막
30 비트라인
31 절연막
33, 34, 49 층간 절연막
35 용량 콘택홀
36 지지막
37 제2 불순물 확산층
41 용량 콘택 플러그
42a 용량 콘택 패드
42b 배선층
43 정지막
44A 실린더 홀
45 하부 전극
46 용량 절연막
47 상부 전극
48 커패시터
50 콘택 플러그
51 상부 금속 배선
52 보호막
53 불순물 확산층
54 게이트 전극
55a, 55b, 55c, 55d 콘택 플러그
56 개구
57 콘택 플러그
60 메모리 셀 영역
61 주변 회로 영역
100 DRAM
Tr1, Tr2 트랜지스터

Claims (20)

  1. 실리콘 기판;
    상기 실리콘 기판 내에 마련된 매립 게이트 전극 홈;
    상기 매립 게이트 전극 홈의 내벽 상에 마련된 게이트 절연막;
    상기 매립 게이트 전극 홈 안을 매설하도록 상기 게이트 절연막 상에 마련된 매립 게이트 전극으로서, 질화티타늄막과 그 위의 제1 금속막을 갖는 제1 부분과, 상기 제1 금속막을 갖지 않는 질화티타늄막의 단층막을 가지는 제2 부분을 가지는 매립 게이트 전극; 및
    상기 매립 게이트 전극의 상기 제1 부분을 구성하는 제1 금속막과 전기적으로 접속된 콘택 플러그를 구비하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 금속막은 텅스텐막, 몰리브덴막 또는 루테늄막인, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 부분은 상기 제1 금속막과 상기 질화티타늄막의 사이에 추가로 질화텅스텐막, 질화몰리브덴막 또는 질화루테늄막을 가지는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 금속막은 질화텅스텐막, 질화몰리브덴막 또는 질화루테늄막인, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 매립 게이트 전극의 가장 바깥쪽 면의 높이는 상기 실리콘 기판의 가장 바깥쪽 면의 높이보다 낮은 위치에 있는, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 매립 게이트 전극의 연장 방향에 대해 수직인 방향에 있어서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 큰, 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 장치는, 활성 영역과, 상기 활성 영역을 구획하도록 마련된 소자 분리 영역을 더 가지며,
    상기 매립 게이트 전극은 상기 소자 분리 영역 및 활성 영역을 가로질러 연장되는, 반도체 장치.
  8. 제7항에 있어서,
    상기 활성 영역 내의 상기 매립 게이트 전극 홈을 개재한 양측의 제1 및 제2 불순물 확산층;
    상기 제1 불순물 확산층에 전기적으로 접속된 비트라인; 및
    상기 제2 불순물 확산층에 전기적으로 접속된 커패시터를 더 가지며,
    상기 매립 게이트 전극의 제2 부분, 게이트 절연막, 제1 및 제2 불순물 확산층, 및 커패시터는 메모리 셀을 구성하며,
    복수의 상기 메모리 셀을 구비한 메모리 셀 영역을 가지는, 반도체 장치.
  9. 제8항에 있어서,
    상기 메모리 셀 영역을 둘러싸도록 마련된 주변 회로 영역을 더 가지며,
    상기 매립 게이트 전극의 제1 부분은 상기 주변 회로 영역에 위치하는, 반도체 장치.
  10. 제9항에 있어서,
    상기 주변 회로 영역 상에 배선층을 더 가지며,
    상기 배선층은 상기 콘택 플러그의 상면과 전기적으로 접속되는, 반도체 장치.
  11. 실리콘 기판 내에 매립 게이트 전극 홈을 형성하는 공정;
    상기 매립 게이트 전극 홈의 내벽 상에 게이트 절연막을 형성하는 공정;
    상기 매립 게이트 전극 홈 안을 매설하도록, 상기 게이트 절연막 상에 질화티타늄막을 형성하는 공정;
    상기 질화티타늄막의 일부를 에치백하여 그 상면을 후퇴시키는 공정;
    상기 질화티타늄막의 후퇴된 상면 상에 제1 금속막을 형성하는 공정;
    상기 제1 금속막을 에치백하여 그 상면을 후퇴시킴으로써, 상기 질화티타늄막 및 제1 금속막을 가지는 제1 부분을 형성하는 공정;
    상기 질화티타늄막의 노출된 부분을 에치백하여 그 상면을 후퇴시킴으로써, 상기 질화티타늄막의 단층막을 가지는 제2 부분을 형성하는 공정; 및
    상기 제1 금속막에 전기적으로 접속되는 콘택 플러그를 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 질화티타늄막의 상면을 후퇴시키는 공정에 있어서,
    상기 질화티타늄막의 상기 일부의 상면 이외의 상면을 레지스트 마스크로 보호하는, 반도체 장치의 제조 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 제1 금속막은 텅스텐막, 몰리브덴막 또는 루테늄막인, 반도체 장치의 제조 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 매립 게이트 전극 홈을 형성하는 공정에서는, 상기 매립 게이트 전극 홈의 신장 방향과 수직인 방향에 있어서, 상기 제1 부분을 형성하는 영역의 폭이 상기 제2 부분을 형성하는 영역의 폭보다 크게 되도록 상기 매립 게이트 전극 홈을 형성하는, 반도체 장치의 제조 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 질화티타늄막의 상면을 후퇴시키는 공정에 있어서,
    상기 질화티타늄막의 상기 일부의 상면이, 상기 실리콘 기판의 가장 바깥쪽 면보다 낮은 위치가 되도록 상기 질화티타늄막의 일부를 에치백하는, 반도체 장치의 제조 방법.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 부분을 형성하는 공정에 있어서,
    상기 제1 금속막의 가장 바깥쪽 면이 상기 실리콘 기판의 가장 바깥쪽 면보다 낮은 위치가 되도록 상기 제1 금속막을 에치백하는, 반도체 장치의 제조 방법.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서,
    상기 제2 부분을 형성하는 공정에 있어서,
    상기 제2 부분의 가장 바깥쪽 면이 상기 실리콘 기판의 가장 바깥쪽 면보다 낮은 위치가 되도록 상기 질화티타늄막의 노출되어 있는 부분을 에치백하는, 반도체 장치의 제조 방법.
  18. 제11항 내지 제17항 중 어느 한 항에 있어서,
    상기 제2 부분을 형성하는 공정의 후에,
    상기 매립 게이트 전극 홈을 매립하도록 절연막을 형성하는 공정; 및
    상기 절연막의 가장 바깥쪽 면이 상기 실리콘 기판의 가장 바깥쪽 면보다 높게 되도록, 상기 절연막을 에치백하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  19. 제11항 내지 제18항 중 어느 한 항에 있어서,
    상기 매립 게이트 전극 홈의 형성 전에,
    상기 실리콘 기판 내에, 활성 영역과, 상기 활성 영역을 구획하는 소자 분리 영역을 형성하는 공정을 더 포함하며,
    상기 매립 게이트 전극 홈을 형성하는 공정에서는,
    상기 소자 분리 영역 및 활성 영역을 가로질러 연장되도록 상기 매립 게이트 전극 홈을 형성하는, 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 매립 게이트 전극 홈의 형성 후에 추가로,
    상기 활성 영역 내의, 상기 매립 게이트 전극 홈을 개재한 양측에 제1 및 제2 불순물 확산층을 형성하는 공정;
    상기 제1 불순물 확산층에 전기적으로 접속된 비트라인을 형성하는 공정; 및
    상기 제2 불순물 확산층에 전기적으로 접속된 커패시터를 형성하는 공정을 포함하며,
    상기 제2 부분, 게이트 절연막, 제1 및 제2 불순물 확산층, 및 커패시터는 메모리 셀을 구성하고,
    복수의 상기 메모리 셀을 구비한 메모리 셀 영역을 가지는, 반도체 장치의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600791B2 (en) 2018-01-03 2020-03-24 Samsung Electronics Co., Ltd. Semiconductor memory device
KR20220001446A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법
US12022665B2 (en) 2023-06-15 2024-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941271B2 (en) * 2013-10-04 2018-04-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Fin-shaped field effect transistor and capacitor structures
TWI695415B (zh) 2015-03-30 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US10032683B2 (en) * 2015-06-16 2018-07-24 International Business Machines Corporation Time temperature monitoring system
US10546915B2 (en) * 2017-12-26 2020-01-28 International Business Machines Corporation Buried MIM capacitor structure with landing pads
CN112349720B (zh) * 2020-10-16 2023-06-20 福建省晋华集成电路有限公司 半导体存储装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4211014B2 (ja) * 1997-09-25 2009-01-21 富士通株式会社 半導体装置の製造方法
US20030178658A1 (en) * 1999-07-13 2003-09-25 Hiroki Shinkawata Semiconductor memory and method of manufacture thereof
JP4278333B2 (ja) * 2001-03-13 2009-06-10 富士通株式会社 半導体装置及びその製造方法
JP2006120904A (ja) * 2004-10-22 2006-05-11 Elpida Memory Inc 半導体装置及びその製造方法
US7772632B2 (en) * 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
JP2011129566A (ja) * 2009-12-15 2011-06-30 Elpida Memory Inc 半導体装置の製造方法
JP2012089744A (ja) * 2010-10-21 2012-05-10 Elpida Memory Inc 半導体装置の製造方法
JP2012124322A (ja) * 2010-12-08 2012-06-28 Elpida Memory Inc 半導体記憶装置の製造方法
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10600791B2 (en) 2018-01-03 2020-03-24 Samsung Electronics Co., Ltd. Semiconductor memory device
KR20220001446A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 형성 방법
US11723218B2 (en) 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US12022665B2 (en) 2023-06-15 2024-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same

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Publication number Publication date
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DE112013005677T5 (de) 2015-09-17
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