JP2012124322A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【解決手段】半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、前記下部電極の表面および前記層間絶縁膜の表面に、Alの前駆体とZrの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Alの前駆体と前記Zrの前駆体を反応室内に供給する工程と、前記Alの前駆体と前記Zrの前駆体を反応室から真空排気する第1の真空排気工程と、酸化剤を反応室に供給する工程と、前記酸化剤を前記反応室から真空排気する第2の真空排気工程と、繰り返すALDフローシーケンスによりZrAlO膜を形成する工程を採用する。
【選択図】図29
Description
また、ゲート電極212はゲートトレンチ204を埋めるとともにシリコン基板201の上方側まで突出形成されているが、この例におけるゲート電極212は、下層側から順にポリシリコン膜206、高融点金属膜210、ゲートキャップ絶縁層211からなる3層構造となっている。また、ゲートトレンチ204から突出形成された部分は第1の層間絶縁膜214Aにより覆われている。
また、第2の層間絶縁膜214Bの上には第3の層間絶縁膜214Cが形成されておいる。また、第3の層間絶縁膜214C内にセルキャパシタ217が前記第2のコンタクトプラグ215Cに接続するように形成されている。また、セルキャパシタ217の上部側電極217A上には第4の層間絶縁膜214Dが形成されている。また、第4の層間絶縁膜214D内に形成された第3のコンタクトプラグ215Dを介し、セルキャパシタ217の上部側電極217Aと配線218が接続している。以上により図33に示す概略構造のDRAM200が構成されている。
二つ目の方法について具体的な例を図35に示す。例えばZrAlO膜を成膜する場合は、Al前駆体とZr前駆体を同時に供給する工程と、Al前駆体とZr前駆体を排気する工程と、酸化剤を供給する工程と、酸化剤を排気する工程と、からなるステップを1サイクルとして繰り返す。この方法によれば、Al前駆体とZr前駆体を同時に供給するため、各前駆体の流量を制御することでZrとAlの濃度を連続的に制御できるとされている。そのため、各金属濃度のうち一種類のみの濃度を極端に少なくすることが可能になると考えられる。
したがって、Alの前駆体とZrの前駆体とを同一ステップで供給して深孔内にZrAlO膜を形成するALD法においても、深孔の位置によらず、Zr/Al比が一定となるZrAlO膜を形成する方法が求められている。
また、本発明の課題は、上記のZrAlO膜を容量絶縁膜とするキャパシタを備えた半導体記憶装置の製造方法を提供することにある。
時間を変えて基板に供給した場合の各前駆体の1サイクルあたりの被覆率を示す。ここで、横軸は前駆体の供給時間(秒/サイクル)、縦軸は1サイクルあたりの前駆体の被覆率を示す。図37(A)から明らかなように、TMAの場合は供給時間が10秒で被覆率が100%となっている。一方、TEMAZの場合は被覆率が100%となるのに30秒の供給時間を要していることがわかる。つまり、TMAとTEMAZでは、供給時間に対する前駆体被覆特性が異なっていることを示している。このような前駆体被覆特性に差が生じる原因としては、Alの前駆体となるTMAとZrの前駆体となるTEMAZの気相中の拡散速度の違いに起因しているものと推察される。すなわち、TMAの分子量が72であるのに対し、TEMAZの分子量は323であり、約4.5倍も重いことから拡散速度に差が生じ、基板表面の気相空間が充分な濃度の前駆体分子で覆われるまでの時間が異なってくるものと推察される。
また、各々の前駆体を反応室に搬送するためのキャリヤガス流量や、反応室内の全圧力依存性についても検討したが、それらの条件は被覆特性に影響していなかった。
図29(B)は、TMAとTEMAZの被覆率特性を一致させた場合の、半導体基板表面に形成した深孔内におけるTMAとTEMAZの吸着の様子を模式化して表した図である。
これにより、第一の電極がトレンチ(深孔)を有する立体構造であっても、第一の電極の深孔の底部および他の領域全体に、均一な組成のALD膜からなる容量絶縁膜を形成できる。この結果、リーク電流の発生を抑制し、リフレッシュ特性に優れた半導体記憶装置を形成することができる。
また、各前駆体を同時に、かつ各々の被覆特性が一致する流量で供給するため、最も膜厚飽和時間の長い前駆体に合わせて、ソースガス全体の供給時間を決定する必要がない。このため、複数の前駆体を用いたALD膜形成における前駆体の供給時間を短縮できる。このため、均一な組成のALD膜を、立体構造を有する部材上に短時間で形成することができる。
図1は半導体記憶装置のセル構造の一部要素を示す平面図であり、図2(A)、(B)は半導体記憶装置の部分断面構造を示す。また、図2(A)は図1のA−A’線に沿う断面構造を示し、図2(B)は図1のB−B’線に沿う断面構造を示す。
セルトランジスタ形成領域2において、半導体基板5は導電型のシリコン基板からなり、その表面(一面)に帯状の活性領域Kが図1のX方向に所定角度傾斜した方向(図1において右下側に傾斜する方向)を向いてY方向に所定の間隔で複数離間した状態で形成されている。
また、図2(A)に示すように、素子分離溝4の内面にシリコン酸化膜からなる内部絶縁膜4Aが形成されている。また、シリコン窒化膜からなる素子分離絶縁膜6が、素子分離溝4を埋めるように内部絶縁膜4Aの内側に形成されている。このような構成により、内部絶縁膜4Aと素子分離絶縁膜6からなる素子分離領域(STI領域)が形成されている。
また、第4の層間絶縁膜48が上部電極47Cの上を覆うように形成されている。また、上部金属配線49が第4の層間絶縁膜48の上に形成され、上部金属配線49と第4の層間絶縁膜48を覆うように保護膜54が形成されている。なお、キャパシタ47の構造は、一例であって、この実施形態の構造の他、クラウン型などのような半導体記憶装置に一般的に適用されている他のキャパシタ構造を適用してもかまわない。
次いで、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン酸化膜51、シリコン窒化膜52、および半導体基板50のパターニングを行い、活性領域Kを区画するための素子分離溝(トレンチ)53を形成する。素子分離溝53は、例えば半導体基板50を平面視した場合に、図1の帯状の活性領域Kの両側を挟むように第1の方向に延在するライン状のパターン溝として形成される。活性領域Kとなる領域はシリコン窒化膜52で覆われている。
次いで、図8(A)、(B)に示すように半導体基板50をエッチングし、トレンチ(ゲート電極溝)65を形成する。これらのトレンチ65は、活性領域Kと交差する第2の方向(図1のY方向)に延在するライン状のパターンとして形成される。この時、素子分離領域58と接するトレンチ65の側面部分66には、薄膜状のシリコンがサイドウォール66として残存し、リセス型のセルトランジスタのチャネル領域として機能する。
次いで、図11(A)、(B)に示すように、残存したタングステン層69上およびトレンチ65の内壁を覆うように、シリコン窒化膜(Si3N4)等からなる10nm程度の膜厚のライナー膜71を形成する。次いで、CVD法によりライナー膜71上に埋込絶縁膜72を堆積する。
次に、図17(A)、(B)に示すように、ビット配線81、81間のスペース部81Aを充填するように堆積膜85を形成する。次いで、ライナー膜83の上面が露出するまでCMP処理を行って平坦化した後に、堆積膜85の表面を覆うように第2の層間絶縁膜86を形成する。
温度が安定した状態で、図30(A)に示す第1のALDフローシーケンスに基づいて各処理ステップを実施する。
最初に、(1)前駆体同時供給ステップを実施する。時間t0において、Alの前駆体となるTMAおよびZrの前駆体となるTEMAZを同時に供給する。同時供給においては、各々の前駆体の供給量を被覆特性が一致する条件、すなわちTMAの供給量に対してTEMAZの供給量が2.5〜3.5倍の範囲、好ましくは3倍となる条件に設定する。本実施例では、TMA供給量0.2slm、TEMAZ供給量0.6slmとした。各々の前駆体のキャリヤガスの流量は1〜5slmの範囲で調整可能であるが、ここでは各々2slmとした。反応室内の全圧力は100Paとした。前述のように、各々のキャリヤガスの流量や反応室内の全圧力はTMAおよびTEMAZの被覆特性には影響しない。TMAおよびTEMAZ供給時間は30秒とした。図29(A)に示されているように、上記供給条件では、前駆体供給時間10秒で、TMA、TEMAZ共に被覆率が100%となっているが、本実施例では充分な余裕を考慮して30秒とした。これにより、第1の電極100の表面を含む半導体基板表面全体にTMAとTEMAZが混在する1分子吸着層を形成した。
図30(B)は、上記第1のALDフローシーケンスで説明した、TMAとTEMAZを同時に供給する第1および第3のサイクルの間にTEMAZだけを供給する第2サイクルを挿入する第2ALDフローシーケンスを示している。すなわち、TMAとTEMAZを同時供給する第1基本サイクルとTEMAZのみを供給する第2基本サイクルとを組み合わせせて第3の基本サイクルとし、第3の基本サイクルを所望のZrAlO膜厚となるまで繰り返す方法である。第3サイクルは第1基本サイクルと同じである。第1基本サイクルは、前述の第1ALDフローシーケンスの条件と同じであり、第2基本サイクルは第1ALDフローシーケンスにおいてTMAを供給しない設定とすることで実施することができる。図30(B)には、第2基本サイクルが1回のみ行なわれる例が記載されているが、これに限定されるものではなく、第2基本サイクルを複数回繰り返した後、第3サイクルをおこなうこともできる。このようなALDフローシーケンスとすることにより、深孔内に形成されるZrAlO膜の深さ方向におけるZr/Al比を一定に保持した状態でZrALD膜中のAl濃度を充分低い値まで制御することが可能となる。
図30(B)に示した第2ALDフローシーケンスでは、第1基本サイクルと第2サイクルは各々1回ずつ繰り返される。第1基本サイクルでは37%のAlOと63%のZrOが形成され、第2基本サイクルでは100%のZrOが形成される。したがって、形成されたZrAlO膜中のAlOは37/200で18.5%となる。さらに、第2ALDフローシーケンスにおいて、第1基本サイクルを1回行なった後、TMAを供給しない第2基本サイクルを4回連続で行なう組み合わせを第3基本サイクルとしてZrAlO膜を形成すると、この場合、AlOの占める割合は第1サイクルで形成された37%分だけであるが、4回の第2基本サイクルでは全て100%のZrOとなる。したがって、ZrAlO膜全体の中でAlOは37/500で7.4%となる。同様に、第2基本サイクルを6回連続する第3基本サイクルではZrAlO膜全体の中でAlOの占める割合が5.3%、第2基本サイクルを7回連続する第3基本サイクルでは4.6%となる。
第2ALDフローシーケンスを用いて、AlOの占める割合が5%となる厚さ6nmのZrAlO膜を形成するには、第1基本サイクルを1回と第2基本サイクルを6回連続して繰り返す第3基本サイクルを7回繰り返えせば良い。膜厚は6.1nmとなる。
上述の、第2ALDフローシーケンス、あるいは第2ALDフローシーケンスと第3ALDフローシーケンスの組み合わせを用いることにより、ZrAlO膜中のAlO濃度を3〜6%の範囲に保持することができる。
図25に、以上説明した製造方法により得られた半導体記憶装置110の配線構造についての平面構造を示す。図25に示す配線構造においては、図1に示した配線構造において記載を略していたビット配線両側の絶縁膜82とライナー膜83を表示している。
図27(A)、(B)と図28(A)、(B)は、本実施形態のサドルフィン型のセルトランジスタを製造する工程を説明するための図である。
Claims (15)
- 半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、
(1)前記半導体基板上に層間絶縁膜を形成する工程と、
(2)前記層間絶縁膜に複数の深孔を形成する工程と、
(3)前記深孔の内面に窒化チタンからなる下部電極を形成する工程と、
(4)前記下部電極の表面および前記層間絶縁膜の表面に、少なくとも下記(4−1)〜(4−7)の工程を含むALD法により容量絶縁膜を形成する工程と、
(4−1)前記下部電極が形成された前記半導体基板を反応室にセットする工程、
(4−2)前記反応室にセットされた前記半導体基板を220℃に加熱保持する工程、
(4−3)Alの前駆体とZrの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Alの前駆体と前記Zrの前駆体を反応室内に供給する工程、
(4−4)前記Alの前駆体と前記Zrの前駆体を反応室から真空排気する第1の真空排気工程、
(4−5)前記第1の真空排気工程の後、酸化剤を反応室に供給する工程、
(4−6)前記酸化剤を前記反応室から真空排気する第2の真空排気工程、
(4−7)前記(4−3)〜(4−6)の工程を第1基本サイクルとして繰り返すALDフローシーケンスによりZrAlO膜を形成する工程、
(5)前記ZrAlO膜上に窒化チタンからなる上部電極を形成する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。 - 前記被覆特性は、前記Alの前駆体および前記Zrの前駆体の各々が前記下部電極表面を被覆する被覆率に対する各々の前駆体の供給時間依存性であることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
- 前記被覆特性を一致させる条件は、前記反応室に供給する前記Alの前駆体の供給量に対して前記Zrの前駆体の供給量を2.5〜3.5倍とすることを特徴とする請求項1又は請求項2に記載の半導体記憶装置の製造方法。
- 前記(4−3)工程において、前記Alの前駆体と前記Zrの前駆体を反応室内に供給タイミングが同時であることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
- 前記(4−3)工程において、前記Alの前駆体と前記Zrの前駆体を反応室内に供給タイミングは、前記Zrの前駆体の供給に対し前記Alの前駆体の供給が遅延時間を有していることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
- 前記第1基本サイクルの後に連続して、さらに下記(6−1)〜(6−4)の工程からなる第2基本サイクルを有し、
(6−1)前記Zrの前駆体を反応室内に供給する工程、
(6−2)前記Zrの前駆体を反応室から真空排気する第3の真空排気工程、
(6−3)前記第3の真空排気工程の後、酸化剤を反応室に供給する工程、
(6−4)前記酸化剤を前記反応室から真空排気する第4の真空排気工程、
前記第1基本サイクルと前記第2基本サイクルとを組み合わせた第3の基本サイクルを繰り返すALDフローシーケンスによりZrAlO膜を形成する工程を含むことを特徴とする請求項1乃至5のいずれか一項に記載の半導体記憶装置の製造方法。 - 前記第2の基本サイクルを複数回連続して繰り返すことを特徴とする請求項6に記載の半導体記憶装置の製造方法。
- 前記ZrAlO膜中のAlO濃度は3〜6%であることを特徴とする請求項7に記載の半導体記憶装置の製造方法。
- 前記Alの前駆体としてトリメチルアルミニウムおよび前記Zrの前駆体としてテトラキスエチルメチルアミノジルコニウムを用いることを特徴とする請求項1乃至8のいずれか一項に記載の半導体記憶装置の製造方法。
- 前記(1)工程の前に
基板の表層に第1の方向に延在する複数の素子分離溝を形成し、これら素子分離溝に素子分離絶縁膜を埋め込むことによって複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、
前記半導体基板の一面に、前記素子分離領域及び活性領域と交差する第2の方向に延在する複数のゲート電極溝を隣接形成する工程と、
前記ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、
前記ゲート電極溝の下部内側の前記ゲート絶縁膜上に埋込ワード線を形成する工程と、
前記ゲート電極溝内の埋込ワード線上に埋込絶縁膜を形成する工程と、
前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、
エッチングにより前記層間絶縁膜に、前記埋込絶縁膜及び前記埋込絶縁膜に隣接す
る前記半導体基板表面に達するコンタクト開口を形成する工程と、
前記コンタクト開口を介して前記半導体基板表面に接続するビット配線および/または容量コンタクトプラグを形成する工程と、を具備してなることを特徴とする請求項1に記載の半導体記憶装置の製造方法。 - 前記ゲート電極溝を形成する工程において、
前記半導体基板よりも前記素子分離絶縁領域を深くエッチングすることにより、前記半導体基板に、セルトランジスタのチャネル領域用の凸部を形成することを特徴とする請求項10に記載の半導体記憶装置の製造方法。 - 前記ゲート電極溝を形成する前記半導体基板一面に不純物イオンを打ち込みして低濃度不純物拡散層を形成する工程と、
前記コンタクト開口を介して前記半導体基板一面に不純物イオンを注入して高濃度不純物拡散層を形成する工程により、半導体基板一面にその表面側から順に高濃度不純物拡散層と低濃度不純物拡散層を形成することを特徴とする請求項10または請求項11に記載の半導体記憶装置の製造方法。 - 前記ゲート電極溝の下部内側に前記埋込ワード線を形成する工程と、
前記埋込ワード線上及び前記ゲート電極溝の上部内側の前記ゲート絶縁膜上にライナー膜を形成した後、前記ゲート電極溝の上部内側の前記ライナー膜上に前記埋込絶縁膜を形成することを特徴とする請求項10乃至12のいずれか一項に記載の半導体記憶装置の製造方法。 - 前記埋込絶縁膜を、前記ゲート電極溝を埋めるよりも厚く前記半導体基板上に形成する工程と、
前記半導体基板上の前記埋込絶縁膜を除去して前記ゲート電極溝の外方の前記半導体基板一面と前記ゲート電極溝上部の前記ライナー膜を露出させることを特徴とする請求項10乃至13のいずれか一項に記載の半導体記憶装置の製造方法。 - 前記ビット配線を前記注入ポリシリコン膜からなる底部導電膜と金属膜と絶縁膜を備えた複層構造とすることを特徴とする請求項10乃至14のいずれか一項に記載の半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010273749A JP2012124322A (ja) | 2010-12-08 | 2010-12-08 | 半導体記憶装置の製造方法 |
US13/311,838 US20120149193A1 (en) | 2010-12-08 | 2011-12-06 | Method for manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010273749A JP2012124322A (ja) | 2010-12-08 | 2010-12-08 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012124322A true JP2012124322A (ja) | 2012-06-28 |
Family
ID=46199795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010273749A Pending JP2012124322A (ja) | 2010-12-08 | 2010-12-08 | 半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20120149193A1 (ja) |
JP (1) | JP2012124322A (ja) |
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A977 | Report on retrieval |
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