KR100829539B1 - 박막 제조 방법, 이를 이용한 게이트 구조물 및 커패시터의제조 방법 - Google Patents

박막 제조 방법, 이를 이용한 게이트 구조물 및 커패시터의제조 방법 Download PDF

Info

Publication number
KR100829539B1
KR100829539B1 KR1020070036401A KR20070036401A KR100829539B1 KR 100829539 B1 KR100829539 B1 KR 100829539B1 KR 1020070036401 A KR1020070036401 A KR 1020070036401A KR 20070036401 A KR20070036401 A KR 20070036401A KR 100829539 B1 KR100829539 B1 KR 100829539B1
Authority
KR
South Korea
Prior art keywords
substrate
precursor
thin film
formula
organometallic precursor
Prior art date
Application number
KR1020070036401A
Other languages
English (en)
Inventor
조준현
이정호
조윤정
최정식
류승민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070036401A priority Critical patent/KR100829539B1/ko
Priority to US12/102,724 priority patent/US20080292783A1/en
Application granted granted Critical
Publication of KR100829539B1 publication Critical patent/KR100829539B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/405—Oxides of refractory metals or yttrium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45553—Atomic layer deposition [ALD] characterized by the use of precursors specially adapted for ALD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3141—Deposition using atomic layer deposition techniques [ALD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31641—Deposition of Zirconium oxides, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31645—Deposition of Hafnium oxides, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터의 제조 방법이 개시되어 있다. 박막 제조 방법에 따르면, 65 내지 95℃의 온도로 가열되어 0.5 Torr 내지 6torr의 포화 증기압을 가지며 하기 화학식으로 표기되는 유기금속 전구체를 기판의 상부로 제공한다. 이어서, 유기금속 전구체를 산화시키기 위한 산소를 포함하는 산화제를 기판의 상부로 제공한다. 이후 상기 기판의 상부로 제공된 상기 유기금속 전구체와 상기 산화제를 화학 반응시킨다. 그 결과 금속-산화물을 포함하는 박막이 형성된다. 상기 박막은 게이트 구조물의 게이트 절연막, 커패시터의 유전막 등에 용이하게 적용될 수 있다.
Figure 112007028372496-pat00001
----(화학식)

Description

박막 제조 방법, 이를 이용한 게이트 구조물 및 커패시터의 제조 방법{METHOD OF MANUFACTURING A THIN LAYER, METHODS OF MANUFACTURING GATE STRUCTURE AND CAPACITOR USING THE SAME}
도 1 내지 도 5는 본 발명의 실시예 1에 따른 박막의 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 박막 형성방법을 설명하기 위한 공정 흐름도이다.
도 7 내지 도 10은 본 발명의 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 14는 본 발명의 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 15는 CPZr(OiPr)3전구체 및 TEMAZ 전구체의 온도변화에 따른 포화 증기압 변화를 나타내는 그래프이다.
도 16은 CPZr(OiPr)3전구체 및 TEMAZ 전구체의 열중량 분석(TAG, Thermo Gravimetric Analysis) 결과를 나타내는 그래프이다.
도 17은 CPZr(OiPr)3전구체 및 TEMAZ 전구체를 이용한 증착공정에서 공정온 도 따른 막의 형성두께 변화를 나타내는 그래프이다.
도 18은 TEMAZ 전구체로 형성된 박막의 결정성을 나타내는 XRD 분석 그래프이다.
도 19는 CpZr(OiPr)3 전구체로 형성된 박막의 결정성을 나타내는 XRD 분석 그래프이다.
도 20은 CPZr(OiPr)3 전구체 및 TEMAZ 전구체로 형성된 지르코늄-산화막이 유전막으로 적용된 커패시터의 누설 전류 특성을 나타내는 그래프이다.
도 21은 PZr(OiPr)3전구체 및 TEMAZ 전구체로 형성된 지르코늄-산화막의 스텝 커버리지를 나타내는 그래프이다.
본 발명은 박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터의 제조 방법에 관한 것으로서, 보다 상세하게는 유기금속 전구체를 이용하여 금속산화물을 포함하는 박막을 제조하는 방법 및 이를 이용한 게이트 구조물과 커패시터의 제조 방법에 관한 것이다.
최근, 모스 트랜지스터의 게이트 절연막, 커패시터의 유전막 또는 플래시 메모리 장치의 유전막 등과 같은 박막은 고유전율(high-k dielectric)을 갖는 물질을 사용하여 형성하고 있는 추세이다. 이는, 상기 고유전율을 갖는 물질로 이루어진 박막이 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 유지함에도 불구하고 게이트 전극과 채널 사이 또는 하부전극과 상부전극 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있고, 플래시 메모리 장치의 커플링 비를 향상시킬 수 있기 때문이다.
상기 고유전율을 갖는 물질의 예로서는 Ta2O5, Y2O3, HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등을 들 수 있다. 상기 고유전율을 갖는 물질로 이루어진 박막은 유기 금속 전구체를 이용한 원자증착 방법을 수행하여 형성할 수 있다.
상기 금속 산화물을 포함하는 박막을 형성하기 위해 사용되는 유기금속 전구체는 다음과 같은 여러 조건들을 충족한다. 첫째, 낮은 온도에서의 높은 증기압 및 화학적-열적 안정성을 갖아야한다. 둘째, 산화제와의 큰 반응성을 통한, 금속으로부터 리간드의 신속하고 깨끗한 분리가 이루어져야 한다. 셋째, 높은 증착속도 및 최종 반응 후 박막에 전구체 유기물의 존재하지 않아야 한다. 넷째, 액체상태이고, 무독성이어야 한다. 다섯째, 고순도, 저비용 및 적절한 증착온도를 갖아야 한다. 그러나, 현재까지 일반적으로 널리 연구되고 있는 유기금속 전구체들은 상기와 같은 유기 금속 전구체의 특성을 완전히 만족시키지 못하는 단점을 지닌다. 예로서, Pb(C2H5)4와 같은 유기금속 전구체는 독성 및 폭발성을 갖고, 금속알콕사이드류의 유기금속 전구체는 습기에 매우 민감하며, 할라이드 계열의 유기금속 전구체는 반도체 공정과 부합되지 않는 문제점이 있다. 또한, 비교적 고가인 β-디케토네이트계 유기금속 전구체는 증기압이 낮고, 실온에서 고체로 존재하므로 취급이 곤란한 문제가 있다. 그리고, 보다 증발도를 증가시킨 불소화 베타-디케토네이트인 헥사플로로펜탄디오네이트(hfac), 헵타플로로디메필옥탄디오네니트(hfod) 등에 대한 연구도 진행 중이나, 이것 역시 산고와 반응성이 떨어지므로 금속으로부터 리간드를 제거하기가 쉽지 않고 또한 분자량이 커서 증착 속도가 떨어지는 문제점을 갖는다.
또한, 최근에 반도체 제조공정에서 널리 사용되고 있는 TEMAH(tetrakis ethyl methyl amino hafnium) TEMAZ(tetrakis ethyl methyl amino zirconium)등의 유기금속 전구체의 경우 데포특성 및 파티클 특성이 양호한 공정을 위해 300℃ 이하의 온도에서 공정을 수행하고 있다. 그러나 상기 300℃ 이하의 온도에서 형성된 박막은 막내 탄소(Carbon)성분이 다량 잔존할 뿐만 아니라 박막의 결정성 또한 매우 낮아 후속 공정시 결정화가 이루어진다. 이 때문에 상술한 유기금속 전구체를 이용하여 형성된 박막은 커패시턴스 특성과 누설전류 특성이 최적화되기에는 한계성을 갖는다.
본 발명의 일 목적은 신규 알콕사이드계 유기금속 전구체를 이용하여 증착 단계에서 결정화가 이루지면서 우수한 커패시턴스(CAPACITANCE) 및 양호한 누설전류 특성을 갖는 금속산화물을 포함하는 박막을 제조하기 위한 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 금속산화물로 이루어진 게이트 절연막을 포함하는 게이트 구조물을 제조하기 위한 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 금속 산화물로 이루어진 유전막을 포함하는 커패시터의 제조 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 박막 제조 방법에 따르면, 먼저 65 내지 95℃의 온도에서 0.5 내지 6 Torr의 증기압을 갖고, 하기 화학식으로 표기되는 유기금속 전구체를 기판 상으로 제공한다. 이어서, 상기 유기금속 전구체를 산화시키기 위한 산소를 포함하는 산화제를 기판의 상부로 제공한다. 이후 상기 기판의 상부로 제공된 상기 유기금속 전구체와 상기 산화제를 화학 반응시켜 상기 기판의 표면에 금속산화물을 포함하는 박막을 형성한다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 다른 실시예에 따른 박막 제조 방법에 따르면, 먼저 제1 반응 물질로서 65 내지 95℃의 온도에서 0.5 내지 6 Torr의 증기압을 갖고, 하기 화학식으로 표기되는 유기금속 전구체를 기판 상부로 제공한다. 이어서, 상기 제1 반응 물질의 제1 부분은 상기 기판 상에 화학 흡착시키고, 제2 부분은 물리 흡착시킨다. 이어서, 상기 기판의 상부로 산소를 포함하는 산화제를 도입한다. 이어서, 상기 제1 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 기판 상에 금속-산화물을 함유하는 제1 고상 물질을 형성한다. 이어서, 제2 반응 물질로서 유기알루미늄 전구체를 상기 제1 고상 물질의 상부로 도입한다. 이어서, 상기 제2 반응 물질의 제1 부분은 상기 제1 고상 물질 상에 화학 흡착시키고, 제2 부분은 물리 흡착시킨다. 상기 제1 고상 물질의 상부로 산화제를 도입한다. 상기 제2 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응 시켜 상기 제1 고상 물질 상에 알루미늄-산화물을 함유하는 제2 고상 물질을 형성한다. 그 결과 상기 기판 상에는 금속-알루미늄-산화물을 함유하는 박막이 형성된다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 구조물 제조 방법에 따르면 먼저 65 내지 95℃의 온도에서 0.5 내지 6 Torr의 증기압을 가지며 하기 화학식으로 표기되는 기체의 유기금속 전구체와 상기 유기금속 전구체를 산화시키기 위한 산소를 포함하는 산화제를 기판의 상부로 제공한다. 상기 기판의 상부로 제공된 상기 유기금속 전구체와 상기 산화제를 화학반응시켜 상기 기판의 표면에 금속-산화물을 포함하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 도전막을 형성한다. 상기 도전막과 상기 게이트 절연막을 순차적으로 패터닝한다. 그 결과 상기 기판 상에는 상기 금속산화물로 이루어지는 게이트 절연막 패턴과 도전막 패턴으로 이루어지는 게이트 구조물이 형성된다.
상기 또 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 제조 방법에 따르면, 먼저 기판 상에 하부전극을 형성한다. 이어서, 65 내지 95℃의 온도에서 0.5 내지 6 Torr의 증기압을 가지며 하기 화학식으로 표기되는 기체의 유기금속 전구체와 상기 유기금속 전구체를 산화시키기 위한 산소를 포함하는 산화제를 상기 하부전극이 형성된 기판의 상부로 제공한다. 이어서, 상기 기판의 상부로 제공된 상기 유기금속 전구체와 상기 산화제를 화학반응시켜 상기 기판의 하부전극 상에 금속-산화물을 포함하는 유전막을 형성한다. 이어서, 상기 유전막 상에 상부전극을 형성한다. 그 결과, 상기 기판 상에는 상기 하부 전극, 상기 금속 산화물로 이루어지는 유전막 및 상부전극으로 이루어지는 커패시터가 형성된다.
Figure 112007028372496-pat00002
------------[화학식]
상기 화학식에서 A 는 탄소수 4이상의 방향족 고리화합물 또는 헤테로 고리화합물이고, M은 티타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf)이며, 상기 R은 탄소수 1 내지 5의 알킬기이다.
일 실시예에 따르면, 상기 유기금속 전구체는 하기 화학식 1 또는 하기 화학식 2로 표기될 수 있고, 바람직하게는 하기 화학식 3 또는 하기 화학식 4로 표기될 수 있다.
Figure 112007028372496-pat00003
--------[화학식 1]
Figure 112007028372496-pat00004
--------[화학식 2]
Figure 112007028372496-pat00005
--------[화학식 3]
Figure 112007028372496-pat00006
--------[화학식 4]
상기 유기금속 전구체는 케니스트 내에서 약 75 내지 85℃의 온도로 가열되어 기체상태를 갖고, 상기 케니스트 내에서 약 1.1 내지 4torr의 포화 증기압을 갖는다.
일 예로서, 상기 유기금속 전구체가 제공된 이후에 퍼지가스를 이용하여 상기 기판을 제1 퍼지하는 단계 및 상기 산화제가 제공된 이후에 퍼지가스를 이용하여 상기 기판을 제2 퍼지하는 단계를 더 수행할 수 있다. 상기 박막은 원자적층 방법을 수행하여 형성하며, 250 내지 450℃의 온도로 가열된 기판 및 0.5 내지 3.0torr의 압력조건을 갖는 공정챔버 내에서 형성할 수 있다.
본 발명에 의하면 금속 산화물을 포함하는 박막을 형성할 경우 적용되는 유기 금속 전구체는 종래에 사용된 유기금속 전구체(TEMAH, TEMAZ)보다 높은 포화 증기압을 가질 뿐만 아니라 산화제와 높은 반응성을 갖는다. 또한, 본 발명의 유기금속 전구체는 약 350 내지 450℃에 열분해가 급격하게 발생되지 않는 특성으로 인해 원자층 증착공정에 사용하기에 매우 적합하다. 또한, 상기 유기금속 전구체는 약 350 내지 450℃ 공정조건에서 금속산화물 박막을 형성할 수 있다. 따라서, 형성되는 금속산화물 박막은 탄소의 함량이 현저하게 작을 뿐만 아니라 기판 상에 증착되는 동시에 금속산화물의 결정화가 이루어지기 때문에 고유전율을 가지면서도 우수한 누설전류가 특성을 갖는다. 그 결과, 상기 박막을 게이트 구조물의 게이트 절연막, 커패시터의 유전막, 플래시 메모리 장치의 유전막 등에 용이하게 적용할 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설 명하면 다음과 같다.
박막 제조 방법 1
도 1 내지 도 5는 본 발명의 실시예 1에 따른 금속산화물 박막의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 금속산화물 박막을 형성하기 위한 기판(10)을 공정챔버(50) 내에 위치시킨다. 이때, 상기 공정챔버(50)의 내부 온도가 약 300℃ 미만일 경우 후속 공정에서 기체 상태의 유기금속 전구체의 반응성이 용이하지 않고, 형성되는 박막내에 탄소의 불순물 함량이 증가되는 때문에 바람직하지 않다. 반면에 온도가 약 500℃를 초과할 경우 상기 기판(10) 상에 형서되는 박막이 화학기상증착 특성을 갖기 때문에 바람직하지 않다. 따라서, 상기 공정챔버(50) 내부 온도는 약 300 내지 500℃로 설정하고, 바람직하게는 상기 공정챔버(50) 내부의 온도를 약 350 내지 450℃의 온도가 되도록 설정한다. 특히, 본 실시예에서 상기 공정챔버(50) 내부 온도를 약 400℃로 설정한다. 이는 약 400℃의 온도에서 원자층 적층 특성이 가장 양호하며, 형성되는 박막에 탄소의 함량이 작게 나타나기 때문이다.
그리고, 상기 공정챔버(50) 내부의 압력이 약 0.5torr 미만일 경우 후속 공정에서 유기금속 전구체 반응성이 용이하지 않기 때문에 바람직하지 않다. 반면에 내주 압력이 약 3.0torr을 초과할 경우 금속산화물을 포함하는 박막을 형성하기 위한 공정의 제어가 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 공정챔버(50) 내부 압력은 약 0.5 내지 3.0torr로 설정하고, 바람직하게는 약 0.05 내지 2.0torr의 압력을 갖도록 설정한다. 특히, 본 실시예에서 상기 공정챔버(50) 내부 의 압력은 약 1.0torr로 설정한다. 이는 약 1.0torr의 압력에서 원자층 적층의 특성이 가장 양호하게 나타나기 때문이다.
이어서, 상기 기판의 상부로 본 발명의 유기금속 전구체를 도입한다. 즉, 상기 오도 조건 및 압력 조건을 갖는 챔버(50) 내부로 하기 화학식 1로 표기되는 유기금속 전구체를 제공한다. 상기 유기금속 전구체는 케니스트 또는 액체전달시스템(LDS : liquid delivery system)를 이용하여 상기 챔버 내부로 제공된다. 일 예로서, 상기 유기금속 전구체는 상기 기판 상부로 약 0.5 내지 5초 동안 제공될 수 있다. 일 예로서, 상기 유기금속 전구체는 액체전달시스템(liquid delivery system)에서 100 내지 150℃의 온도에서 기화되어 상기 챔버(50) 내로 약 1초 동안 제공될 수 있다.
그 결과, 상기 유기금속 전구체의 제1 부분(12)은 상기 기판(10) 상에 화학적 흡착되고, 상기 유기금속 전구체의 제1 부분(12)을 제외한 제2 부분(14)은 상기 제1 부분(12)에 물리적 흡착되어 느슨한 결합력을 갖거나 상기 챔버(50) 내부에서 보유될 수 있다. 또한, 상기 기판 상에 화학 흡착된 유기금속 전구체의 일부는 챔버 내의 열에 의해 열 분해될 수 있다. 따라서, 상기 유기금속 전구체의 중심금속은 기판 상에 화학 흡착되고 상기 중심금속과 결합되어 있는 리간드의 일부는 상기 중심금속과 분리될 수 있다.
이하 하기 화학식으로 표기되는 유기금속 전구체를 구체적으로 설명하기로 한다.
[화학식]
Figure 112007028372496-pat00007
상기 화학식에서 A 는 탄소수 4이상의 방향족 고리화합물 또는 헤테로 고리화합물이고, M은 티타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf)이며, 상기 R은 탄소수 1 내지 5의 알킬기이다.
구체적으로 상기 유기금속 전구체는 하기 화학식 1 또는 하기 화학식 2로 표기되고, 바람직하게는 하기 화학식 3 또는 하기 화학식 4로 표기될 수 있다. 이때, 하기 화학식1 및 하기 화학식 2에서 R은 탄소수 2 내지 4의 알킬기이다.
Figure 112007028372496-pat00008
--------[화학식 1]
Figure 112007028372496-pat00009
--------[화학식 2]
Figure 112007028372496-pat00010
--------[화학식 3]
Figure 112007028372496-pat00011
--------[화학식 4]
상기 화학식 1 내지 4로 되 수 있는 유기금속 전구체는 상온에서 액체상태이고, 약 65 내지 95℃의 온도에 기화되어 기체상태를 갖는다. 상기 유기금속 전구체는 케니스트 내에서 기체상태로 기화될 경우 약 0.5 Torr 내지 6torr의 포화 증기 압을 갖는다.
일 예로서, 상기 기체상태의 유기금속 전구체는 케니스트 내부에 액체 상태의 상기 유기금속 전구체를 수용한 후 상기 액체 상태의 유기금속 전구체를 약 65내지 95℃ 온도로 가열하면서 불활성 가스 버블을 발생시켜 형성할 수 있다. 그 결과 상기 케니스트 내에는 기체상태의 유기금속 전구체가 생성된다. 이때, 상기 유기금속 전구체는 상기 케니스트 내에서 형성되는 기체 상태의 유기금속 전구체가 포화될 때까지 생성된다.
즉, 상기 화학식으로 표기되는 기체 상태의 유기금속 전구체가 케니스트 내에서 약 65 내지 75℃ 온도로 가열될 경우 약 0.5 내지 3torr의 포화증기압을 가질 수 있고, 또한, 케니스트 내에서 약 85 내지 95℃ 온도로 가열될 경우 약 3 내지 6torr의 포화증기압을 갖는다. 즉, 상기 화학식으로 표기되는 유기금속 전구체는 종래에 사용된 하프늄 전구체(TEMAH) 및 지르코늄 전국체(TEMAZ)에 비해 높은 포화증기압(saturation vapor pressure)을 가질 뿐만 아니라 산화제와 높은 반응성을 갖는다. 상기 유기금속 전구체는 하프늄 전구체 또는 지르코늄 전구체이다.
여기서, 높은 포화증기압을 갖는 기체 상태의 유기금속 전구체를 형성할 수 있다는 것은 기체 상태의 유기금속 전구체의 형성이 용이하다는 것뿐만 아니라 상기 박막을 형성하기 위해 유기금속 전구체를 공정챔버 내로 제공할 때 공급되는 시간을 단축시킬 수 있다는 것을 의미한다. 그리고, 상기 공정챔버 내로 제공되는 기체 상태의 유기금속 전구체와 함께 제공되는 캐리어 가스의 사용량이 감소됨을 의미하며, 공정챔버 내로 제공되는 유기금속 전구체의 유입량(부피)의 감소를 의미한 다.
또한, 상기 유기금속 전구체는 약 300℃의 이상의 온도에서 유기 리간드가 급격히 열 분해되는 현상이 발생하지 않기 때문에 금속산화물 박막을 형성하기 위한 원자층 증착공정에 유용하게 적용될 수 있다. 더욱이, 상기 공정 온도로 인해 기판 상에 형성되는 박막은 탄소등과 같은 불순물 함량이 작을 뿐만 아니라 결정화된 상태를 갖기 때문에 후속 공정시 그 특성이 변질되는 문제점이 발생되지 않는다. 따라서, 상기 유기금속 전구체를 이용하여 박막을 형성하기 위한 공정온도는 약 300 내지 500℃이고, 바람직하게는 약 350 내지 450℃이다.
이에 따라, 상기 화학식으로 표기되는 유기금속 전구체를 이용한 증착 공정을 수행하면, 종래의 박막대비 고 유전율을 가지면서도 누설전류가 양호한 박막을 용이하게 제조할 수 있을 뿐만 아니라 결정화가 된 완전한 박막을 형성할 수 있다. 이하, 상기 유기금속 전구체로 상기 화학식 2로 표기되는 지르코늄 전구체로 설명한다.
도 2를 참조하면, 상기 공정챔버(50) 내부로 퍼지 가스인 불활성 가스를 제공한다. 상기 불활성 가스의 예로서는 아르곤 가스, 질소 가스등을 들 수 있다. 이때, 상기 퍼지 가스는 약 1 내지 30초 동안 제공한다. 본 실시예에서는 상기 퍼지 가스를 약 30초 동안 제공한다.
이와 같이, 상기 공정챔버(50) 내부로 퍼지 가스를 제공함으로서 상기 챔버(50) 내에 표류하거나 상기 제1 부분(12)에 물리 흡착된 제2 부분(14)은 제거된다. 그 결과, 상기 기판(10) 상에는 상기 화학 흡착된 제1 부분(12)으로서 지르코 늄 전구체 분자들(12a)이 남는다.
다른 실시예로서, 상기 퍼지 가스의 제공 대신에 상기 공정챔버(50) 내부를 약 1 내지 30초 동안 진공 상태를 유지하여도 상기 공정챔버(50) 내에서 표류하거나 상기 제1 부분(12)에 물리 흡착된 제2 부분(14)의 제거가 가능하다. 또 다른 실시예로서, 상기 퍼지 가스의 제공과 진공 퍼지를 함께 수행하여도 상기 공정챔버(50) 내에 표류하거나 상기 제1 부분(12)에 물리 흡착된 제2 부분(14)의 제거가 가능하다.
도 3을 참조하면, 상기 챔버(50) 내부로 산소를 포함하는 산화제(16)를 제공한다. 상기 산화제(16)의 예로서는 O3, O2, H2O, 플라즈마 O2, 리모트 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 그리고, 상기 산화제(16)는 약 0.5 내지 5초 동안 제공한다. 본 실시예에서는 상기 산화제(16)로서 O3을 약 2초 동안 제공한다.
이와 같이, 상기 산화제(16)를 제공함으로서 상기 산화제(16)는 상기 기판(10) 상에 화학 흡착된 반응 물질의 제1 부분(12)인 지르코늄 전구체 분자들(12a)과 화학적으로 반응하여 상기 지르코늄 전구체 분자들(12a)을 산화시킨다.
도 4를 참조하면, 상기 챔버(50) 내부로 퍼지 가스를 제공한다. 상기 퍼지 가스의 종류 및 제공 시간은 도 2에서 설명한 바와 동일하다. 이와 같이, 상기 챔버(50) 내부로 퍼지 가스를 제공함으로서 화학적으로 반응하지 않은 산화제(16)가 상기 공정챔버(50)로부터 제거된다.
이에 따라, 상기 기판(10) 상에는 지르코늄 산화물을 포함하는 고체 물질(18)이 형성된다.
도 5를 참조하면, 상기 도 1 내지 도 4에서 설명한 공정들을 적어도 1회 반복하여 수행한다. 그 결과, 상기 기판(10) 상에는 고체 물질(18)들의 적층으로 이루어지는 박막(20)이 형성된다. 이때, 상기 박막(20)은 지르코늄 산화물을 포함한다. 그리고, 상기 박막(20)의 두께는 상기 공정들의 반복 회수에 따라 조절된다.
본 실시예에 의하면 상기와 같은 화학식 1을 갖고, 포화증기압이 종래의 전구체보다 높은 지르코늄 전구체 또는 하프늄 전구체를 사용하여 지르코늄 또는 하프늄 산화물을 포함하는 박막(20)을 형성한다. 따라서, 상기 박막(20)은 높은 유전율을 가지며, 양호한 누설 전류 특성을 갖는다.
상기 박막 형성의 다른 예로는 상기 지르코늄 전구체와 산화제를 별도로 제공하는 원자층 증착공정과 달리 상기 기체 상태의 지르코늄 전구체와 산화제를 공정챔버 내로 동시에 주입하여 박막을 형성하는 화학적기상증착 방법으로 형성할 수 있다.
여기서, 상기 고체물질로 이루어진 박막의 형성은 기체 상태의 상기 지르코늄 전구체와 상기 산화제를 공정챔버 내에 위치된 기판의 상부로 동시에 주입한다. 이어서, 동시에 주입된 상기 지르코늄 전구체와 산화제를 상기 기판 상부에서 화학 반응시켜 지르코늄 산화물을 형성한다. 이어서, 형성된 지르코늄 산화물을 상기 기판의 표면에 화학 흡착시켜 기판 상에 고체물질을 형성한다. 이후 상기 고체물질 상에 지르코늄 산화물이 연속적으로 소정 시간동안 화학 흡착됨으로서 박막이 형성 된다. 그리고, 상기 박막의 두께는 상기 화학기상증착 시간에 따라 조절된다.
박막 제조 방법 2
도 6은 본 발명의 실시예 2에 따른 박막 형성방법을 설명하기 위한 공정 흐름도이다.
도 6을 참조하면, 챔버 내에 기판을 위치시킨다(단계 S110). 이때, 상기 챔버 내부의 기판의 온도를 약 300 내지 500℃로 설정하고, 바람직하게는 약 350 내지 450℃의 온도가 되도록 설정하고, 보다 바람직하게는 약 400℃로 설정한다.
그리고, 상기 기판의 상부로 유기금속 전구체인 제1 반응 물질을 도입한다(단계 S120). 상기 제1 반응 물질은 상기 공정 챔버 내로 위에서 언급한 화학식 1 내지 4로 표기되는 유기금속 전구체이다. 상기 유기금속 전구체에 대한 구체적인 설명은 중복을 피하기 위해 생략한다. 상기 유기금속 전구체는 지르코늄 전구체와 하프늄 전구체를 포함하며, 상기 지르코늄 전구체는 하기 화학식 3으로 표기되고, 상기 하프늄 전구체는 하기 화학식 4로 표기된다.
Figure 112007028372496-pat00012
--------[화학식 3]
Figure 112007028372496-pat00013
--------[화학식 4]
상기 제1 반응 물질은 약 0.5 내지 3초 동안 상기 기판의 상부로 도입되는 것이 바람직하다. 특히, 상기 제1 반응 물질은 액체전달 시스템에 의해 약 1초 동안 상기 기판의 상부로 도입되는 것이 더욱 바람직하다. 이와 같이, 상기 제1 반응 물질로서 상기 화학식 3으로 표기되는 유기금속 전구체를 상기 기판의 상부로 도입시킴으로서 상기 유기금속 전구체의 제1 부분은 상기 기판 상에 화학 흡착되고, 제2 부분은 물리 흡착된다.
이어서, 상기 기판의 상부로 퍼지가스를 도입하여 기판을 제1 퍼지 한다(단계 S130). 상기 퍼지 가스는 아르곤 가스로서, 약 0.5 내지 3초 동안 상기 기판의 상부로 도입되는 것이 바람직하다. 특히, 상기 아르곤 가스는 약 1초 동안 상기 기판의 상부로 도입되는 것이 더욱 바람직하다. 이와 같이, 상기 아르곤 가스를 상기 기판의 상부로 도입시킴으로서 상기 기판 상에 물리 흡착된 상기 유기금속 전구체의 제2 부분이 제거된다. 즉, 상기 아르곤 가스에 의해 상기 유기금속 전구체에 포함되어 있는 탄화수소(CH) 라디칼이 상기 기판으로부터 탈착되는 것이다. 하지만, 상기 아르곤 가스가 상기 기판의 상부로 도입되어도, 상기 유기금속 전구체에 포함되어 있는 지르코늄(Zr)은 상기 기판 상에 화학 흡착된 상태를 유지한다. 또한, 상기 아르곤 가스를 도입시키는 것 이외에도 상기 챔버 내부를 약 2 내지 3초 동안 진공 상태를 유지시켜도 상기 탄화수소 라디칼이 상기 기판으로부터 탈착된다.
이어서, 상기 기판의 상부로 산소를 포함하는 산화제를 도입한다(단계 S140). 상기 산화제의 예로서는 O3, H2O, H2O2, CH3OH, C2H5OH 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다. 본 실시예서는 산화제로서 오존(O3)을 사용한다. 그리고, 상기 산화제로서 오존은 약 1 내지 5초 동안 상기 기판의 상부로 도입되는 것이 바람직하다. 특히, 상기 오존은 약 3초 동안 상기 기판의 상부로 도입되는 것이 더욱 바람직하다. 이와 같이, 상기 산화제를 상기 기판의 상부로 도입시킴으로서 상기 기판 상에 화학 흡착되어 있는 지르코늄이 산화된다. 그 결과, 상기 기판 상에는 지르코늄-산화물을 함유하는 제1 고상 물질이 형성된다.
이어서, 상기 기판을 아르곤 가스를 이용하여 제2 퍼지 한다(단계 S150). 상기 아르곤 가스는 퍼지 가스로서, 약 1 내지 5초 동안 상기 기판의 상부로 도입되는 것이 바람직하다. 특히, 상기 아르곤 가스는 약 3초 동안 상기 기판의 상부로 도입되는 것이 더욱 바람직하다. 이와 같이, 상기 아르곤 가스를 상기 기판의 상부로 도입시킴으로서 상기 챔버 내에 남아 있는 산화제가 제거된다.
이에 따라, 상기 기판 상에는 지르코늄-산화물을 함유하는 제1 고상 물질이 형성되는데, 상기 화학식 3으로 표기되는 유기금속 전구체의 도입, 아르곤 가스의 도입, 산화제의 도입 및 아르곤 가스의 도입을 반복하여 실시할 경우, 상기 지르코늄-산화물을 함유하는 제1 고상 물질을 원하는 두께를 갖는 지르코늄-산화물을 함유하는 고체 박막 즉, 지르코늄 산화막으로 형성할 수도 있다.
이어서, 상기 제1 고상 물질(140)의 상부로 제2 반응 물질을 도입한다(단계 S160). 상기 제2 반응 물질은 알루미늄-전구체이다. 상기 알루미늄 전구체의 예로서는 트리메틸 알루미늄(Tri Methyl Aluminium; TMA)전구체, 트리 에틸 알루미 늄(Tri Ethyl Aluminium; TEA) 전구체, 트리 이소부틸 알루미늄 전구체 등을 들 수 있다. 상기 제2 반응 물질은 약 1초 동안 상기 제1 고상 물질의 상부로 도입되는 것이 더욱 바람직하다. 이와 같이, 상기 제2 반응 물질로서 TEA를 상기 제1 고상 물질의 상부로 도입시킴으로서 상기 TMA의 제1 부분은 상기 제1 고상 물질 상에 화학 흡착되고, 제2 부분은 물리 흡착된다.
이어서, 상기 기판을 아르곤 가스를 이용하여 제3 퍼지 한다(단계 S170). 상기 아르곤 가스는 퍼지 가스로서, 약 1초 동안 상기 제1 고상 물질의 상부로 도입되는 것이 더욱 바람직하다. 이와 같이, 상기 아르곤 가스를 상기 제1 고상 물질의 상부로 도입시킴으로서 상기 제1 고상 물질 상에 물리 흡착된 상기 알루미늄 전구체인 TEA의 제2 부분이 제거된다.
이어서, 상기 알루미늄 전구체의 제1 부분이 흡착된 제1 고상 물질의 상부로 산화제를 도입한다(단계 S180). 상기 산화제는 단계 S140에서 설명한 산화제와 동일하다. 따라서, 상기 산화제로서 O3를 선택하고, 약 3초 동안 상기 제1 고상 물질의 상부로 도입한다. 이와 같이, 상기 산화제를 상기 제1 고상 물질의 상부로 도입시킴으로서 상기 제1 고상 물질 상에 화학 흡착되어 있는 알루미늄(Al)은 산화된다. 그 결과, 상기 제1 고상 물질 상에는 알루미늄-산화물을 함유하는 제2 고상 물질이 형성된다.
이어서, 상기 기판을 아르곤 가스를 이용하여 제4 퍼지한다(단계 S190). 상기 아르곤 가스는 퍼지 가스로서, 약 3초 동안 상기 제2 고상 물질의 상부로 도입 되는 것이 더욱 바람직하다. 이와 같이, 상기 아르곤 가스를 상기 제2 고상 물질의 상부로 도입시킴으로서 상기 챔버 내에 남아 있는 산화제가 제거된다.
이에 따라, 상기 제1 고상 물질 상에는 알루미늄-산화물을 함유하는 제2 고상 물질(180)이 형성되는데, 상기 TEA의 도입, 아르곤 가스의 도입, 산화제의 도입 및 아르곤 가스의 도입을 반복하여 실시할 경우, 상기 알루미늄-산화물을 함유하는 제2 고상 물질을 원하는 두께를 갖는 알루미늄-산화물을 함유하는 고체 박막 즉, 알루미늄 산화막으로 형성할 수도 있다.
그리고, 상기 지르코늄 전구체를 사용하여 지르코늄-산화물을 함유하는 제1 고상 물질을 형성하는 횟수와 상기 알루미늄 전구체를 사용하여 알루미늄-산화물을 함유하는 제2 고상 물질을 형성하는 횟수 각각을 적절하게 조절함으로서 원하는 지르코늄과 알루미늄의 조성비를 갖는 지르코늄-알루미늄-산화물을 함유하는 복합 금속산화막을 형성한다(단계 S200).
다른 실시예로서 상기 지르코늄 전구체 대신에 하프늄 전구체를 사용하여 하프늄-산화물을 함유하는 제1 고상 물질을 형성하는 횟수와 상기 알루미늄 전구체를 사용하여 알루미늄-산화물을 함유하는 제2 고상 물질을 형성하는 횟수 각각을 적절하게 조절함으로서 원하는 지르코늄과 알루미늄의 조성비를 갖는 지르코늄-알루미늄-산화물을 함유하는 고체 박막을 얻을 수 있다.
게이트 구조물의 제조방법
도 7 내지 도 10은 본 발명의 실시예에 따른 게이트 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 일반적인 소자 분리 공정을 수행하여 기판(100)을 액티브 영역과 필드 영역(102)으로 분리한다. 여기서, 상기 기판(100)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon-on-insulator : SOI) 기판 등을 들 수 있다.
이어서, 상기 기판(100) 상에 게이트 절연막(104)을 형성한다. 이때, 상기 게이트 절연막(104)은 얇은 등가 산화막 두께를 유지하면서도 게이트 전극과 채널 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있어야 한다. 따라서, 본 실시예에서는 상기 게이트 절연막(104)으로서 금속 산화물을 포함하는 박막을 형성한다.
일 예로서, 상기 박막은 하프늄-산화물 또는 지르코늄-산화물을 포함하며 상기 박막 제조 방법 1에 따른 원자층 증착법을 적용하여 형성할 수 있다. 다른 예로서, 상기 박막은 지르코늄-알루미늄 산화물을 포함하며, 상기 박막 제조 방법 2에 따른 원자층 증착 공정을 적용하여 형성할 수 있다.
상기 원자층 증착 공정에 적용되는 유기금속 전구체는 하기 화학식으로 표기된다.
[화학식]
Figure 112007028372496-pat00014
상기 화학식에서 A 는 탄소수 4이상의 방향족 고리화합물 또는 헤테로 고리화합물이고, M은 티타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf)이며, 상기 R은 탄소수 1 내지 5의 알킬기로 메틸기, 에틸기, 프로필기, 이소프로필기, 터셔리 부틸기 등 을 들 수 있다.
또한, 상기 유기금속 전구체는 하기 화학식 1 또는 하기 화학식 2로 표기되고, 바람직하게는 하기 화학식 3 또는 하기 화학식 4로 표기될 수 있다. 이때, 하기 화학식1 및 하기 화학식 2에서 R은 탄소수 2 내지 4의 알킬기이다.
Figure 112007028372496-pat00015
--------[화학식 1]
Figure 112007028372496-pat00016
--------[화학식 2]
Figure 112007028372496-pat00017
--------[화학식 3]
Figure 112007028372496-pat00018
--------[화학식 4]
상기 유기금속 전구체는 상온에서 액체상태이고, 약 65 내지 95℃의 온도에 기화되어 기체상태를 갖는다. 상기 유기금속 전구체는 케니스트 내에서 기체상태로 기화될 경우 약 0.5 Torr 내지 6torr의 포화 증기압을 갖는 것을 특징으로 한다.
상기 박막 제조 방법 1 및 2에 대한 구체적인 설명은 중복을 피하기 위해 생략한다.
본 실시예에서는 상기 하프늄 전구체 또는 지르코늄 전구체를 원자층 적층공정에 적용하여 상기 기판(100) 상에 지르코늄 산화물로 이루어진 게이트 절연 막(104)을 형성하는 것이 바람직하다. 그리고, 상기 게이트 절연막(104) 상에 약 5Å의 두께를 갖는 실리콘 산화막(도시되지 않음)을 더 형성할 수도 있다. 이때, 상기 실리콘 산화막은 하프늄 산화물을 포함하는 게이트 절연막(104)을 형성한 후, 인-시튜로 수행하여 형성할 수 있다.
도 8을 참조하면, 상기 게이트 절연막(104) 상에 게이트 도전막(110)을 형성한다. 상기 게이트 도전막(110)은 주로 폴리 실리콘막(106) 및 텅스텐 실리사이드막과 같은 금속 실리사이드막(108)이 순차적으로 적층된 구조를 갖는다. 그리고, 상기 게이트 도전막(110) 상에 산화 실리콘 물질을 포함하는 캡핑 절연막(112)을 형성하기도 한다.
도 9를 참조하면, 상기 기판(100) 상에 형성한 캡핑 절연막(112), 게이트 도전막(110) 및 게이트 절연막(104)을 순차적으로 패터닝한다. 그 결과, 상기 기판(100) 상에는 게이트 절연막 패턴(104a), 게이트 도전막 패턴(110a) 및 캡핑 절연막 패턴(112a)으로 이루어지는 게이트 구조물(115)이 형성된다. 상기 게이트 구조물(115)을 형성하기 위한 패터닝은 사진 식각 공정에 의해 달성된다.
도 10을 참조하면, 상기 게이트 구조물(115)을 인접하는 기판(115)의 표면 부위에 소스/드레인 영역(120)을 형성한다. 상기 소스/드레인 영역(120)은 상기 게이트 절연막(104)을 형성하기 이전에 형성하거나 상기 게이트 구조물(115)에 스페이서(114)를 형성한 이후에 형성한다.
이와 같이, 상기 게이트 구조물에 포함되는 고-유전율을 갖는 물질인 하프늄 산화물 또는 지르코늄 산화물로 이루어지는 게이트 절연막 패턴은 얇은 등가 절연 막 두께를 유지하면서 게이트 도전막 패턴과 기판 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있다. 또한, 게이트 절연막 패턴은 약 400℃의 온도를 갖는 기판 상에 형성되기 때문에 탄소와 같은 불순물 함유량이 작을 뿐만 아니라 증착공정시 결정화가 진행된 상태를 갖는다.
커패시터의 제조 방법
도 11 내지 도 14는 본 발명의 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도이다.
도 11을 참조하면, 콘택 플러그(122)를 노출시키는 콘택홀(126)을 포함하는 층간절연막(124)이 형성된 기판을 마련한 후 상기 콘택 플러그(122)와 전기적으로 연결되는 하부전극용 도전막(132)을 형성한다. 특히, 상기 기판(130)을 이용하여 형성하는 반도체 장치가 디램일 경우, 상기 기판(130) 상에는 스페이서(114)가 형성된 게이트 구조물(115), 비트 라인(도시되지 않음), 콘택 플러그(122) 등과 같은 반도체 구조물이 형성되어 있는 것이 바람직하다.
상기 도전막(132)은 상기 콘택홀(126)의 측면과 저면에 하부전극용 도전막(132)을 연속적으로 형성한다. 상기 도전막(132)은 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루테늄 등과 같은 물질을 사용하여 형성할 수 있다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
도 12를 참조하면, 상기 콘택 플러그(122)와 전기적으로 연결되는 하부전 극(140)을 형성한다. 상기 하부전극(140)의 형성방법을 설명하면, 상기 도전막(132)을 갖는 결과물 상에 희생막(도시되지 않음)을 형성한 후, 상기 도전막 표면이 노출될 때까지 상기 희생막을 제거한다. 이어서, 상기 층간절연막(124)의 표면상에 형성된 도전막(132)을 제거하면, 콘택홀(126)의 측면과 저면에 존재하는 하부전극(140)이 형성된다. 이어서, 상기 콘택홀(126) 내에 잔류하는 희생막(도시되지 않음)과 층간절연막(124)을 완전히 제거함으로서 하부전극(140)을 완성한다. 특히, 상기 하부전극(140)은 입구의 폭이 저면의 폭에 비해 넓은 원기둥 모양을 갖는다.
도 13을 참조하면, 상기 하부전극(140)의 표면상에 유전막(150)을 형성한다. 여기서, 상기 유전막(150)은 얇은 등가 산화막 두께와 고유전율을 가지면서도 하부전극(140)과 상부전극 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있어야 한다. 따라서, 본 실시예에서는 상기 유전막(150)으로서 금속 산화물로 이루어진 박막을 형성한다.
일 예로서, 상기 박막은 하프늄-산화물 또는 지르코늄-산화물을 포함하며 상기 박막 제조 방법 1에 따른 원자층 증착법을 적용하여 형성할 수 있다. 다른 예로서, 상기 박막은 지르코늄-알루미늄 산화물을 포함하며, 상기 박막 제조 방법 2에 따른 원자층 증착법을 적용하여 형성할 수 있다. 상기 유기금속 전구체로 박막 제조방법에서 언급한 화학식들로 표기되는 유기금속 전구체를 사용하는 것이 바람직하다.
본 실시예에서는 상기 유기금속 전구체를 원자층 증착공정에 적용하여 상기 하부전극(140) 상에 지르코늄 산화물로 이루어진 유전막(150)을 형성하는 것이 바람직하다. 특히, 본 발명의 유기금속 전구체를 적용하여 형성된 유전막은 기판 상에 형성되는 동시에 결정화가 이루어져 있기 때문에 별도의 결정화 공정이 요구되지 않는다.
도 14를 참조하면, 상기 유전막(150)의 표면상에 상부전극(160)을 형성한다. 상기 상부전극(160)은 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루테늄 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
이에 따라, 상기 기판(130) 상에는 하부전극(140), 하프늄 산화물로 이루어진 유전막(150) 및 상부전극(160)으로 이루어지는 커패시터(170)가 형성된다.
이와 같이, 본 실시예 에서는 고유전율을 갖는 물질인 지르코늄 산화물을 포함하는 고체 박막을 유전막으로 적용한다. 따라서, 본 실시예의 유전막은 얇은 등가 유전막의 두께를 유지할 수 있다.
이하, 본 발명에 일 실시예에 따른 유기금속 전구체 및 상기 유기금속 전구체로 형성된 금속산화물 박막의 특성을 평가한다.
유기 금속 전구체 증기압 평가
금속 산화물로 이루어진 박막을 형성할 경우 적용되는 제1 지르코늄 전구체인 CPZr(OiPr)3 와 제2 지르코늄 전구체인 TEMAZ(Tetrakis Ethyl Methyl Amino Zirconium)의 온도에 따른 포화 증기압을 각각 측정하였다. 상기 증기압의 측정은 동일한 공간(10L)을 갖는 케니스트 내에 상기 제1 및 제2 지르코늄 전구체들을 각각 수용시킨 이후 가열하여 기체상태로 형성할 경우 온도에 따른 포화 증기압의 변화를 각각 측정한 것이다. 즉, 30℃ 내지 130℃에 대한 케니스트 내부 압력의 변화를 측정한 것으로 그 결과가 도 15의 그래프에 도시되어 있다. 여기서, 상기 제1 및 제2 지르코늄 전구체들의 포화 증기압은 케니스트 내부 압력과 동일하다. 상기 제1 지르코늄 전구체(A)는 상기 화학식 4로 표기된다.
도 15는 CPZr(OiPr)3전구체 및 TEMAZ 전구체의 온도변화에 따른 포화 증기압 변화를 나타내는 그래프이다.
도 15를 참조하면, 상기 그래프에서와 같이 본 발명의 제1 지르코늄 전구체인 CPZr(OiPr)3는 약 60℃로 가열될 때 약 0.5torr의 압력 즉, 케니스트 내부의 압력이 약 0.5torr의 압력을 가짐을 알 수 있다. 또한, 상기 CPZr(OiPr)3는 약 100℃로 가열될 때 약 6torr의 압력 즉, 케니스트 내부의 압력이 약 6torr의 압력을 가짐을 알 수 있다.
반면에 상기 종래의 전구체인 TEMAZ는 60℃로 가열될 때 약 0.05torr의 압력 즉, 케니스트 내부의 압력이 약 0.05torr의 압력을 갖고, 100℃로 가열될 때 약 0.6torr의 압력 즉, 케니스트 내부의 압력이 약 0.6torr의 압력을 가짐을 알 수 있다. 그 결과 상기 지르코늄 산화물로 이루어진 박막의 형성에 사용되는 제1 지르코늄 전구체인 CPZr(OiPr)3는 상기 제2 지르코늄 전구체인 TEMAZ보다 약 10배 이상의 높은 증기압을 갖는 특성을 갖는 것을 알 수 있었다.
기화도 평가
도 16은 CPZr(OiPr)3전구체 및 TEMAZ 전구체의 열중량 분석(TAG, Thermo Gravimetric Analysis) 결과를 나타내는 그래프이다. 상기 열중량 분석 방법은 시료의 온도를 일정 속도로 상승 혹은 등온을 유지시키면서 시간과 온도에 따른 시료의 무게변화를 기록함으로서 열 분해, 승화 ,증발, 산화에 따른 무게의 증감을 열 분해곡선(Thermogram)을 통해 분석하는 방법이다.
도 16을 참조하면, 상기 제1 지르코늄 전구체인 CPZr(OiPr)3 와 제2 지르코늄 전구체인 TEMAZ를 각각 상온에서 약 500℃ 까지 분당 5℃로 상승시키면서, 각각의 전구체들의 중량 손실량을 측정하였다. 그 결과 상기 제1 지르코늄 전구체인 CPZr(OiPr)3는 약 280 내지 330℃에서 중량의 손실이 발생되는데 반해 상기 제2 지르코늄 전구체인 TEMAZ는 약 210 내지 250℃ 사이에서 중량의 손실이 급격하게 발생됨을 알 수 있었다. 따라서, 본 평가에서는 상기 제1 지르코늄 전구체인 CPZr(OiPr)3는 300℃이상의 온도에서 지르코늄 금속과 유기 리간드가 급격히 분해되지 않는 안정적이면서, 원자층 증착 공정에 사용하기 적합한 유기금속 전구체인 것을 확인 할 수 있다.
온도별 전구체의 분해도 평가
도 17은 CPZr(OiPr)3전구체 및 TEMAZ 전구체를 이용한 증착공정에서 공정온도 따른 막의 형성두께 변화를 나타내는 그래프이다.
도 17을 참조하면, 상기 CPZr(OiPr)3전구체 및 TEMAZ 전구체를 이용한 원자층 증착 공정시 온도별 기판 상에 형성되는 박막의 두께변화를 살펴보기 위해 원자층 증착 사이클(cycle) 주기인 전구체 제공/퍼지/펌핑/산소제공/산소퍼지 단계에서 산소를 제공하는 단계를 생략하여 상기 지르코늄 전구체만 제공된 상태에서 증착온도별 형성된 박막의 두께를 평가하였다. 그 결과 TEMAZ 전구체의 경우 350℃이상에서 유기리간드가 급격히 분해되어 박막 두께가 급격히 증가하는 반면, CpZr(OiPr)3 전구체의 경우 설비 셋업 가능 온도인 450℃까지도 분해가 거의 없이 막 두께가 일정함을 확인할 수 있다. 즉, CpZr(OiPr)3 전구체가 TEMAZ 전구체 대비 분해면에서 훨씬 양호한 온도 마진(Margin)을 보임을 나타내었다.
지르코늄 산화물 박막의 성분 평가
200mm 매엽식 설비에서 실리콘 기판 위에 CpZr(OiPr)3 전구체 및 TEMAZ 전구체를 각각 이용한 원자층 증착(Atomic Layer Deposition) 공정을 수행하여 지르코늄 산화막(ZrO2)을 형성하였다. 이때, 상기 CpZr(OiPr)3 전구체를 이용한 원자층 증착공정에서 히터의 온도는 약 360 내지 440℃로 설정되고, 상기 TEMAZ 전구체를 이용한 원자층 증착공정에서 히터의 온도는 약 320℃로 설정되었다. 이후 상기 형성 된 지르코늄 산화막들의 구성성분 및 그 결정성을 XPS 방식으로 측정하였다. 그 결과 상기 지르코늄 산화막들의 성분의 조성은 하기 표 1 개시되고, 상기 지르코늄 산화막들의 결정성은 하기 도 18 및 도 19에 개시되어 있다.
<표 1. TEMAZ vs CpZr(OiPr)3 XPS 분석 결과>
전구체 (Precursor) 히터 온도 (Heater Temp.) 원자 농도 (Atomic concentration) % 농도비 (concentration ratio)
Zr C O F O/Zr
CpZr(OiPr)3 400℃ 30.1% 10.5% 58.3% 1.1% 1.933
TEMAZ 320℃ 31.3% 11.1% 56.1% 1.5% 1.790
상기 실험으로부터 상기 CpZr(OiPr)3 전구체를 400℃에서 데포하여 형성된 제1 지르코늄 산화막을 XPS를 측정한 결과, TEMAZ 전구체를 320℃에서 증착하여 형성된 제2 지르코늄 산화막 대비 측정한 대비 지르코늄(Zr) 및 산소(O), 탄소(C), 불소(F)성분 유의차는 크게 없었음을 확인할 수 있었다. 그러나, 상기 제1 지르코늄 산화막은 상기 제2 지르코늄 산화막 대비 O/Zr 성분비가 2에 더 가까움을 확인할 있었다. 이는 지르코늄(Zr)에 대한 산소(Oxygen)의 결합비가 이상적인 수준에 근접하고 있음을 나타낸다.
도 18은 TEMAZ 전구체로 형성된 박막의 결정성을 나타내는 XRD 분석 그래프이고, 도 19는 CpZr(OiPr)3 전구체로 형성된 박막의 결정성을 나타내는 XRD 분석 그래프이다.
도 18 및 도 19를 참조하면, TEMAZ 전구체 및 CpZr(OiPr)3 전구체에 의해 형성된 지르코늄 산화막(ZrO2)들의 XRD 분석결과, 320℃에서 TEMAZ 전구체를 적용 하여 형성된 제2 지르코늄 산화막은 2Θ의 30 영역에서 (111)방향의 ZrO2 결정화 피크(Peak)가 거의 없는 비정질(Amorphous)구조인데 비해, 상기 400 내지 440℃에서 CpZr(OiPr)3 전구체를 적용하여 형성된 제1 지르코늄 산화막은 2Θ의 30 영역에서 결정화 피크를 갖는 결정화 구조를 갖는 것을 확인할 수 있었다. 특히, 상기 CpZr(OiPr)3 전구체를 사용하여 제1 지르코늄 산화막을 형성할 경우 온도가 증가될 수록 결정성 증가되는 구조를 보임을 확인할 수 있었다.
커패시터의 누설전류 평가
TEMAZ 전구체 및 CpZr(OiPr)3 전구체를 이용한 원자층 적층 공정을 수행하여 셀 커패시터에 적용되는 지르코늄 산화막들을 형성한 후 상기 지르코늄 산화막을 포함하는 셀 커패시터들의 누설전류를 측정하였다. 상기 지르코늄 산화막은 약 8.8Å의 두께를 갖는다.
도 20은 CPZr(OiPr)3 전구체 및 TEMAZ 전구체로 형성된 지르코늄-산화막이 유전막으로 적용된 커패시터의 누설 전류 특성을 나타내는 그래프이다.
도 20을 참조하면, 상기 CPZr(OiPr)3 전구체를 이용하여 형성된 지르코늄 산화막을 포함하는 셀 커패시터는 약 0.7V의 전압에서 약 1.00E-16A/㎠정도의 낮은 누설 전류를 나타내었다. 또한, 1.2V의 전압에서 약 1.00E-15A/㎠정도의 낮은 누설 전류를 나타내었다. 반면에 상기 TEMAZ 전구체로 형성된 지르코늄-산화막을 포함하 는 셀 커패시터는 약 0.7V의 전압에서 약 1.00E-15A/㎠의 누설전류(leakage current) 특성을 갖고, 약 1.2V의 전압에서 약 1.00E-14A/㎠ 정도의 누설 전류특성을 갖는다. 즉, 상기 CPZr(OiPr)3 전구체를 이용하여 형성된 지르코늄 산화막은 셀 커패시터에서 양호한 누설전류 값을 갖는 동시에 및 유전율(cell Cap)특성도 양호함을 확인할 수 있었다.
금속 산화 물질막의 단차 도포성
[표 2]
공정 조건
제1 반응물 제2반응물 챔버온도 케니스트온도 케리어가스
CPZr(OiPr)3 O3 400℃ 80℃ 1000sccm
TEMAZ O3 320℃ 80℃ 1000sccm
약 10:1 정도의 종횡비(aspect ratio)를 갖는 실린더 구조물에 상기 표 2의 조건을 적용한 원자층 적층공정을 수행하여 지르코늄-산화막들을 형성하였다. 이후 형성된 지르코늄-산화막들의 스텝커버러지를 측정하였다. 상기 스텝커버러지는 상기 구조물의 상부면에 증착된 지르코늄-산화막의 두께와 상기 구조물에 포함된 홀의 저면에 증착된 지르코늄-산화막의 두께의 비율이다.
도 21은 CPZr(OiPr)3 및 TEMAZ 전구체로 형성된 지르코늄-산화막들의 스텝커버리지를 나타내는 그래프이다.
도 21을 참조하면, 상기 CPZr(OiPr)3전구체로 형성된 지르코늄-산화막은 약 87% 정도의 높은 스텝커버러지를 갖는데 반해 상기 TEMAZ(테트라에틸메틸아미드지 르코늄) 전구체로 형성된 지르코늄-산화막은 64% 정도의 낮은 스텝커버리지를 가짐을 확인할 수 있었다. 이에 따라, CPZr(OiPr)3 전구체는 실린더형의 커패시터 유전막을 형성하는 공정에 충분히 사용 가능함을 알 수 있다.
본 발명에 의하면 금속 산화물을 포함하는 박막을 형성할 경우 적용되는 유기 금속 전구체는 종래에 사용된 유기금속 전구체(TEMAH, TEMAZ)보다 높은 포화 증기압을 가질 뿐만 아니라 산화제와 높은 반응성을 갖는다. 또한, 본 발명의 유기금속 전구체는 약 350 내지 450℃에 열분해가 급격하게 발생되지 않는 특성으로 인해 원자층 증착공정에 사용하기에 매우 적합하다.
또한, 상기 유기금속 전구체는 약 350 내지 450℃ 공정조건에서 금속산화물 박막을 형성할 수 있다. 따라서, 상기 금속산화물 박막은 탄소의 함량이 현저하게 작을 뿐만 아니라 기판 상에 증착되는 동시에 금속산화물의 결정화가 이루어지기 때문에 고유전율을 가지면서도 우수한 누설전류가 특성을 갖는다. 그 결과, 상기 박막을 게이트 구조물의 게이트 절연막, 커패시터의 유전막, 플래시 메모리 장치의 유전막 등에 용이하게 적용할 수 있다.
상술한 바와 같이, 본 발명의 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 65 내지 95℃의 온도에서 0.5 내지 6 Torr의 증기압을 갖고, 하기 화학식으로 표기되는 유기금속 전구체를 기판 상으로 제공하는 단계;
    상기 유기금속 전구체를 산화시키기 위한 산소를 포함하는 산화제를 기판의 상부로 제공하는 단계; 및
    상기 기판의 상부로 제공된 상기 유기금속 전구체와 상기 산화제를 화학반응시켜 상기 기판의 표면에 금속-산화물을 포함하는 박막을 형성하는 단계를 포함하는 박막 제조방법.
    [화학식]
    Figure 112007028372496-pat00019
    (상기 화학식에서 A 는 탄소수 4이상의 방향족 고리화합물 또는 헤테로 고리화합물이고, M은 티타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf)이며, 상기 R은 탄소수 1 내지 5의 알킬기이다.)
  2. 제1항에 있어서, 상기 유기금속 전구체는 하기 화학식 1 또는 하기 화학식 2로 표기되는 것을 특징으로 하는 박막 제조방법.
    Figure 112007028372496-pat00020
    --------[화학식 1]
    Figure 112007028372496-pat00021
    --------[화학식 2]
    (상기 화학식1 및 상기 화학식 2에서 R은 탄소수 2 내지 4의 알킬기이다)
  3. 제1항에 있어서, 상기 유기금속 전구체는 액상의 유기금속 전구체를 케니스트 내에서 75 내지 90℃의 온도로 가열되어 형성되고, 1.1 내지 4 Torr의 포화 증기압을 갖는 기체 상태인 것을 특징으로 하는 금속산화물 박막 제조방법.
  4. 제1항에 있어서, 상기 유기금속 전구체는 액체전달시스템(liquid delivery system) 방식에 의해 상기 기판 상에 제공되고, 상기 액체전달시스템에서 100 내지 150℃의 온도에서 기화되는 것을 특징으로 하는 박막 제조 방법.
  5. 제1항에 있어서, 상기 유기금속 전구체가 제공된 이후에 퍼지가스를 이용하여 상기 기판을 제1 퍼지하는 단계를 더 수행하고, 상기 산화제가 제공된 이후에 상기 퍼지가스를 이용하여 상기 기판을 제2 퍼지하는 단계를 더 수행하는 것을 특징으로 하는 금속산화물 박막 제조방법.
  6. 제1항에 있어서, 상기 박막은 350 내지 450℃의 온도 및 0.5 내지 3.0torr의 압력조건에서 형성하는 것을 특징으로 하는 금속산화물 박막 제조방법.
  7. 제1항에 있어서, 상기 금속-산화물을 포함하는 박막은 상기 기판 상에 형성되는 동시에 상기 박막을 구성하는 금속산화물의 결정화가 이루어지는 것을 특징으로 하는 금속산화물 박막 제조방법.
  8. a) 제1 반응 물질로서 65 내지 95℃의 온도에서 0.5 내지 6 Torr의 증기압을 갖고, 하기 화학식으로 표기되는 유기금속 전구체를 기판 상부로 제공하는 단계;
    b) 상기 제1 반응 물질의 제1 부분은 상기 기판 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;
    c) 상기 기판의 상부로 산소를 포함하는 산화제를 도입하는 단계;
    d) 상기 제1 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 기판 상에 금속-산화물을 함유하는 제1 고상 물질을 형성하는 단계;
    e) 제2 반응 물질로서 유기알루미늄 전구체를 상기 제1 고상 물질의 상부로 도입하는 단계;
    f) 상기 제2 반응 물질의 제1 부분은 상기 제1 고상 물질 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;
    g) 상기 제1 고상 물질의 상부로 산화제를 도입하는 단계; 및
    h) 상기 제2 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 제1 고상 물질 상에 알루미늄-산화물을 함유하는 제2 고상 물질을 형성하는 단계를 포함하는 금속-알루미늄-산화물을 함유하는 박막을 형성하기 위한 박막 제조방법.
    [화학식]
    Figure 112007028372496-pat00022
    (상기 화학식에서 A 는 탄소수 4이상의 방향족 고리화합물 또는 헤테로 고리화합물이고, M은 티타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf)이며, 상기 R은 탄소수 1 내지 5의 알킬기이다.)
  9. 제8항에 있어서, 상기 유기금속 전구체는 하기 화학식 3 또는 하기 화학식 4로 표기되는 것을 특징으로 하는 박막 제조방법.
    Figure 112007028372496-pat00023
    --------[화학식 3]
    Figure 112007028372496-pat00024
    --------[화학식 4]
  10. 제8 항에 있어서, 상기 기판 상에 물리 흡착된 제1 반응 물질의 제2 부분을 제거하는 단계;
    상기 제1 반응 물질의 제1 부분과 반응하지 않은 산화제를 제거하는 단계;
    상기 기판 상에 물리 흡착된 제2 반응 물질의 제2 부분을 제거하는 단계; 및
    상기 제2 반응 물질의 제1 부분과 반응하지 않은 산화제를 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 제조방법.
  11. 제8 항에 있어서, 상기 a) 내지 d) 단계 및 상기 e) 내지 h)단계 각각은 적어도 1회 반복수행하는 것을 특징으로 하는 박막 제조방법.
  12. 제8 항에 있어서, 상기 a) 내지 h) 단계를 적어도 1회 반복수행하는 것을 특징으로 하는 박막 제조방법.
  13. 제8 항에 있어서, 상기 금속산화물 박막은 350 내지 450℃의 온도에서 상기 기판 상에 형성되고, 상기 기판 상에 형성되는 동시에 상기 박막을 구성하는 금속산화물의 결정화가 이루어지는 것을 특징으로 하는 금속산화물 박막 제조방법.
  14. 65 내지 95℃의 온도에서 0.5 내지 6 Torr의 증기압을 갖고, 하기 화학식으로 표기되는 유기금속 전구체를 기판 상으로 제공하는 단계;
    상기 유기금속 전구체를 산화시키기 위한 산소를 포함하는 산화제를 기판의 상부로 제공하는 단계;
    상기 기판의 상부로 제공된 상기 유기금속 전구체와 상기 산화제를 화학반응시켜 상기 기판의 표면에 금속-산화물을 포함하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 도전막을 형성하는 단계; 및
    상기 도전막과 상기 게이트 절연막을 순차적으로 패터닝하여 게이트 도전막 패턴과 게이트 절연막 패턴을 포함하는 게이트 구조물을 형성하는 단계를 포함하는 반도체 장치의 게이트 구조물 제조방법.
    [화학식]
    Figure 112007028372496-pat00025
    (상기 화학식에서 A 는 탄소수 4이상의 방향족 고리화합물 또는 헤테로 고리화합물이고, M은 티타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf)이며, 상기 R은 탄소수 1 내지 5의 알킬기이다.)
  15. 기판 상에 하부전극을 형성하는 단계;
    65 내지 95℃의 온도에서 0.5 내지 6 Torr의 증기압을 갖고, 하기 화학식으로 표기되는 유기금속 전구체를 상기 하부전극이 형성된 기판 상으로 제공하는 단계;
    상기 유기금속 전구체를 산화시키기 위한 산소를 포함하는 산화제를 기판의 상부로 제공하는 단계;
    상기 기판의 상부로 제공된 상기 유기금속 전구체와 상기 산화제를 화학반응시켜 상기 기판의 하부전극 상에 금속-산화물을 포함하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 커패시터 제조방법.
    [화학식]
    Figure 112007028372496-pat00026
    (상기 화학식에서 A 는 탄소수 4이상의 방향족 고리화합물 또는 헤테로 고리화합물이고, M은 티타늄(Ti), 지르코늄(Zr) 또는 하프늄(Hf)이며, 상기 R은 탄소수 1 내지 5의 알킬기이다.)
KR1020070036401A 2007-04-13 2007-04-13 박막 제조 방법, 이를 이용한 게이트 구조물 및 커패시터의제조 방법 KR100829539B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070036401A KR100829539B1 (ko) 2007-04-13 2007-04-13 박막 제조 방법, 이를 이용한 게이트 구조물 및 커패시터의제조 방법
US12/102,724 US20080292783A1 (en) 2007-04-13 2008-04-14 Method of manufacturing a thin layer and methods of manufacturing gate structures and capacitors using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070036401A KR100829539B1 (ko) 2007-04-13 2007-04-13 박막 제조 방법, 이를 이용한 게이트 구조물 및 커패시터의제조 방법

Publications (1)

Publication Number Publication Date
KR100829539B1 true KR100829539B1 (ko) 2008-05-16

Family

ID=39664335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070036401A KR100829539B1 (ko) 2007-04-13 2007-04-13 박막 제조 방법, 이를 이용한 게이트 구조물 및 커패시터의제조 방법

Country Status (2)

Country Link
US (1) US20080292783A1 (ko)
KR (1) KR100829539B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060072680A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 장치의 커패시터 및 그 제조방법
JP2012124322A (ja) * 2010-12-08 2012-06-28 Elpida Memory Inc 半導体記憶装置の製造方法
WO2013157901A1 (ko) * 2012-04-20 2013-10-24 주식회사 유피케미칼 4 족 전이금속-함유 전구체 화합물, 이의 제조 방법, 이를 포함하는 전구체 조성물, 및 이를 이용하는 박막의 증착 방법
WO2014168312A1 (ko) * 2013-04-08 2014-10-16 주식회사 유피케미칼 4 족 전이금속-함유 전구체 화합물 및 이를 이용하는 박막의 증착 방법
WO2017069059A1 (ja) * 2015-10-21 2017-04-27 東レ株式会社 コンデンサおよびその製造方法ならびにそれを用いた無線通信装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130172A (en) 1988-10-21 1992-07-14 The Regents Of The University Of California Low temperature organometallic deposition of metals
US5693377A (en) 1996-01-08 1997-12-02 Micron Technology, Inc. Method of reducing carbon incorporation into films produced by chemical vapor deposition involving titanium organometallic and metal-organic precursor compounds
KR19990013831A (ko) * 1997-07-14 1999-02-25 빌헬름 에핑, 디터 라인하르트 산화물 세라믹 박막 제조 방법
KR20050042171A (ko) * 2002-08-28 2005-05-04 마이크론 테크놀로지 인코포레이티드 지르코늄 및/또는 하프늄 함유층을 형성하는 시스템 및 방법
KR20050043926A (ko) * 2002-08-28 2005-05-11 마이크론 테크놀로지 인코포레이티드 금속 유기 아민과 금속 유기 산화물을 사용하여 금속 산화물을 형성하는 방법 및 시스템
KR20060010753A (ko) * 2003-06-05 2006-02-02 레르 리뀌드, 소시에떼 아노님 아 디렉또와르 에 꽁세예 드 쉬르베양스 뿌르 레뛰드 에 렉스쁠로아따시옹 데 프로세데 죠르쥬 끌로드 아미노 알루미늄 전구체를 사용하여 알루미늄 함유 필름을형성하기 위한 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825369B1 (en) * 1989-09-14 2004-11-30 The Dow Chemical Company Metal complex compounds
US20040025787A1 (en) * 2002-04-19 2004-02-12 Selbrede Steven C. System for depositing a film onto a substrate using a low pressure gas precursor
KR100584996B1 (ko) * 2003-11-22 2006-05-29 주식회사 하이닉스반도체 산화하프늄과 산화알루미늄이 혼합된 유전막을 갖는캐패시터 및 그 제조 방법
KR100578824B1 (ko) * 2005-03-11 2006-05-11 삼성전자주식회사 박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터의제조 방법
US7666752B2 (en) * 2007-01-19 2010-02-23 Qimonda Ag Deposition method for a transition-metal-containing dielectric

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130172A (en) 1988-10-21 1992-07-14 The Regents Of The University Of California Low temperature organometallic deposition of metals
US5693377A (en) 1996-01-08 1997-12-02 Micron Technology, Inc. Method of reducing carbon incorporation into films produced by chemical vapor deposition involving titanium organometallic and metal-organic precursor compounds
US5902651A (en) 1996-01-08 1999-05-11 Micron Technology, Inc. Method of reducing carbon incorporation into films produced by chemical vapor deposition involving titanium organometallic and metal-organic precursor compounds
KR19990013831A (ko) * 1997-07-14 1999-02-25 빌헬름 에핑, 디터 라인하르트 산화물 세라믹 박막 제조 방법
KR20050042171A (ko) * 2002-08-28 2005-05-04 마이크론 테크놀로지 인코포레이티드 지르코늄 및/또는 하프늄 함유층을 형성하는 시스템 및 방법
KR20050043926A (ko) * 2002-08-28 2005-05-11 마이크론 테크놀로지 인코포레이티드 금속 유기 아민과 금속 유기 산화물을 사용하여 금속 산화물을 형성하는 방법 및 시스템
KR20060010753A (ko) * 2003-06-05 2006-02-02 레르 리뀌드, 소시에떼 아노님 아 디렉또와르 에 꽁세예 드 쉬르베양스 뿌르 레뛰드 에 렉스쁠로아따시옹 데 프로세데 죠르쥬 끌로드 아미노 알루미늄 전구체를 사용하여 알루미늄 함유 필름을형성하기 위한 방법

Also Published As

Publication number Publication date
US20080292783A1 (en) 2008-11-27

Similar Documents

Publication Publication Date Title
US11081337B2 (en) Formulation for deposition of silicon doped hafnium oxide as ferroelectric materials
US7115528B2 (en) Systems and method for forming silicon oxide layers
JP5003978B2 (ja) アルカリ土類金属β‐ジケチミナート前駆体を用いた原子層堆積
KR100581993B1 (ko) 원자층 증착법을 이용한 물질 형성방법
US7837797B2 (en) Systems and methods for forming niobium and/or vanadium containing layers using atomic layer deposition
US11193206B2 (en) Formulation for deposition of silicon doped hafnium oxide as ferroelectric materials
US7648854B2 (en) Methods of forming metal oxide layers, methods of forming gate structures using the same, and methods of forming capacitors using the same
KR100829539B1 (ko) 박막 제조 방법, 이를 이용한 게이트 구조물 및 커패시터의제조 방법
KR100829608B1 (ko) 박막 제조 방법 및 이를 이용한 게이트 구조물 및커패시터의 제조 방법
US20060019501A1 (en) Methods of forming a thin layer including hafnium silicon oxide using atomic layer deposition and methods of forming a gate structure and a capacitor including the same
KR100636023B1 (ko) 유기금속 전구체 및 이를 이용한 박막 제조방법
KR100657792B1 (ko) 원자층 적층 방법과 이를 이용한 커패시터의 제조 방법 및게이트 구조물의 제조 방법
KR100578824B1 (ko) 박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터의제조 방법
US11631580B2 (en) Formulation for deposition of silicon doped hafnium oxide as ferroelectric materials
US20220282367A1 (en) Formulation for deposition of silicon doped hafnium oxide
KR20060101965A (ko) 박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터의제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee